CN111527544B - 3d nand闪存的操作方法和3d nand闪存 - Google Patents

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Abstract

一种用于具有多条位线的3D NAND闪存的操作方法，其中，多条位线包括多个层，该操作方法包括：将3D NAND闪存的多条位线的多个上层定义为多个上部选择栅极，并将3D NAND闪存的多条位线的顶层定义为顶部虚设层；以及在编程时，在所述多条位线的选择位线的第一顶部虚设层上施加第一电压，以导通所述多条位线的所述选择位线的所述第一顶部虚设层。

Description

3D NAND闪存的操作方法和3D NAND闪存
技术领域
本发明涉及3D NAND闪存的操作方法和3D NAND闪存，并且更具体地，涉及能够提高3D NAND闪存的特性的3D NAND闪存的操作方法和3D NAND闪存。
背景技术
为了对3D NAND闪存的特定串实施编程，控制上部选择栅极和下部选择栅极对于3D NAND闪存的常规体系结构是必要的，该常规体系结构将多个上层定义为多个上部选择栅极，使得可以将上部选择栅极的阈值电压分别修整到适当范围，或者可以将上部栅极的阈值电压作为整体修整到适当范围。对于3D NAND闪存的选择串，在选择串的上部选择栅极上施加电压Vtsg以导通上部选择栅极。这样，当选择串的上部选择栅极被完全导通时，选择串的编程效率增大。另外，将0V施加在未选择串的上部选择栅极上，以关断未选择串的上部选择栅极。因此，当未选择串的上部选择栅极被完全关断时，可以避免由未选择串的泄漏电流引起的编程干扰。
然而，上部选择栅极的顶层的亚阈值不如其他上部选择栅极的亚阈值，这产生了巨大的编程干扰。另外，上部选择栅极的阈值电压增大并且其一致性降低，使得当温度下降时上部选择栅极不能完全导通，并且在层之间产生严重的编程干扰和耦合干扰。因此，需要对现有技术进行改进。
发明内容
本发明提供了一种用于3D NAND闪存的操作方法和3D NAND闪存，以减少编程干扰和耦合干扰。
本发明的实施例公开了一种用于具有多条位线的3D NAND闪存的操作方法，其中，多条位线包括多个层，该操作方法包括：将3D NAND闪存的多条位线的多个上层定义为多个上部选择栅极，并且将3D NAND闪存的多条位线的顶层定义为顶部虚设层；以及在编程时，在多条位线的选择位线的第一顶部虚设层上施加第一电压，以导通多条位线的选择位线的第一顶部虚设层。
本发明的另一个实施例公开了一种具有多条位线的3D NAND闪存，其中，所述多条位线包括多个层，并且所述多条位线中的每个包括：3D NAND闪存的多条位线中的每个的顶部虚设层、顶层；多个上部选择栅极；多个上部虚设层；多个存储层；多个下部虚设层；以及下部选择栅极；其中，在编程时，在多条位线的选择位线的第一顶部虚设层上施加第一电压，以导通多条位线的选择位线的第一顶部虚设层。
在阅读了在各个图片和绘图中示出的优选实施例的以下具体实施方式之后，本发明的这些和其他目的对于本领域的普通技术人员无疑将变得显而易见。
附图说明
图1是根据本发明的实施例的3D NAND闪存的操作过程的示意图。
图2是根据本发明的实施例的3D NAND闪存的示意图。
具体实施方式
图1是根据本发明的实施例的用于3D NAND闪存的操作过程10的示意图。3D NAND闪存可以包括多条位线，其中，每条位线包括多个层。3D NAND闪存的操作过程10包括以下步骤：
步骤102：开始。
步骤104：将3D NAND闪存的多条位线的多个上层定义为多个上部选择栅极，并将3D NAND闪存的位线的顶层定义为顶部虚设层。
步骤106：在编程时，在所述位线的选择位线的第一顶部虚设层上施加第一电压，以导通所述位线的选择位线的第一顶部虚设层。
步骤108：结束。
根据操作过程10，在步骤104中，将3D NAND闪存的位线的上层定义为上层，除了将3D NAND闪存的位线的顶层定义为顶部虚设层。在步骤106中，在编程时，在选择位线的第一顶部虚设层上施加第一电压Vtsg，以导通位线的选择位线的第一顶部虚设层，使得选择位线的第一顶部虚设层被完全导通，并且分别与位线的多个未选择位线相对应的第二多个顶部虚设层被切断以关断未选择位线的上部选择栅极。在实施例中，第一顶部虚设层为6至8伏，以导通选择位线的第一顶部虚设层。换句话说，当选择位线正在编程时，关断3D NAND闪存的其他未选择位线的顶部虚设层和上部选择栅极，以减小未选择位线的上部选择栅极的泄漏电流，并减少对选择位线的编程干扰。
请参考图2，其为根据本发明的实施例的3D NAND闪存20的示意图。在该实施例中，3D NAND闪存20包括选择位线和未选择位线。选择位线包括第一顶部虚设层、多个上部选择栅极、多个上部虚设层、多个存储层、多个下部虚设层和下部选择栅极。未选择位线包括顶部虚设层、多个上部选择栅极、多个上部虚设层、多个存储层、多个下部虚设层和下部选择栅极。值得注意的是，图2中仅示出了一条未选择位线，并且其他数量的未选择位线属于本发明的范围，但不限于此。
在示例中，当将位线的顶层定义为第一顶部虚设层时，选择位线的上部选择栅极的亚阈值的斜率增大。更具体地，当编程时，选择位线的上部选择栅极的亚阈值的斜率增大，用于切断选择位线的上部选择栅极的阈值电压减小，从而使得未选择位线的上部选择栅极的泄漏电流减小，并减少了来自其他未选择位线的编程干扰。另外，以较小的阈值电压改善了选择位线的上部选择栅极的温度特性，并且阈值电压的分布更收敛。这样，选择位线的上部选择栅极可以被完全导通，以利用更少的编程脉冲来加速编程过程，并且降低了编程电压。因此，减少了层之间的编程干扰和耦合干扰。
此外，当选择位线的上部选择栅极的亚阈值的斜率增大时，当温度下降时阈值电压的增量减小，并且上部选择栅极可以在更高的阈值电压下完全导通，这增大了选择位线的上部选择栅极的阈值电压窗口。
值得注意的是，上述实施例说明了本发明的概念，本领域技术人员可以相应地进行适当的修改，但不限于此。
综上所述，本发明的3D NAND闪存的操作方法改善了3D NAND闪存的选择位线的上部选择栅极的特性，从而减少了编程干扰、耦合干扰，并增大了上部选择栅极的阈值电压窗口。
本领域技术人员将容易地观察到，在保持本发明的教导的同时，可以对设备和方法进行多种修改和变更。因此，以上公开内容应被解释为仅由所附权利要求的界限来限定。

Claims (16)

1.一种用于具有多条位线的3D NAND闪存的操作方法，其中，所述多条位线包括多个层，所述操作方法包括：
将所述3D NAND闪存的所述多条位线的多个上层定义为多个上部选择栅极，并将所述3D NAND闪存的所述多条位线的顶层定义为顶部虚设层，其中，所述顶部虚设层位于所述多个上部选择栅极之上；以及
在编程时，在所述多条位线的选择位线的第一顶部虚设层上施加第一电压，以导通所述多条位线的所述选择位线的所述第一顶部虚设层。
2.根据权利要求1所述的操作方法，其中，在编程时在所述多条位线的所述选择位线的所述第一顶部虚设层上施加所述第一电压以导通所述多条位线的所述选择位线的所述第一顶部虚设层的步骤包括：
切断分别与所述多条位线的多条未选择位线相对应的第二多个顶部虚设层以关断未选择位线的上部选择栅极。
3.根据权利要求1所述的操作方法，其中，将所述选择位线的顶层定义为顶部虚设层，用于切断所述选择位线的所述多个上部选择栅极的阈值电压减小。
4.根据权利要求1所述的操作方法，其中，将所述选择位线的顶层定义为顶部虚设层，增大了所述选择位线的所述多个上部选择栅极的阈值电压窗口。
5.根据权利要求1所述的操作方法，其中，所述多条位线的所述选择位线的所述第一顶部虚设层被完全导通，以在编程时增大编程速度并减小编程电压以及所述选择位线的所述多个层之间的耦合干扰。
6.根据权利要求1所述的操作方法，其中，施加在所述多条位线的所述选择位线的所述第一顶部虚设层上以导通所述第一顶部虚设层的所述第一电压是6至8伏。
7.根据权利要求2所述的操作方法，其中，当所述多条位线的所述选择位线的所述第一顶部虚设层被完全导通时，在编程时减小了所述多条未选择位线的泄漏电流。
8.根据权利要求1所述的操作方法，其中，当所述多条位线的所述选择位线的所述第一顶部虚设层被完全导通时，所述选择位线的所述多个上部选择栅极的阈值电压减小，并且所述阈值电压的分布是收敛的。
9.一种3D NAND闪存，具有多条位线，其中，所述多条位线包括多个层，并且所述多条位线中的每条位线包括：
顶部虚设层，其是所述3D NAND闪存的所述多条位线中的每条位线的顶层；
多个上部选择栅极；
多个上部虚设层；
多个存储层；
多个下部虚设层；以及
下部选择栅极；
其中，在编程时，在所述多条位线的选择位线的第一顶部虚设层上施加第一电压，以导通所述多条位线的所述选择位线的所述第一顶部虚设层。
10.根据权利要求9所述的3D NAND闪存，其中，分别与所述多条位线的多条未选择位线相对应的第二多个顶部虚设层被切断，以关断未选择位线的上部选择栅极。
11.根据权利要求9所述的3D NAND闪存，其中，将所述选择位线的顶层定义为顶部虚设层，用于切断所述选择位线的所述多个上部选择栅极的阈值电压减小。
12.根据权利要求9所述的3D NAND闪存，其中，将所述选择位线的顶层定义为顶部虚设层，所述选择位线的所述多个上部选择栅极的阈值电压窗口增大。
13.根据权利要求9所述的3D NAND闪存，其中，所述多条位线的所述选择位线的所述第一顶部虚设层被完全导通，以在编程时增大编程速度并减小编程电压以及所述选择位线的所述多个层之间的耦合干扰。
14.根据权利要求9所述的3D NAND闪存，其中，施加在所述多条位线的所述选择位线的所述第一顶部虚设层上以导通所述第一顶部虚设层的所述第一电压是6至8伏。
15.根据权利要求10所述的3D NAND闪存，其中，当所述多条位线的所述选择位线的所述第一顶部虚设层被完全导通时，在编程时减小所述多条未选择位线的泄漏电流。
16.根据权利要求9所述的3D NAND闪存，其中，当所述多条位线的所述选择位线的所述第一顶部虚设层被完全导通时，所述选择位线的所述多个上部选择栅极的阈值电压减小，并且所述阈值电压的分布是收敛的。
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