JPH10241380A - 不揮発性半導体記憶装置及びその書込方法 - Google Patents
不揮発性半導体記憶装置及びその書込方法Info
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- JPH10241380A JPH10241380A JP5404897A JP5404897A JPH10241380A JP H10241380 A JPH10241380 A JP H10241380A JP 5404897 A JP5404897 A JP 5404897A JP 5404897 A JP5404897 A JP 5404897A JP H10241380 A JPH10241380 A JP H10241380A
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Abstract
(57)【要約】
【課題】１つのメモリセルに数ビットのデータを記憶可
能な不揮発性半導体記憶装置の高速な多値書込方法の提
供。 【解決手段】並列書込データを検知して選択されたワー
ド線に数段階の電圧が印加され、ビット線に所望のタイ
ミングで一定パルスの電圧が印加される１つのメモリセ
ルに数ビットのデータを記憶可能な不揮発性半導体記憶
装置において、並列書込データが“１０”と“０１”と
“００”をもつ場合、ワード線とビット線にデータ“１
０”の書込電圧を印加し、全メモリセルをデータ“１
０”のしきい値電圧の状態まで書込を行い、データ“０
１”と“００”のメモリセルにデータ“０１”の書込電
圧を印加し、データ“０１”のしきい値電圧の状態まで
書込を行い、データ“００”のメモリセルにデータ“０
０”の書込電圧を印加し、データ“００”のしきい値電
圧の状態まで書込を行う。
能な不揮発性半導体記憶装置の高速な多値書込方法の提
供。 【解決手段】並列書込データを検知して選択されたワー
ド線に数段階の電圧が印加され、ビット線に所望のタイ
ミングで一定パルスの電圧が印加される１つのメモリセ
ルに数ビットのデータを記憶可能な不揮発性半導体記憶
装置において、並列書込データが“１０”と“０１”と
“００”をもつ場合、ワード線とビット線にデータ“１
０”の書込電圧を印加し、全メモリセルをデータ“１
０”のしきい値電圧の状態まで書込を行い、データ“０
１”と“００”のメモリセルにデータ“０１”の書込電
圧を印加し、データ“０１”のしきい値電圧の状態まで
書込を行い、データ“００”のメモリセルにデータ“０
０”の書込電圧を印加し、データ“００”のしきい値電
圧の状態まで書込を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性半導体記憶装置に関し、特に、多値書込
方法に関する。
可能な不揮発性半導体記憶装置に関し、特に、多値書込
方法に関する。
【０００２】
【従来の技術】電気的にデータの書き換え可能な不揮発
性半導体記憶装置として、ＥＥＰＲＯＭ（Ｅlectricall
y Ｅrasable and Ｐrogrammable Ｒead Ｏnly Ｍ
emory）、及び、一括消去型のＥＥＰＲＯＭであるフラ
ッシュＥＥＰＲＯＭが知られている。
性半導体記憶装置として、ＥＥＰＲＯＭ（Ｅlectricall
y Ｅrasable and Ｐrogrammable Ｒead Ｏnly Ｍ
emory）、及び、一括消去型のＥＥＰＲＯＭであるフラ
ッシュＥＥＰＲＯＭが知られている。
【０００３】図９に、従来のフラッシュＥＥＰＲＯＭの
メモリセルの代表的な断面構造の一例を模式的に示す。
図９を参照して、ｐ型シリコン基板１００の表面にｎ型
不純物拡散層からなるドレイン１０１とソース１０２が
各々形成され、その間がチャネル領域１０３とされてい
る。チャネル領域１０３の上に、ＳｉＯ2膜からなるト
ンネル絶縁膜１０４が形成され、その上に浮遊ゲート１
０５、層間絶縁膜１０６、及び制御ゲート１０７がこの
順に順次形成されている。１０８はドレイン１０１に接
続されたビット線、１０９はソース線である。
メモリセルの代表的な断面構造の一例を模式的に示す。
図９を参照して、ｐ型シリコン基板１００の表面にｎ型
不純物拡散層からなるドレイン１０１とソース１０２が
各々形成され、その間がチャネル領域１０３とされてい
る。チャネル領域１０３の上に、ＳｉＯ2膜からなるト
ンネル絶縁膜１０４が形成され、その上に浮遊ゲート１
０５、層間絶縁膜１０６、及び制御ゲート１０７がこの
順に順次形成されている。１０８はドレイン１０１に接
続されたビット線、１０９はソース線である。
【０００４】このように形成されたメモリセルの書き込
み動作は、例えば基板１００を接地し、制御ゲート１０
７に１２Ｖ、ドレイン１０１に５Ｖ、ソース１０２に０
Ｖを印加する。
み動作は、例えば基板１００を接地し、制御ゲート１０
７に１２Ｖ、ドレイン１０１に５Ｖ、ソース１０２に０
Ｖを印加する。
【０００５】この時、制御ゲート１０７と浮遊ゲート１
０５の容量結合により浮遊ゲート１０５の電位が上が
り、ドレイン１０１とソース１０２の間に、チャネルが
形成され、制御ゲート１０７の高い電圧とドレイン１０
１の電圧のために、ドレイン１０１近傍で高エネルギー
の電子（ホットエレクトロン）が発生し、このホットエ
レクトロンがｐ型シリコン基板１００とトンネル絶縁膜
１０４の間の電位障壁（例えば電子の場合は３．２ｅ
Ｖ）を超えて浮遊ゲート１０５に注入される。
０５の容量結合により浮遊ゲート１０５の電位が上が
り、ドレイン１０１とソース１０２の間に、チャネルが
形成され、制御ゲート１０７の高い電圧とドレイン１０
１の電圧のために、ドレイン１０１近傍で高エネルギー
の電子（ホットエレクトロン）が発生し、このホットエ
レクトロンがｐ型シリコン基板１００とトンネル絶縁膜
１０４の間の電位障壁（例えば電子の場合は３．２ｅ
Ｖ）を超えて浮遊ゲート１０５に注入される。
【０００６】このようにして注入された電子は、浮遊ゲ
ート１０５が低い導電率の酸化膜に囲まれているため、
ドレイン１０１と制御ゲート１０７を開放状態とした後
も、浮遊ゲート１０５に留まり状態が保持される。
ート１０５が低い導電率の酸化膜に囲まれているため、
ドレイン１０１と制御ゲート１０７を開放状態とした後
も、浮遊ゲート１０５に留まり状態が保持される。
【０００７】一方、消去動作は、例えば制御ゲート１０
７を接地し、ソース１０２を１２Ｖとすることにより、
電子を浮遊ゲート１０５から引き抜いてしきい値を下げ
る。この場合、メモリセルのしきい値電圧の状態は２種
類持つことになる。
７を接地し、ソース１０２を１２Ｖとすることにより、
電子を浮遊ゲート１０５から引き抜いてしきい値を下げ
る。この場合、メモリセルのしきい値電圧の状態は２種
類持つことになる。
【０００８】しかし、近年の大容量化に向けて、１セル
に数ビットのデータを持たせることが望まれている。従
って、メモリセルのしきい値電圧の状態を何種類か持つ
ことになる。
に数ビットのデータを持たせることが望まれている。従
って、メモリセルのしきい値電圧の状態を何種類か持つ
ことになる。
【０００９】図１１は、従来の並列書込みを行う不揮発
性半導体記憶装置の一部の回路構成を示したものであ
る。図１１において、図９で説明したメモリセルを複数
備えて構成するメモリセルアレイ２２３〜２３０のメモ
リセルの制御ゲートに接続されたワード線群は行デコー
ダ２０３に接続され、行デコーダ２０３は可変電圧発生
回路２０４に接続されている。また、メモリセルアレイ
２２３〜２３０のメモリセルのドレインに接続されたビ
ット線は、列デコーダ２１５〜２２２を介して書込回路
２０７〜２１４及び列線用パルス発生回路２０１に接続
されている。そして、アドレスバッファ２０２を介して
入力されたアドレス入力信号が行デコーダ２０３及び列
デコーダ２１５〜２２２に送られて、ワード線、ビット
線が選ばれ、その交点のメモリセルの選択を行う。
性半導体記憶装置の一部の回路構成を示したものであ
る。図１１において、図９で説明したメモリセルを複数
備えて構成するメモリセルアレイ２２３〜２３０のメモ
リセルの制御ゲートに接続されたワード線群は行デコー
ダ２０３に接続され、行デコーダ２０３は可変電圧発生
回路２０４に接続されている。また、メモリセルアレイ
２２３〜２３０のメモリセルのドレインに接続されたビ
ット線は、列デコーダ２１５〜２２２を介して書込回路
２０７〜２１４及び列線用パルス発生回路２０１に接続
されている。そして、アドレスバッファ２０２を介して
入力されたアドレス入力信号が行デコーダ２０３及び列
デコーダ２１５〜２２２に送られて、ワード線、ビット
線が選ばれ、その交点のメモリセルの選択を行う。
【００１０】書込データ検知回路２０５は、それぞれ列
線用パルス発生回路２０１及び可変電圧発生回路２０４
に接続されている。書込データ検知回路２０５は、入力
書込データ２０６を受けて、並列書込データが何種類持
つかを検知して、選択されたワード線に段階状の電圧を
印加し、並列書込データに応じてメモリセルアレイ２２
３〜２３０の選択されたビット線に０から数パルスの一
定電圧を印加するように、可変電圧発生回路２０４と列
線用パルス発生回路２０１を制御する機能を備えてい
る。
線用パルス発生回路２０１及び可変電圧発生回路２０４
に接続されている。書込データ検知回路２０５は、入力
書込データ２０６を受けて、並列書込データが何種類持
つかを検知して、選択されたワード線に段階状の電圧を
印加し、並列書込データに応じてメモリセルアレイ２２
３〜２３０の選択されたビット線に０から数パルスの一
定電圧を印加するように、可変電圧発生回路２０４と列
線用パルス発生回路２０１を制御する機能を備えてい
る。
【００１１】複数のしきい値電圧の状態をメモリセルに
持たせる書き込み手法として、例えば特開平６−２６７
２８５号公報の記載を参照すると、図１０に示すよう
に、０Ｖから１ｍｓ毎に、１０Ｖ、１１Ｖ、１２Ｖと階
段状にレベルが変化する電圧を発生させ、この階段状の
電圧をメモリセルアレイの選択されたワード線を通じて
メモリセルの制御ゲートに印加する。そして書き込むし
きい値を得るための電圧が印加されたタイミングに合わ
せてパルス発生回路よりドレインに接続されているビッ
ト線に８．５Ｖの電圧を０．８ｍｓの間だけ印加し、そ
のメモリセルの浮遊ゲートにホットエレクトロン注入を
行ってメモリセルのしきい値電圧を変化させる。このメ
モリセルのしきい値電圧の変化状態を、階段状電圧の電
圧レベルに応じて“０１”、“１０”、“１１”状態と
し、メモリセルに書き込みを行っていない状態を“０
０”状態とし、１個のメモリセルに４個のデータを記憶
させるようにした方法が提案されている。
持たせる書き込み手法として、例えば特開平６−２６７
２８５号公報の記載を参照すると、図１０に示すよう
に、０Ｖから１ｍｓ毎に、１０Ｖ、１１Ｖ、１２Ｖと階
段状にレベルが変化する電圧を発生させ、この階段状の
電圧をメモリセルアレイの選択されたワード線を通じて
メモリセルの制御ゲートに印加する。そして書き込むし
きい値を得るための電圧が印加されたタイミングに合わ
せてパルス発生回路よりドレインに接続されているビッ
ト線に８．５Ｖの電圧を０．８ｍｓの間だけ印加し、そ
のメモリセルの浮遊ゲートにホットエレクトロン注入を
行ってメモリセルのしきい値電圧を変化させる。このメ
モリセルのしきい値電圧の変化状態を、階段状電圧の電
圧レベルに応じて“０１”、“１０”、“１１”状態と
し、メモリセルに書き込みを行っていない状態を“０
０”状態とし、１個のメモリセルに４個のデータを記憶
させるようにした方法が提案されている。
【００１２】図１３に示すように、縦軸がメモリセルの
しきい値電圧、横軸がそのしきい値電圧にあるビット数
を示す図において、消去された状態をデータ“１１”と
した場合、矢印３０１はワード線に印加する書込時の電
圧が、１０Ｖのメモリセルのしきい値電圧の上昇を示し
ている。同様に、ワード線印加電圧が１１Ｖでは、矢印
３０２、１２Ｖでは矢印３０３としてそれぞれ示すよう
なしきい値電圧の上昇を示す。それぞれのしきい値電圧
の状態をデータ“１０”、“０１”、“００”、とする
ことにより、１つのメモリセルに４値を記憶させること
になる。
しきい値電圧、横軸がそのしきい値電圧にあるビット数
を示す図において、消去された状態をデータ“１１”と
した場合、矢印３０１はワード線に印加する書込時の電
圧が、１０Ｖのメモリセルのしきい値電圧の上昇を示し
ている。同様に、ワード線印加電圧が１１Ｖでは、矢印
３０２、１２Ｖでは矢印３０３としてそれぞれ示すよう
なしきい値電圧の上昇を示す。それぞれのしきい値電圧
の状態をデータ“１０”、“０１”、“００”、とする
ことにより、１つのメモリセルに４値を記憶させること
になる。
【００１３】選択されたメモリセルのワード線とビット
線に一定の書込電圧を印加したのちに、メモリセルのし
きい値電圧が所望のしきい値電圧まで上がっているかど
うかを、選択されたメモリセルのワード線とビット線に
読み出し電圧を印加して、図１３に示すｒｅｆ．１、
２、３のリファレンス電圧と比較し高いか低いか判定
し、どのしきい値電圧の状態にあるかを認識させて確認
を行うが、この確認を、一般に、「ベリファイ動作」と
呼ぶ。そして、所望のしきい値電圧の状態まで書き込ま
れていなかったら、もう一度書込電圧を印加してベリフ
ァイ動作を行うということを繰り返すことにより、メモ
リセルを何種類かのしきい値電圧の状態に設定するもの
である。
線に一定の書込電圧を印加したのちに、メモリセルのし
きい値電圧が所望のしきい値電圧まで上がっているかど
うかを、選択されたメモリセルのワード線とビット線に
読み出し電圧を印加して、図１３に示すｒｅｆ．１、
２、３のリファレンス電圧と比較し高いか低いか判定
し、どのしきい値電圧の状態にあるかを認識させて確認
を行うが、この確認を、一般に、「ベリファイ動作」と
呼ぶ。そして、所望のしきい値電圧の状態まで書き込ま
れていなかったら、もう一度書込電圧を印加してベリフ
ァイ動作を行うということを繰り返すことにより、メモ
リセルを何種類かのしきい値電圧の状態に設定するもの
である。
【００１４】図１３を参照して、書込データが“１０”
であった場合には、選択されたメモリセルに書込電圧を
印加した後、ｒｅｆ．３と電圧と比較を行い、ｒｅｆ．
３よりも高いと認識し、ｒｅｆ．２の電圧と比較してｒ
ｅｆ．２よりも低いと認識した場合に、選択されたメモ
リセルのしきい値電圧は、４Ｖから５．５Ｖの間にある
ことになるので、書込は終了する。また選択されたメモ
リセルをｒｅｆ．３の電圧と比較しｒｅｆ．３よりも低
いと認識した場合には、しきい値電圧は４Ｖ以下である
ので再度書込電圧を印加しベリファイを行う動作を繰り
返し、メモリセルのしきい値電圧が４Ｖから５．５Ｖに
なったと判定すると書込を終了する。
であった場合には、選択されたメモリセルに書込電圧を
印加した後、ｒｅｆ．３と電圧と比較を行い、ｒｅｆ．
３よりも高いと認識し、ｒｅｆ．２の電圧と比較してｒ
ｅｆ．２よりも低いと認識した場合に、選択されたメモ
リセルのしきい値電圧は、４Ｖから５．５Ｖの間にある
ことになるので、書込は終了する。また選択されたメモ
リセルをｒｅｆ．３の電圧と比較しｒｅｆ．３よりも低
いと認識した場合には、しきい値電圧は４Ｖ以下である
ので再度書込電圧を印加しベリファイを行う動作を繰り
返し、メモリセルのしきい値電圧が４Ｖから５．５Ｖに
なったと判定すると書込を終了する。
【００１５】書込データが“０１”の場合には、メモリ
セルのしきい値電圧が５．５Ｖから７Ｖの間になるまで
同様な動作を繰り返す。
セルのしきい値電圧が５．５Ｖから７Ｖの間になるまで
同様な動作を繰り返す。
【００１６】また、書込データが“００”の場合には、
メモリセルのしきい値電圧が７Ｖ以上になるまで同様な
動作を繰り返す。
メモリセルのしきい値電圧が７Ｖ以上になるまで同様な
動作を繰り返す。
【００１７】
【発明が解決しようとする課題】上記した書込方法によ
って、しきい値電圧の状態を何種類かに制御することに
よりメモリセルに多値データを記憶しようとすると、多
大な書込時間を要するという問題がある。例えば上記特
開平６−２６７２８５号公報記載の書込方法によると、
いかなる書込データであった場合でも、ワード線に１０
Ｖ、１１Ｖ、１２Ｖの電圧を必ず印加するため、（３ｍ
ｓ）×（記憶容量）の時間を余分に要することになる。
また、仮に、バイト（８セル並列）書込を行った場合、
（３ｍｓ）×（記憶容量）／８の時間を要することにな
る。
って、しきい値電圧の状態を何種類かに制御することに
よりメモリセルに多値データを記憶しようとすると、多
大な書込時間を要するという問題がある。例えば上記特
開平６−２６７２８５号公報記載の書込方法によると、
いかなる書込データであった場合でも、ワード線に１０
Ｖ、１１Ｖ、１２Ｖの電圧を必ず印加するため、（３ｍ
ｓ）×（記憶容量）の時間を余分に要することになる。
また、仮に、バイト（８セル並列）書込を行った場合、
（３ｍｓ）×（記憶容量）／８の時間を要することにな
る。
【００１８】従って、多値のＦｌａｓｈＥＥＰＲＯＭに
おいて、１つのメモリセルに数ビット以上のデータを持
たせようとすると、ビット数が多くなるにつれ非常に書
き込み時間が長くなる。
おいて、１つのメモリセルに数ビット以上のデータを持
たせようとすると、ビット数が多くなるにつれ非常に書
き込み時間が長くなる。
【００１９】図１４に示したワード線印加電圧に対する
メモリセルのしきい値電圧の上昇の状態を示す図からも
わかるように、高いしきい値電圧の状態へメモリセルを
書き込もうとする際には、ワード線には高電圧を印加し
なければならない。
メモリセルのしきい値電圧の上昇の状態を示す図からも
わかるように、高いしきい値電圧の状態へメモリセルを
書き込もうとする際には、ワード線には高電圧を印加し
なければならない。
【００２０】図１２に、３つのメモリセルのワード線印
加電圧に対するしきい値電圧の上昇を示す。ワード線に
高電圧（第３電圧）をｔ１の時間印加し書き込みを行っ
た場合、低いしきい値電圧の状態（データ“１０”）で
は、しきい値電圧の変化が急激であるために、図１２の
両矢印で示すように、個々のメモリセルのしきい値電圧
の状態のばらつきが大きいことが明らかである。
加電圧に対するしきい値電圧の上昇を示す。ワード線に
高電圧（第３電圧）をｔ１の時間印加し書き込みを行っ
た場合、低いしきい値電圧の状態（データ“１０”）で
は、しきい値電圧の変化が急激であるために、図１２の
両矢印で示すように、個々のメモリセルのしきい値電圧
の状態のばらつきが大きいことが明らかである。
【００２１】従って、高電圧を印加して書込を行った場
合、図１５に、メモリセルのしきい値電圧の分布として
示すように、データ“１０”及び“０１”に書き込もう
とするメモリセルのしきい値電圧の状態のばらつきが大
きくなり、図１５に斜線部分で示すように、書込データ
“１０”のメモリセルに対しては、しきい値電圧の状態
が４Ｖ以下もしくは、５．５Ｖ以上になってしまうメモ
リセルや、書込データ“０１”のメモリセルに対して
は、しきい値電圧の状態が５．５Ｖもしくは、７Ｖ以上
になってしまうメモリセルのように不良ビットの発生を
招く。
合、図１５に、メモリセルのしきい値電圧の分布として
示すように、データ“１０”及び“０１”に書き込もう
とするメモリセルのしきい値電圧の状態のばらつきが大
きくなり、図１５に斜線部分で示すように、書込データ
“１０”のメモリセルに対しては、しきい値電圧の状態
が４Ｖ以下もしくは、５．５Ｖ以上になってしまうメモ
リセルや、書込データ“０１”のメモリセルに対して
は、しきい値電圧の状態が５．５Ｖもしくは、７Ｖ以上
になってしまうメモリセルのように不良ビットの発生を
招く。
【００２２】ここで、ワード線・ビット線への高電圧印
加時間を非常に短くし、ベリファイを繰り返すことで、
しきい値電圧の上昇の割合を小さくすれば、メモリセル
のしきい値電圧のばらつきは抑えることが可能となる。
加時間を非常に短くし、ベリファイを繰り返すことで、
しきい値電圧の上昇の割合を小さくすれば、メモリセル
のしきい値電圧のばらつきは抑えることが可能となる。
【００２３】しかしながら、書込動作の繰り返しが多く
なり、しきい値電圧が１番高い状態へ書き込むメモリセ
ルに対してベリファイ回数の影響により、書き込み時間
が非常にかかってしまう。
なり、しきい値電圧が１番高い状態へ書き込むメモリセ
ルに対してベリファイ回数の影響により、書き込み時間
が非常にかかってしまう。
【００２４】図１４に、ワード線に第３電圧（しきい値
電圧を１番高い状態に書き込むための電圧）を印加した
場合のメモリセルのしきい値電圧が各々のデータのしき
い値電圧の状態に達するまでの時間を示す。
電圧を１番高い状態に書き込むための電圧）を印加した
場合のメモリセルのしきい値電圧が各々のデータのしき
い値電圧の状態に達するまでの時間を示す。
【００２５】図１４を参照して、データ“１０”のしき
い値電圧の状態になるまでの時間は、１ＵＳ（マイクロ
秒）である。しかし前記のように、個々のメモリセルの
しきい値電圧のばらつきが大きいために、書き込み電圧
印加時間を短くしなければならない。
い値電圧の状態になるまでの時間は、１ＵＳ（マイクロ
秒）である。しかし前記のように、個々のメモリセルの
しきい値電圧のばらつきが大きいために、書き込み電圧
印加時間を短くしなければならない。
【００２６】例えば、１回の書込動作で書込電圧印加時
間を２００ＮＳ（ナノ秒）と設定し、ベリファイ時間を
１ＵＳと設定した場合、データ“００”までのしきい値
電圧の状態まで書き込むには５０ＵＳの書込時間が必要
であるため、２００ＮＳの書込電圧を、（５０ＵＳ÷２
００ＮＳ）＝２５０回も繰り返し印加しなければならな
い。
間を２００ＮＳ（ナノ秒）と設定し、ベリファイ時間を
１ＵＳと設定した場合、データ“００”までのしきい値
電圧の状態まで書き込むには５０ＵＳの書込時間が必要
であるため、２００ＮＳの書込電圧を、（５０ＵＳ÷２
００ＮＳ）＝２５０回も繰り返し印加しなければならな
い。
【００２７】このため、ベリファイ時間を考慮すると、
データ“００”までの書込時間は、（２００ＮＳ＋１Ｕ
Ｓ｛データ“００”のベリファイ時間｝）×２５０回＝
３００ＵＳの書込時間を要することになる。
データ“００”までの書込時間は、（２００ＮＳ＋１Ｕ
Ｓ｛データ“００”のベリファイ時間｝）×２５０回＝
３００ＵＳの書込時間を要することになる。
【００２８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、１つのメモリセ
ルに数ビットのデータを記憶させることが可能な不揮発
性半導体記憶装置の高速な多値書込方法を提供する。
てなされたものであって、その目的は、１つのメモリセ
ルに数ビットのデータを記憶させることが可能な不揮発
性半導体記憶装置の高速な多値書込方法を提供する。
【００２９】
【課題を解決するための手段】前記目的を達成するため
に、本発明では、１つのメモリセルに２ビット以上のデ
ータを記憶させ、しきい値電圧を上昇させ、４からｎ種
類のしきい値電圧を持たせる不揮発性半導体記憶装置に
おいて、しきい値電圧が低い状態からｍ番目（ｍ＜ｎ）
のしきい値電圧の状態にするメモリセルに書込電圧を印
加し書込を行うとき、ｋ番目（ｍ＜ｋ≦ｎ）のしきい値
電圧の状態に書き込むメモリセルにも、書込電圧を印加
する手段を有する。
に、本発明では、１つのメモリセルに２ビット以上のデ
ータを記憶させ、しきい値電圧を上昇させ、４からｎ種
類のしきい値電圧を持たせる不揮発性半導体記憶装置に
おいて、しきい値電圧が低い状態からｍ番目（ｍ＜ｎ）
のしきい値電圧の状態にするメモリセルに書込電圧を印
加し書込を行うとき、ｋ番目（ｍ＜ｋ≦ｎ）のしきい値
電圧の状態に書き込むメモリセルにも、書込電圧を印加
する手段を有する。
【００３０】本発明においては、並列書込データに応じ
て所望のしきい値電圧の状態になるように、並列書込デ
ータを検知し、並列書込データが同一の場合には、選択
されたメモリセルのワード線及びビット線に最適な電圧
を印加することにより、所望のしきい値電圧の状態まで
書込を行う。並列書込データがｙ種類（ｙ≧４）あった
場合には、選択されたメモリセルのワード線には（ｙ−
１）段階に変化する書込電圧が印加され、ビット線に最
適な電圧を印加する。この時、メモリセルのしきい値電
圧の状態が低い状態のメモリセルに書込を行っていると
きに、しきい値電圧が高い状態へ書き込もうとしている
メモリセルにも書込を行うことで、書込時間の低減が可
能となる。
て所望のしきい値電圧の状態になるように、並列書込デ
ータを検知し、並列書込データが同一の場合には、選択
されたメモリセルのワード線及びビット線に最適な電圧
を印加することにより、所望のしきい値電圧の状態まで
書込を行う。並列書込データがｙ種類（ｙ≧４）あった
場合には、選択されたメモリセルのワード線には（ｙ−
１）段階に変化する書込電圧が印加され、ビット線に最
適な電圧を印加する。この時、メモリセルのしきい値電
圧の状態が低い状態のメモリセルに書込を行っていると
きに、しきい値電圧が高い状態へ書き込もうとしている
メモリセルにも書込を行うことで、書込時間の低減が可
能となる。
【００３１】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、並列書込データを検知して選択されたワード線に数
段階の電圧が印加され、ビット線に所望のタイミングで
一定パルスの電圧が印加される１つのメモリセルに数ビ
ットのデータを記憶させることが可能な不揮発性半導体
記憶装置において、並列書込データが、“１０”と、
“０１”と、“００”の３種類をもつ場合、図１の矢印
７に示すように、まずワード線とビット線に、データ
“１０”の書込用の電圧を印加し、全てのメモリセルを
データ“１０”のしきい値電圧の状態まで書込みを行
い、その後、データ“０１”と“００”を書込むメモリ
セルに対して、データ“０１”の書込電圧を印加し、デ
ータ“０１”のしきい値電圧の状態まで書込を行い、そ
の後、データ“００”を書込むメモリセルのみに対して
データ“００”の書込電圧を印加し、データ“００”の
しきい値電圧の状態まで書込を行うことで、並列書込時
間の短縮を可能としたものである。
に説明する。本発明は、その好ましい実施の形態におい
て、並列書込データを検知して選択されたワード線に数
段階の電圧が印加され、ビット線に所望のタイミングで
一定パルスの電圧が印加される１つのメモリセルに数ビ
ットのデータを記憶させることが可能な不揮発性半導体
記憶装置において、並列書込データが、“１０”と、
“０１”と、“００”の３種類をもつ場合、図１の矢印
７に示すように、まずワード線とビット線に、データ
“１０”の書込用の電圧を印加し、全てのメモリセルを
データ“１０”のしきい値電圧の状態まで書込みを行
い、その後、データ“０１”と“００”を書込むメモリ
セルに対して、データ“０１”の書込電圧を印加し、デ
ータ“０１”のしきい値電圧の状態まで書込を行い、そ
の後、データ“００”を書込むメモリセルのみに対して
データ“００”の書込電圧を印加し、データ“００”の
しきい値電圧の状態まで書込を行うことで、並列書込時
間の短縮を可能としたものである。
【００３２】
【実施例】本発明の実施例について図面を参照して以下
に説明する。以下の実施例では、１つのメモリセルに２
ビットのデータを持たせた場合（４値）について説明す
る。
に説明する。以下の実施例では、１つのメモリセルに２
ビットのデータを持たせた場合（４値）について説明す
る。
【００３３】図１は、本発明の一実施例を説明するため
の図であり、１つのメモリセルに２ビットのデータを持
たせた場合のしきい値電圧の分布について示したもので
ある。図１において、縦軸は、メモリセルのしきい値電
圧を示し、横軸は、そのしきい値電圧にあるビット数を
示している。
の図であり、１つのメモリセルに２ビットのデータを持
たせた場合のしきい値電圧の分布について示したもので
ある。図１において、縦軸は、メモリセルのしきい値電
圧を示し、横軸は、そのしきい値電圧にあるビット数を
示している。
【００３４】消去された状態（メモリセルのしきい値電
圧が一番低い）をデータ“１１”とし、少ししきい値電
圧をあげた状態をデータ“１０”、その上のしきい値電
圧の状態をデータ“０１”、一番しきい値電圧が高い状
態のものをデータ“００”とする。ｒｅｆ．１、ｒｅ
ｆ．２、ｒｅｆ．３は、図１３に示した従来技術の場合
と同様、メモリセルのしきい値電圧がどの状態であるか
を判定するためのリファレンス電圧であり、選択された
メモリセルのしきい値電圧が異なるリファレンス電圧に
対して、高いか低いかを判定するかによって、選択され
たメモリセルが４種類のしきい値電圧の状態のうちどれ
にあたるか認識させている。
圧が一番低い）をデータ“１１”とし、少ししきい値電
圧をあげた状態をデータ“１０”、その上のしきい値電
圧の状態をデータ“０１”、一番しきい値電圧が高い状
態のものをデータ“００”とする。ｒｅｆ．１、ｒｅ
ｆ．２、ｒｅｆ．３は、図１３に示した従来技術の場合
と同様、メモリセルのしきい値電圧がどの状態であるか
を判定するためのリファレンス電圧であり、選択された
メモリセルのしきい値電圧が異なるリファレンス電圧に
対して、高いか低いかを判定するかによって、選択され
たメモリセルが４種類のしきい値電圧の状態のうちどれ
にあたるか認識させている。
【００３５】図１において、矢印１〜７は、本実施例に
おける、書込時のしきい値電圧の状態の変化を示してい
る。
おける、書込時のしきい値電圧の状態の変化を示してい
る。
【００３６】消去状態（メモリセルのしきい値電圧が４
Ｖ以下）をデータ“１１”として、矢印１は、並列書込
データが“１０”のみの場合であり、ワード線とビット
線にデータ“１０”を書き込むための書込電圧を印加
し、メモリセルのしきい値電圧が４Ｖから５．５Ｖの間
まで書き込まれたら書込動作を終了する。
Ｖ以下）をデータ“１１”として、矢印１は、並列書込
データが“１０”のみの場合であり、ワード線とビット
線にデータ“１０”を書き込むための書込電圧を印加
し、メモリセルのしきい値電圧が４Ｖから５．５Ｖの間
まで書き込まれたら書込動作を終了する。
【００３７】図１を参照して、矢印２では、並列書込デ
ータが“０１”のみの場合であり、ワード線とビット線
にデータ“０１”を書き込むための書込電圧を印加し、
メモリセルのしきい値電圧が５．５Ｖから７Ｖの間まで
書き込まれたら書込動作を終了する。
ータが“０１”のみの場合であり、ワード線とビット線
にデータ“０１”を書き込むための書込電圧を印加し、
メモリセルのしきい値電圧が５．５Ｖから７Ｖの間まで
書き込まれたら書込動作を終了する。
【００３８】また矢印３は、メモリセルのしきい値電圧
が７Ｖ以上まで書き込まれたら書込動作を終了する。
が７Ｖ以上まで書き込まれたら書込動作を終了する。
【００３９】矢印４は、並列書込データが“１０”と
“０１”の２種類持ち、はじめにワード線とビット線デ
ータ“１０”を書き込むための書込電圧を印加し、全て
のメモリセルをデータ“１０”のしきい値電圧の状態ま
で書込を行い、そのあとにデータ“０１”のメモリセル
のみにデータ“０１”を書き込むための書込電圧を印加
し、データ“０１”のしきい値電圧の状態まで書込を行
う。
“０１”の２種類持ち、はじめにワード線とビット線デ
ータ“１０”を書き込むための書込電圧を印加し、全て
のメモリセルをデータ“１０”のしきい値電圧の状態ま
で書込を行い、そのあとにデータ“０１”のメモリセル
のみにデータ“０１”を書き込むための書込電圧を印加
し、データ“０１”のしきい値電圧の状態まで書込を行
う。
【００４０】次に矢印５は、並列書込データが“１０”
と“００”の２種類持ち、まず、ワード線とビット線デ
ータ“１０”を書き込むための書込電圧を印加し、全て
のメモリセルをデータ“１０”のしきい値電圧の状態ま
で書込を行い、そのあとにデータ“００”のメモリセル
のみに、データ“００”を書き込むための書込電圧を印
加し、データ“００”のしきい値電圧の状態まで書込を
行う。
と“００”の２種類持ち、まず、ワード線とビット線デ
ータ“１０”を書き込むための書込電圧を印加し、全て
のメモリセルをデータ“１０”のしきい値電圧の状態ま
で書込を行い、そのあとにデータ“００”のメモリセル
のみに、データ“００”を書き込むための書込電圧を印
加し、データ“００”のしきい値電圧の状態まで書込を
行う。
【００４１】矢印６は、並列書込データが“０１”と
“００”の２種類持ち、まず、ワード線とビット線デー
タ“０１”を書き込むための書込電圧を印加し、全ての
メモリセルをデータ“０１”のしきい値電圧の状態まで
書込を行い、そのあとにデータ“００”のメモリセルの
みにデータ“００”を書き込むための書込電圧を印加
し、データ“００”のしきい値電圧の状態まで書込を行
う。
“００”の２種類持ち、まず、ワード線とビット線デー
タ“０１”を書き込むための書込電圧を印加し、全ての
メモリセルをデータ“０１”のしきい値電圧の状態まで
書込を行い、そのあとにデータ“００”のメモリセルの
みにデータ“００”を書き込むための書込電圧を印加
し、データ“００”のしきい値電圧の状態まで書込を行
う。
【００４２】矢印７は、並列書込データが“１０”と
“０１”と“００”の３種類持ち、まず、ワード線とビ
ット線にデータ“１０”を書き込むための書込電圧を印
加し、全てのメモリセルをデータ“１０”のしきい値電
圧の状態まで書込を行い、そのあとに、データ“０１”
と“００”のメモリセルのみに、データ“０１”を書き
込むための書込電圧を印加し、データ“０１”のしきい
値電圧の状態まで書込を行い、そのあとに、データ“０
０”のメモリセルに対してのみ、データ“００”を書き
込むための書込電圧を印加し、データ“００”のしきい
値電圧の状態まで書込を行う。
“０１”と“００”の３種類持ち、まず、ワード線とビ
ット線にデータ“１０”を書き込むための書込電圧を印
加し、全てのメモリセルをデータ“１０”のしきい値電
圧の状態まで書込を行い、そのあとに、データ“０１”
と“００”のメモリセルのみに、データ“０１”を書き
込むための書込電圧を印加し、データ“０１”のしきい
値電圧の状態まで書込を行い、そのあとに、データ“０
０”のメモリセルに対してのみ、データ“００”を書き
込むための書込電圧を印加し、データ“００”のしきい
値電圧の状態まで書込を行う。
【００４３】図２及び図３は、本実施例の書込方法の処
理フローを示すフローチャートの一例を示し、図４は、
選択されたワード線及びビット線の書込印加電圧のタイ
ミングチャートを示す。また図８は、本実施例における
書込回路の回路構成の一例を示す。なお、図２及び図３
は図面作成の都合で分図されたものである。
理フローを示すフローチャートの一例を示し、図４は、
選択されたワード線及びビット線の書込印加電圧のタイ
ミングチャートを示す。また図８は、本実施例における
書込回路の回路構成の一例を示す。なお、図２及び図３
は図面作成の都合で分図されたものである。
【００４４】書込動作が開始されると、図２及び図３に
示すように、並列書込データを検知する動作を行う。そ
して並列書込データが、全て“１０”の場合、図２
（ａ）と図４（ａ）及び図８を参照して、可変電圧発生
回路２０４により、ワード線には、第１電圧（第１電圧
＜第２電圧＜第３電圧）のみが印加され、ビット線に
は、書込データ検知回路２０５と、各書込回路２０７〜
２１４により、ビット線印加電圧の回数とタイミングが
制御され、ワンパルスの一定電圧が印加される。
示すように、並列書込データを検知する動作を行う。そ
して並列書込データが、全て“１０”の場合、図２
（ａ）と図４（ａ）及び図８を参照して、可変電圧発生
回路２０４により、ワード線には、第１電圧（第１電圧
＜第２電圧＜第３電圧）のみが印加され、ビット線に
は、書込データ検知回路２０５と、各書込回路２０７〜
２１４により、ビット線印加電圧の回数とタイミングが
制御され、ワンパルスの一定電圧が印加される。
【００４５】このあと、データ“１０”のベリファイ動
作を行い、ｒｅｆ．３よりも高いと判定し、ｒｅｆ．２
よりも低いと判定された場合に「ＰＡＳＳ」（良）と
し、一方、ＦＡＩＬ（不良、失敗）の場合には、再度、
第１電圧の書込電圧を印加してデータの書込を繰り返
す。また、ＰＡＳＳなら、次に選択されたメモリセルに
書込に行く。
作を行い、ｒｅｆ．３よりも高いと判定し、ｒｅｆ．２
よりも低いと判定された場合に「ＰＡＳＳ」（良）と
し、一方、ＦＡＩＬ（不良、失敗）の場合には、再度、
第１電圧の書込電圧を印加してデータの書込を繰り返
す。また、ＰＡＳＳなら、次に選択されたメモリセルに
書込に行く。
【００４６】同様に、並列書込データが“０１”のみの
場合には、図２（ｂ）と図４（ｂ）に示すように、書込
電圧として第２電圧を印加してベリファイを行い、並列
書込データが“００”のみの場合には、図２（ｃ）と図
４（ｃ）に示すように、書込電圧として第３電圧を印加
しベリファイを行う。
場合には、図２（ｂ）と図４（ｂ）に示すように、書込
電圧として第２電圧を印加してベリファイを行い、並列
書込データが“００”のみの場合には、図２（ｃ）と図
４（ｃ）に示すように、書込電圧として第３電圧を印加
しベリファイを行う。
【００４７】また書込データが“１１”の場合は、ビッ
ト線には電圧は与えないようにすればメモリセルのしき
い値電圧の上昇はなく、書込前と同一のデータのままで
ある。
ト線には電圧は与えないようにすればメモリセルのしき
い値電圧の上昇はなく、書込前と同一のデータのままで
ある。
【００４８】並列書込データが“１０”と“０１”を持
つ場合、図２（ｄ）と図４（ｄ）に示すように、まず全
ての書込セルに対して第１電圧を印加し、図８の書込回
路により、ビット線にワンパルスを印加してデータ“１
０”の書込を行う。ＰＡＳＳと判定したあとに、ワード
線に第２電圧を印加して、データ“１０”のしきい値電
圧を持ったデータ“０１”の書込セルに対してのみ、ビ
ット線に、書込回路によりワンパルスを印加し再度書込
を行う。
つ場合、図２（ｄ）と図４（ｄ）に示すように、まず全
ての書込セルに対して第１電圧を印加し、図８の書込回
路により、ビット線にワンパルスを印加してデータ“１
０”の書込を行う。ＰＡＳＳと判定したあとに、ワード
線に第２電圧を印加して、データ“１０”のしきい値電
圧を持ったデータ“０１”の書込セルに対してのみ、ビ
ット線に、書込回路によりワンパルスを印加し再度書込
を行う。
【００４９】ここで、書込データ検知回路２０５と書込
回路２０７〜２１４により、１回の書込動作で、データ
“０１”の書込セルのビット線には、２回のビット線印
加電圧を与える制御を行っている。
回路２０７〜２１４により、１回の書込動作で、データ
“０１”の書込セルのビット線には、２回のビット線印
加電圧を与える制御を行っている。
【００５０】すなわち、図８の書込データ検知回路２０
５と書込回路２０７〜２１４で、並列書込データに対し
て、ビット線印加電圧の回数とそのタイミングを制御し
ている。
５と書込回路２０７〜２１４で、並列書込データに対し
て、ビット線印加電圧の回数とそのタイミングを制御し
ている。
【００５１】これと同様に、並列書込データが“１０”
と“００”の場合には、図３（ｅ）と図４（ｅ）に示す
ような、第１電圧に引き続いて第３電圧が書込電圧とし
て印加され、並列書込データが“０１”と“００”の場
合には、図３（ｆ）と図４（ｆ）に示すように、第２電
圧に引き続いて第３電圧が書込電圧として印加され、所
望のしきい値電圧の状態まで書込を行う。
と“００”の場合には、図３（ｅ）と図４（ｅ）に示す
ような、第１電圧に引き続いて第３電圧が書込電圧とし
て印加され、並列書込データが“０１”と“００”の場
合には、図３（ｆ）と図４（ｆ）に示すように、第２電
圧に引き続いて第３電圧が書込電圧として印加され、所
望のしきい値電圧の状態まで書込を行う。
【００５２】次に並列書込データが“１０”と“０１”
と“００”の場合には、図３（ｇ）と図４（ｇ）に示す
ように、まず全ての書込セルに対して、データ“１０”
の書込を行いベリファイ動作でＰＡＳＳと判定したら、
データ“０１”と“００”の書込セルに対して、データ
“０１”の書込を行い、ベリファイ動作でＰＡＳＳと判
定なら、データ“００”の書込セルに対してデータ“０
０”の書込を行いベリファイでＰＡＳＳならば並列書込
動作を終了する。
と“００”の場合には、図３（ｇ）と図４（ｇ）に示す
ように、まず全ての書込セルに対して、データ“１０”
の書込を行いベリファイ動作でＰＡＳＳと判定したら、
データ“０１”と“００”の書込セルに対して、データ
“０１”の書込を行い、ベリファイ動作でＰＡＳＳと判
定なら、データ“００”の書込セルに対してデータ“０
０”の書込を行いベリファイでＰＡＳＳならば並列書込
動作を終了する。
【００５３】ここでは、図８の書込データ検知回路２０
５と書込回２０７〜２１４路によりビット線印加電圧
を、並列書込データが“１０”のメモリセルには１回、
並列書込データが“０１”のメモリセルには２回、並列
書込データが“００”のメモリセルには３回与える制御
を行っている。
５と書込回２０７〜２１４路によりビット線印加電圧
を、並列書込データが“１０”のメモリセルには１回、
並列書込データが“０１”のメモリセルには２回、並列
書込データが“００”のメモリセルには３回与える制御
を行っている。
【００５４】上述の並列書込方法を用いた場合に、並列
書込時間が短縮されることを以下に説明する。
書込時間が短縮されることを以下に説明する。
【００５５】本実施例におけるメモリセルのしきい値電
圧の上昇を、図５、図６、図７に示す。図５は、並列書
込データが“１０”、“０１”、“００”の場合のしき
い値電圧の時間に伴う上昇と書込時間を示し、図６は、
並列書込データが“１０”、“００”の場合のしきい値
電圧の時間に伴う上昇と書込時間を示し、図７は、並列
書込データが“０１”、“００”の場合のしきい値電圧
の時間に伴う上昇と書込時間を示す。
圧の上昇を、図５、図６、図７に示す。図５は、並列書
込データが“１０”、“０１”、“００”の場合のしき
い値電圧の時間に伴う上昇と書込時間を示し、図６は、
並列書込データが“１０”、“００”の場合のしきい値
電圧の時間に伴う上昇と書込時間を示し、図７は、並列
書込データが“０１”、“００”の場合のしきい値電圧
の時間に伴う上昇と書込時間を示す。
【００５６】図５に示すように、並列書込データが“１
０”と“０１”であった場合には、データ“１０”を書
き込む際に、データ“０１”のメモリセルに対しても、
データ“１０”のしきい値電圧の状態になるまで書込を
行う。
０”と“０１”であった場合には、データ“１０”を書
き込む際に、データ“０１”のメモリセルに対しても、
データ“１０”のしきい値電圧の状態になるまで書込を
行う。
【００５７】その後、データ“０１”のメモリセルのみ
に対して、データ“０１”のしきい値電圧の状態になる
まで書込を行う。この時、データ“１０”のメモリセル
のビット線には、電圧を与えないので、しきい値電圧が
上昇することはない。
に対して、データ“０１”のしきい値電圧の状態になる
まで書込を行う。この時、データ“１０”のメモリセル
のビット線には、電圧を与えないので、しきい値電圧が
上昇することはない。
【００５８】上記のように、データ“０１”の書込セル
にデータ“１０”のしきい値電圧の状態まで書込を行っ
ておけば、データ“０１”までのしきい値電圧の変化量
は小さくなる。
にデータ“１０”のしきい値電圧の状態まで書込を行っ
ておけば、データ“０１”までのしきい値電圧の変化量
は小さくなる。
【００５９】２種類の並列書込データ“１０”と“０
０”の場合を例に取り、ベリファイ時間を１ＵＳとし、
書込時間を比較する。
０”の場合を例に取り、ベリファイ時間を１ＵＳとし、
書込時間を比較する。
【００６０】上記特開平６−２６７２８５号公報に記載
の書き込み方法では、メモリセルのしきい値電圧の状態
が各書込データまで上昇するのに１ｍＳの時間を要して
いたが、図６に示すように、データ“００”までのしき
い値電圧の状態まで上昇するのに５０ＵＳの時間を要
し、各しきい値電圧の状態でのベリファイ時間を１ＵＳ
とした場合についての書込時間について説明する。な
お、上記特開平６−２６７２８５号公報では、０Ｖから
１ｍｓ毎に、１０Ｖ、１１Ｖ、１２Ｖと階段状にレベル
が変化する電圧を発生させ、この階段状の電圧をメモリ
セルのメモリセルアレイの選択されたワード線を通じて
制御ゲートに印加し、書き込むしきい値を得る電圧が印
加されたタイミングに合わせてドレインに接続されてい
るビット線に８．５Ｖの電圧を０．８ｍｓの間だけ印加
し、このメモリセルのしきい値電圧の変化状態を、階段
状電圧の電圧レベルに応じて“０１”、“１０”、“１
１”状態とし、書き込みを行っていない状態を“００”
状態とし、１個のメモリセルに４個のデータを記憶させ
る。
の書き込み方法では、メモリセルのしきい値電圧の状態
が各書込データまで上昇するのに１ｍＳの時間を要して
いたが、図６に示すように、データ“００”までのしき
い値電圧の状態まで上昇するのに５０ＵＳの時間を要
し、各しきい値電圧の状態でのベリファイ時間を１ＵＳ
とした場合についての書込時間について説明する。な
お、上記特開平６−２６７２８５号公報では、０Ｖから
１ｍｓ毎に、１０Ｖ、１１Ｖ、１２Ｖと階段状にレベル
が変化する電圧を発生させ、この階段状の電圧をメモリ
セルのメモリセルアレイの選択されたワード線を通じて
制御ゲートに印加し、書き込むしきい値を得る電圧が印
加されたタイミングに合わせてドレインに接続されてい
るビット線に８．５Ｖの電圧を０．８ｍｓの間だけ印加
し、このメモリセルのしきい値電圧の変化状態を、階段
状電圧の電圧レベルに応じて“０１”、“１０”、“１
１”状態とし、書き込みを行っていない状態を“００”
状態とし、１個のメモリセルに４個のデータを記憶させ
る。
【００６１】上記特開平６−２６７２８５号公報記載の
書込方法では、ワード線に、３段階の電圧が５０ＵＳ毎
に印加されるので、５０ＵＳ（各データを所望のしきい
値電圧の状態にするまでの書込時間）×３段階＋２ＵＳ
（データ“１０”のベリファイとデータ“００”のベリ
ファイを各書込電圧印加後に行うためにトータル２回の
ベリファイを実施するため）＝１５２ＵＳの時間を要す
る。
書込方法では、ワード線に、３段階の電圧が５０ＵＳ毎
に印加されるので、５０ＵＳ（各データを所望のしきい
値電圧の状態にするまでの書込時間）×３段階＋２ＵＳ
（データ“１０”のベリファイとデータ“００”のベリ
ファイを各書込電圧印加後に行うためにトータル２回の
ベリファイを実施するため）＝１５２ＵＳの時間を要す
る。
【００６２】一方、従来の書込方式を行うと（本願明細
書段落番号［００２７］参照）、｛２００ＮＳ（１回の
書込電圧印加時間）＋１ＵＳ（１回のベリファイ時
間）｝×２５０回（データ“００”までの２００ＮＳの
書込電圧印加時間の繰り返し回数）＝３００ＵＳの時間
を要する。
書段落番号［００２７］参照）、｛２００ＮＳ（１回の
書込電圧印加時間）＋１ＵＳ（１回のベリファイ時
間）｝×２５０回（データ“００”までの２００ＮＳの
書込電圧印加時間の繰り返し回数）＝３００ＵＳの時間
を要する。
【００６３】本実施例の書込方法では、図６に示すよう
に、｛５０ＵＳ（データ“１０”までの書込時間）＋１
ＵＳ（データ“１０”のベリファイ時間）｝＋｛４９Ｕ
Ｓ（データ“１０”からデータ“００”までの書込時
間）＋１ＵＳ（データ“００”のベリファイ時間）｝＝
１０１ＵＳとなり、並列書込時間の短縮が成される。
に、｛５０ＵＳ（データ“１０”までの書込時間）＋１
ＵＳ（データ“１０”のベリファイ時間）｝＋｛４９Ｕ
Ｓ（データ“１０”からデータ“００”までの書込時
間）＋１ＵＳ（データ“００”のベリファイ時間）｝＝
１０１ＵＳとなり、並列書込時間の短縮が成される。
【００６４】図１６は、本実施例と従来技術における並
列書込データに対する並列書込時間を比較して示した図
である。なお、従来例１は、上記特開平６−２６７２８
５号公報等に記載の従来の書込方法、従来例２は、例え
ば特開平５−１８２４７６号公報等に記載の従来の書込
方法を示している。
列書込データに対する並列書込時間を比較して示した図
である。なお、従来例１は、上記特開平６−２６７２８
５号公報等に記載の従来の書込方法、従来例２は、例え
ば特開平５−１８２４７６号公報等に記載の従来の書込
方法を示している。
【００６５】図１６において、並列書込データが同一で
あった場合には、従来例２の方が本実施例よりも並列書
込時間は速くなるが、製品の実使用上では並列書込デー
タがすべて同一である場合は希であるため、図１６に示
すように、並列書込データが２種類以上での並列書込時
間では、本実施例の方が速いことがわかる。
あった場合には、従来例２の方が本実施例よりも並列書
込時間は速くなるが、製品の実使用上では並列書込デー
タがすべて同一である場合は希であるため、図１６に示
すように、並列書込データが２種類以上での並列書込時
間では、本実施例の方が速いことがわかる。
【００６６】以上、本実施例においては、ＥＥＰＲＯＭ
の１つのメモリセルに“１１”、“１０”、“０１”、
“００”の４つのしきい値電圧の状態、すなわち２ビッ
トのデータを記憶させる場合の並列書込時間の短縮が成
される。
の１つのメモリセルに“１１”、“１０”、“０１”、
“００”の４つのしきい値電圧の状態、すなわち２ビッ
トのデータを記憶させる場合の並列書込時間の短縮が成
される。
【００６７】また、４値以上例えば、１つのメモリセル
にｎビット（ｎ≧２）のデータを記憶させる場合におい
ても、本発明の書込方法は適用でき、本実施例における
書込電圧は、メモリセルの特性により様々な値を持つよ
うにしてよいことは明らかである。
にｎビット（ｎ≧２）のデータを記憶させる場合におい
ても、本発明の書込方法は適用でき、本実施例における
書込電圧は、メモリセルの特性により様々な値を持つよ
うにしてよいことは明らかである。
【００６８】本実施例では、並列書込データを検知して
ワード線電圧を数段階に印加し、ビット線に一定のパル
ス電圧を印加する書込方法を説明したが、図８に示す回
路構成において、列線用パルス発生回路２０１の代わり
に、並列書込データを検知してビット線に０から数段階
に変化する電圧を印加する機能を持つ列線用可変電圧パ
ルス発生回路を挿入することにより、並列書込時に並列
書込データを検知してワード線に１から数段階に変化す
る電圧を印加し、ビット線に０から数段階に変化する電
圧を印加して並列書込を行うようにしてもよい。
ワード線電圧を数段階に印加し、ビット線に一定のパル
ス電圧を印加する書込方法を説明したが、図８に示す回
路構成において、列線用パルス発生回路２０１の代わり
に、並列書込データを検知してビット線に０から数段階
に変化する電圧を印加する機能を持つ列線用可変電圧パ
ルス発生回路を挿入することにより、並列書込時に並列
書込データを検知してワード線に１から数段階に変化す
る電圧を印加し、ビット線に０から数段階に変化する電
圧を印加して並列書込を行うようにしてもよい。
【００６９】
【発明の効果】以上説明したように、本発明によれば、
ＥＥＰＲＯＭ及びフラッシュＥＥＰＲＯＭ等の不揮発性
半導体記憶装置において、単位メモリセルに４値以上例
えば、１つのメモリセルにｎビット（ｎ≧２）のデータ
を記憶させる場合の並列書込時間の短縮を達成するとい
う効果を奏する。
ＥＥＰＲＯＭ及びフラッシュＥＥＰＲＯＭ等の不揮発性
半導体記憶装置において、単位メモリセルに４値以上例
えば、１つのメモリセルにｎビット（ｎ≧２）のデータ
を記憶させる場合の並列書込時間の短縮を達成するとい
う効果を奏する。
【図１】本発明の一実施例を説明するための図であり、
ＥＥＰＲＯＭの書込動作におけるメモリセルのしきい値
電圧分布図である。
ＥＥＰＲＯＭの書込動作におけるメモリセルのしきい値
電圧分布図である。
【図２】本発明の一実施例におけるメモリセル書込時の
フローチャートである。
フローチャートである。
【図３】本発明の一実施例におけるメモリセル書込時の
フローチャートである。
フローチャートである。
【図４】本発明の一実施例における、メモリセル書込時
のワード線電圧及びビット線電圧のタイミングチャート
である。
のワード線電圧及びビット線電圧のタイミングチャート
である。
【図５】本発明の一実施例における、ワード線電圧に対
するしきい値電圧の時間変化を示す図である。
するしきい値電圧の時間変化を示す図である。
【図６】本発明の一実施例における、ワード線電圧に対
するしきい値電圧の時間変化を示す図である。
するしきい値電圧の時間変化を示す図である。
【図７】本発明の一実施例における、ワード線電圧に対
するしきい値電圧の時間変化を示す図である。
するしきい値電圧の時間変化を示す図である。
【図８】本発明の一実施例における書込回路の構成を示
す図である。
す図である。
【図９】代表的なＥＥＰＲＯＭのメモリセルの断面図で
ある。
ある。
【図１０】特開平６−２６７２８５号公報に記載の書き
込み方法を説明するための図であり、書込時のワード線
電圧及びビット線電圧のタイミングチャートである。
込み方法を説明するための図であり、書込時のワード線
電圧及びビット線電圧のタイミングチャートである。
【図１１】従来のＥＥＰＲＯＭの書込時の回路構成を示
す図である。
す図である。
【図１２】従来技術のＥＥＰＲＯＭのメモリセルのワー
ド線印加電圧に対する個々のメモリセルのしきい値電圧
の変化を示す図である。
ド線印加電圧に対する個々のメモリセルのしきい値電圧
の変化を示す図である。
【図１３】従来技術のＥＥＰＲＯＭの書込動作における
メモリセルのしきい値電圧分布図である。
メモリセルのしきい値電圧分布図である。
【図１４】従来技術のＥＥＰＲＯＭのメモリセルのワー
ド線印加電圧に対する各しきい値電圧の状態までの書込
時間を示す図である。
ド線印加電圧に対する各しきい値電圧の状態までの書込
時間を示す図である。
【図１５】従来技術のＥＥＰＲＯＭのメモリセルのしき
い値電圧がばらついた場合のしきい値電圧分布図であ
る。
い値電圧がばらついた場合のしきい値電圧分布図であ
る。
【図１６】並列書込データによる書込時間を示す図であ
る。
る。
【符号の説明】 １００ ｐ型シリコン基板 １０１ ドレイン １０２ ソース １０３ チャネル領域 １０４ ＳｉＯ2膜 １０５ 浮遊ゲート １０６ 層間絶縁膜 １０７ 制御ゲート １０８ ビット線 １０９ ソース線 ２０１ 列線用パルス発生回路 ２０２ アドレスバッファ ２０３ 行デコーダ ２０４ 可変電圧発生回路 ２０５ 書込データ検知回路 ２０６ 入力書込データ ２０７〜２１４ 書込回路 ２１５〜２２２ 列デコーダ ２２３〜２３０ メモリセルアレイ ２３１ 書込電圧印加タイミング制御回路
Claims (10)
- 【請求項１】１つのメモリセルに複数ビットのデータを
記憶させ、しきい値電圧を一定方向に可変させて前記メ
モリセルに複数種類（ｎ種類とする）のしきい値電圧を
持たせるようにした不揮発性半導体記憶装置の書き込み
方法において、 しきい値電圧の最低状態から数えてｍ番目（但し、ｍは
ｎよりも小）のしきい値電圧の状態に設定するメモリセ
ルに対して所定の書込電圧を印加する際に、しきい値電
圧の最低状態から数えてｋ番目（但し、ｋは前記ｍより
も大で且つ前記ｎを超えない数）のしきい値電圧の状態
に設定するメモリセルに対しても書込電圧を同時に印加
する、 ことを特徴とする不揮発性半導体記憶装置の書込方法。 - 【請求項２】前記ｋ番目のしきい値電圧の状態に設定す
る前記メモリセルに対して、前記ｍ番目のしきい値電圧
の状態に設定する前記メモリセルに対する書込電圧と同
一の電圧レベルを制御ゲートに印加する、ことを特徴と
する請求項１記載の不揮発性半導体記憶装置の書込方
法。 - 【請求項３】少なくとも１段階以上に変化する書込電圧
を、前記メモリセルの制御ゲートに印加し、前記メモリ
セルに接続するドレインに対して選択されたビット線を
介して所定のタイミングでパルス状の一定電圧を印加す
る、ことを特徴とする請求項１又は２記載の不揮発性半
導体記憶装置の書込方法。 - 【請求項４】前記複数のしきい値を複数の前記メモリセ
ルに設定する場合、複数の前記メモリセルに印加する書
込電圧を、設定するしきい値の値に応じて、階段状に順
次上昇させる、ようにしたことを特徴とする請求項３記
載の不揮発性半導体記憶装置の書込方法。 - 【請求項５】１つのメモリセルに複数ビットのデータを
記憶させ、しきい値電圧を一定方向に可変させて、前記
メモリセルに複数種類（ｎ種類とする）のしきい値電圧
を持たせるようにした不揮発性半導体記憶装置の書き込
み方法において、 しきい値電圧の最低状態から数えてｍ番目（但し、ｍは
１以上でｎよりも小の所望の数）のしきい値電圧の状態
に設定するメモリセルの他に、前記ｍ番目よりも高いし
きい値電圧の状態に設定するメモリセルがある場合、し
きい値電圧がｍ番目の前記メモリセルに対して所定の書
込電圧を印加する際に、前記ｍ番目のしきい値よりも高
いしきい値電圧の状態に設定する前記メモリセルに対し
ても、しきい値電圧がｍ番目の前記メモリセルに印加す
るのと同一の書込電圧を同時に印加し、 ｍ番目のしきい値電圧の状態に設定する前記メモリセル
に対して所望のしきい値電圧の状態になるまで書込を行
った後に、 前記ｍ番目のしきい値電圧よりも高いしきい値電圧の状
態に設定する前記メモリセルに対して、所定の書込電圧
を印加する、 ことを特徴とする不揮発性半導体記憶装置の書込方法。 - 【請求項６】メモリセルにｎ種類（ｎ≧３とする）のし
きい値電圧を持たせるようにした不揮発性半導体記憶装
置の書込方法において、 選択されたメモリセルに対して書込電圧を印加する際
に、前記メモリセルとは異なるメモリセルに対しても書
込電圧を同時に印加するようにした、 ことを特徴とする不揮発性半導体記憶装置。 - 【請求項７】１つのメモリセルに複数ビットのデータを
記憶させ、しきい値電圧を一定方向に可変させて複数種
類（ｎ種類とする）のしきい値電圧を持たせるようにし
た不揮発性半導体記憶装置において、 あるしきい値電圧の状態に設定するメモリセルに対して
所定の書込電圧を印加する際に、前記あるしきい値電圧
よりも高いしきい値電圧の状態に設定するメモリセルに
対しても、書込電圧を同時に印加する手段を、 備えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項８】前記あるしきい値電圧よりも高いしきい値
電圧の状態に設定する前記メモリセルに対して、前記あ
るしきい値電圧の状態に設定する前記メモリセルに対す
る書込電圧と同一の電圧レベルが制御ゲートに印加され
る、ように構成されてなることを特徴とする請求項７記
載の不揮発性半導体記憶装置。 - 【請求項９】少なくとも１段階以上に変化する書込電圧
が前記メモリセルの制御ゲートに印加され、前記メモリ
セルに接続するドレインに対して選択されたビット線を
介して所定のタイミングでパルス状の一定電圧が印加さ
れる、ように構成されてなることを特徴とする請求項７
記載の不揮発性半導体記憶装置。 - 【請求項１０】メモリセルにｎ種類（ｎ≧３とする）の
しきい値電圧を持たせるようにした不揮発性半導体記憶
装置において、 選択されたメモリセルに対して書込電圧を印加する際
に、前記メモリセルとは異なるメモリセルに対しても書
込電圧を同時に印加する手段、 を備えたことを特徴とする不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5404897A JP3159105B2 (ja) | 1997-02-21 | 1997-02-21 | 不揮発性半導体記憶装置及びその書込方法 |
| TW087102211A TW365002B (en) | 1997-02-21 | 1998-02-17 | High speed programming method for non-volatile semiconductor memory apparatus |
| KR1019980005384A KR100313557B1 (ko) | 1997-02-21 | 1998-02-20 | 불휘발성반도체메모리디바이스의고속프로그래밍방법 |
| US09/027,215 US5943260A (en) | 1997-02-21 | 1998-02-20 | Method for high-speed programming of a nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5404897A JP3159105B2 (ja) | 1997-02-21 | 1997-02-21 | 不揮発性半導体記憶装置及びその書込方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10241380A true JPH10241380A (ja) | 1998-09-11 |
| JP3159105B2 JP3159105B2 (ja) | 2001-04-23 |
Family
ID=12959733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5404897A Expired - Fee Related JP3159105B2 (ja) | 1997-02-21 | 1997-02-21 | 不揮発性半導体記憶装置及びその書込方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5943260A (ja) |
| JP (1) | JP3159105B2 (ja) |
| KR (1) | KR100313557B1 (ja) |
| TW (1) | TW365002B (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100313557B1 (ko) | 2002-02-19 |
| KR19980071571A (ko) | 1998-10-26 |
| TW365002B (en) | 1999-07-21 |
| JP3159105B2 (ja) | 2001-04-23 |
| US5943260A (en) | 1999-08-24 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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|
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