KR19980071571A - 불휘발성 반도체 메모리 디바이스의 고속 프로그래밍 방법 - Google Patents

불휘발성 반도체 메모리 디바이스의 고속 프로그래밍 방법 Download PDF

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Abstract

플래쉬 EEPROM은 병렬 프로그래밍을 위해 복수개의 블록 또는 페이지로 그룹화된 복수개의 다중값 메모리 셀들을 포함한다. 병렬 프로그래밍에 대한 데이터 값이 제1 그룹에 대해 데이터 10, 제2 그룹에 대해 데이터 1 및 제3 그룹에 대해서는 데이터 0을 포함하면, 데이터 10에 대응하는 제1 전압은 제1 내지 제3 그룹에, 데이터 1에 대응하는 제2 전압은 제2 및 제3 그룹에, 및 데이터 0에 대응하는 제3 전압은 제3 그룹에 인가되어, 병렬 프로그래밍에 대한 프로그래밍 시간 길이를 감소시킨다.

Description

불휘발성 반도체 메모리 디바이스의 고속 프로그래밍 방법
본 발명은 불휘발성 반도체 메모리 디바이스의 고속 프로그래밍 방법, 특히 다중값 메모리 셀을 갖는 EEPROM 또는 플래쉬 EEPROM의 프로그래밍을 위한 기술에 관한 것이다.
EEPROM (전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리) 또는 플래쉬 EEPROM은 불휘발성 메모리 디바이스로서 종래 기술에 공지되어 있는데, 여기서 메모리 셀은 전기적으로 프로그래밍 및 소거된다.
도1은 공지된 플래쉬 EEPROM의 전형적인 메모리 셀의 구조를 도시하는데, 여기서 n 도전형 소오스(102) 및 드레인(10)은 p 도전형 실리콘 기판(100)의 표면 상에 형성되고, 채널 영역(103)은 그들 사이에 배치된다. 터널 산화막(104), 부유 게이트(105), 층간 유전막(106) 및 제어 게이트(107)은 채널 영역(103) 상에 연속적으로 형성된다. 소오스(102) 및 드레인(101)은 소오스 라인(109) 및 비트 라인(108)에 각각 접속된다.
플래쉬 EEPROM 내에서의 메모리 셀의 프로그래밍은 부유 게이트(105)의 전위를 제어 게이트(107)와 부유 게이트(105) 간의 용량성 결합을 사용하여 승압시키기 위해서, 예를 들어, 기판(100)은 접지 전위에 유지된 채로, 약 12 볼트를 제어 게이트(107)에, 약 5 볼트를 드레인(101)에, 그리고 0 볼트를 소오스(102)에 인가하므로써 실행된다. 부유 게이트(105)의 전위 상승은 소오스(102)와 드레인(101) 간에 채널을 형성하고, 제어 게이트(107)와 드레인(101) 간의 전압은 드레인(101) 근처에 핫 전자를 생성하는데, 이들은 실리콘 기판(100)과 터널 산화막(104) 간의 전위 장벽 (예를 들면, 전자의 경우는 3.2 eV)을 초과해서 부유 게이트(105) 내로 주입된다.
주입된 전자들은 프로그래밍 후에 부유 게이트(105) 내에 머물러, MOSFET 또는 메모리 셀의 임계치를 상승시키는데, 그 이유는 부유 게이트(105)가 절연막에 의해 둘러 싸이기 때문이다.
소거 동작은 제어 게이트(107)가 접지된 상태에서 약 12 볼트를 소오스(102)에 인가하므로써 실행되어, 부유 게이트(105)로부터 전자를 인출하므로써, MOSFET의 임계 전압을 낮춘다. 이 예에서, 메모리 셀은 2종류의 임계 전압을 갖는다.
최근에는 EEPROM이 각 메모리 셀 내에 2진 데이터 또는 다중값 데이터를 갖는다. 즉, 단일 메모리 셀은 임계치에 대해 다중값 상태들을 갖는다.
도2는 불휘발성 반도체 메모리 디바이스의 개략적 구성을 도시하는데, 이 메모리 디바이스는 다중값 데이터를 갖고 있으며, 가변 전압 발생기(204)로부터 출력을 수신하고, 메모리 셀 어레이 내의 메모리 셀들의 로우의 제어 게이트들에 각각 접속된 복수개의 워드 라인들 중 한 라인에 액티브 신호를 공급하는 로우 디코더(203)를 포함한다. 메모리 셀 어레이의 로우는 병렬 프로그래밍 동작시에 한번에 프로그램될 복수개 (이 예에서는 8개)의 칼럼(223 내지 230)들 내에 각각 배열된 복수개의 그룹 또는 페이지의 메모리 셀들을 포함한다.
각 칼럼 내의 메모리 셀들의 드레인들은 칼럼 디코더(215 내지 222)들 중 대응하는 하나의 디코더를 통해 기입 블록(207 내지 214)들 중 대응하는 하나의 블록에 접속된 비트 라인에 접속된다. 기입 블록(207 내지 214)들에는 병렬 프로그래밍을 위해 칼럼 펄스 발생기(201)로부터 프로그래밍 펄스가 공급된다. 입력 데이터(206) 내의 입력 어드레스 데이터는 로우 디코더(203) 및 칼럼 디코더(215 내지 222)에 공급되는데, 이들 디코더들은 워드 라인들 중 하나와 비트 라인들 중 하나를 각각 선택하여, 대응하는 메모리 셀을 선택한다.
프로그램 데이터 센스 블록(205)는 입력 데이터(206)를 수신하여 메모리 셀들의 페이지마다 병렬 프로그래밍 단계에서 데이터 값들의 수(the number of data values)을 검지한다. 프로그램 데이터 센스 블록(205)는 페이지마다 각각 프로그래밍 전압을 선택된 워드 라인에 제공하고 0 내지 수개의 일정 전압 펄스를 선택된 비트 라인에 제공하도록 가변 전압 발생기(204) 및 칼럼 펄스 발생기(201)를 제어한다.
다중값 데이터를 메모리 셀에 프로그래밍하기 위한 기술은 예를 들어, 일본 특허 공개 공보 JP-A-6-267285호에 기재되어 있는데, 이는 병렬 프로그래밍 모드에 적용될 수도 있다. 도3을 참조하면, 이 기술은 프로그래밍 전압들의 시퀀스, 또는 매 1밀리초마다 0볼트에서 10 볼트, 11 볼트 및 12볼트까지 상승하여 각각의 전압 레벨에 머무는 계단형 상승 전압 펄스를 선택된 워드 라인을 통해 메모리 셀들의 선택된 로우의 제어 게이트에 인가하고, 바람직한 전압 레벨의 계단형 상승 전압의 타이밍시에 칼럼 펄스 발생기로부터 0.8밀리초 동안 비트 라인에 8.5 볼트 펄스를 인가하여, 프로그래밍을 위해 특정 메모리 셀의 부유 게이트에 대응하는 양만큼 핫 전자를 주입한다. 프로그래밍 후에, 특정 메모리 셀은 다중값 메모리 셀에 대한 데이터 0, 1, 10 및 11에 대응하는 계단형 상승 전압의 전압 레벨 중 한 레벨에 기초한 임계 전압을 갖는데, 여기서 어느 한 데이터 0 또는 11은 프로그램되지 않거나 소거되지 않은 메모리 셀의 상태에 대응한다.
도3에 도시된 프로그래밍 전압에 의한 프로그래밍 동작 후에 임계 전압의 변동을 도시하는 도4를 참조하면, 메모리 셀들의 수 (또는 비트들의 수)는 종좌표 상에 작성된 메모리 셀들의 임계 전압에 대해서 횡좌표 상에 작성된다. 예를 들어, 데이터 11이 소거된 상태에 대응한다고 가정하면, (301)로 표시된 화살표는 10 볼트 또는 제1 프로그래밍 전압에 의해 프로그램된 메모리 셀의 임계치 상승을 의미한다. 마찬가지로, 화살표(302 및 303)은 각각 11 볼트(제2 프로그래밍 전압) 및 12 볼트(제3 프로그래밍 전압)에 의해 프로그램된 메모리 셀들의 임계치 상승에 대응하여, 데이터 1 및 0을 얻는다.
검증 동작은 일반적으로 프로그래밍 후에 다중값 메모리 셀에 대해 실행되는데, 여기서 메모리 셀은 인가된 프로그래밍 전압에 대응하는 바람직한 임계 전압을 갖는지가 검사된다. 검증 동작은 판독 전압을 선택된 비트 라인 및 워드 라인에 인가하여 각 메모리 셀의 임계 전압을 기준 전압 레벨 ref.1 (7 볼트), ref.2 (5.5 볼트) 또는 ref.3 (4 볼트)에 대해 비교하므로써 실행되어, 임계 전압 레벨을 판정한다. 메모리 셀이 원하는 임계 범위에 있지 않으면, 프로그래밍 전압의 인가 및 검증 동작은 메모리 셀이 원하는 임계 범위를 나타낼 때까지 반복된다.
특히, 예를 들어, 프로그래밍 데이터의 값이 10이면, 프로그램된 메모리 셀의 임계 전압은 4 볼트와 비교된다. 임계 전압이 4 볼트보다 높다는 것이 판정되면, 임계 전압은 5.5 볼트와 비교된다. 임계 전압이 5.5 볼트 이하인 것으로 판정되면, 임계 전압은 정확하게 유지되는 것으로 판정되어, 메모리 셀의 동작을 완료한다. 그렇지 않은 경우, 임계 전압이 4 볼트 이하로 유지되는 것으로 판정되면, 프로그래밍 및 검증 동작은 반복된다. 마찬가지로, 프로그래밍 데이터의 값이 1 또는 0이면, 임계 전압은 5.5 볼트와 7 볼트 사이에 있던가 7 볼트 이상인지가 검사된다.
플래쉬 EEPROM 내의 다중값 메모리 셀들을 프로그래밍하기 위한 종래 방법에 있어서, 프로그래밍 시간 길이는 일반적으로 길고, 따라서 높은 프로그래밍 전압이 프로그래밍 단계들 및 검증 단계들의 수를 증가시키더라도, 단일 프로그래밍 동작에 대한 시간 길이를 단축시키기 위해서 병렬 프로그래밍 데이터에 대한 값과는 무관하게 복수개의 프로그래밍 단계들과 함께 높은 프로그래밍 전압이 바람직할 수 있다.
도5를 참조하면, 대응하는 프로그래밍 전압을 인가하므로써 각각의 데이터에 의한 프로그래밍을 위한 시간 길이와 임계 전압 간의 관계가 도시되어 있는데, 여기서 각 데이터는 50 마이크로초 (μs) 동안의 프로그래밍 후에 얻어질 수 있다. 그래프는 또한 데이터 0에 대응하는 12 볼트의 제3 프로그래밍 전압에 의한 프로그래밍 후의 임계 전압을 도시한다. 임계 전압은 1 μs 후에는 데이터 10에 대응하는 제1 레벨에 도달하고, 10 μs 후에는 데이터 1에 대응하는 제2 레벨에 도달하며, 50 μs 후에는 데이터 0에 대응하는 제3 레벨에 도달한다. 이와 관련하여, 데이터 1 및 10은 높은 프로그래밍 전압을 인가하므로써 높은 비율로 얻어질 수 있다.
각각의 프로그래밍 전압을 인가하므로써 데이터 0 및 데이터 10으로의 프로그래밍 중에 메모리 셀들의 3가지 샘플들 내에서의 임계 전압 변동을 도시하는 도6을 참조하면, 높은 프로그래밍 전압에 대응하는 데이터 0은 프로그래밍 단계 중에 임계 전압에서의 큰 변동을 발생시킨다. 그 결과, 높은 전압 레벨에 의한 프로그래밍 후에 데이터 10 또는 1에 대한 임계 전압에서의 큰 변동을 야기한다.
프로그래밍 데이터에 대한 값들과는 무관하게 높은 프로그래밍 전압을 메모리 셀에 인가한 후의 변동의 결과로서, 도4에 도시된 임계 전압의 변동을 나타내는 그래프는 도7에 도시된 그래프로 변화된다. 특히, 임계 전압 변동을 증가시키는 높은 프로그래밍 전압은 경계 임계 전압 ref.3, ref.2 및 ref.1을 초과하는 임계 전압을 갖는 상당수의 에러 비트들을 발생시킨다. 에러 비트의 발생을 방지하기 위해서, 단일 프로그래밍 동작에서의 프로그래밍 및 검증 단계의 반복된 회수는 증가되어야 하는데, 그러나 이는 프로그래밍 시간 길이를 증가시킨다.
도5에서, 프로그래밍 및 검증 단계들의 복수개의 조합들이 높은 프로그래밍 전압을 사용하여 단일 프로그래밍 동작에서 실행될 경우, 여기서 프로그래밍 단계와 검증 단계는 200 나노초 (ns)와 1 μs를 각각 소모하는데, 50 μs 동안의 높은 프로그래밍 전압 인가를 필요로 하는 데이터 0에 대한 완전한 프로그래밍 동작은 250배(50μs/250ns = 250) 정도로 많은 시간 동안 실행되어야 하며, 이는 많은 프로그래밍 시간을 소모하게 된다. 이 예는 추후에 제2 종래의 기술로서 언급된다.
상기 관점에서 보면, 본 발명의 목적은 높은 신뢰성을 갖는 고속으로 불휘발성 메모리 디바이스 내의 다중값 메모리 셀들을 프로그래밍하는 방법을 제공하는데, 이는 특히 플래쉬 EEPROM에 대한 병렬 프로그래밍 동작에 적합하다.
본 발명은 다중값 임계 전압에 기초한 다중값 데이터를 저장하기 위해, 복수개의 블록들로 그룹화된 복수개의 메모리 셀들을 갖는 불휘발성 메모리 디바이스를 프로그래밍하기 위한 방법을 제공하는데, 이 방법은 블록들 중 한 블록 내의 메모리 셀들 내에 프로그램될 복수개의 프로그램 데이터들을 검출하는 단계를 포함하고, 또한 블록들 중 한 블록 내의 메모리 셀들의 제1 그룹 내에 프로그램될 제1 값과 블록들 중 한 블록 내의 메모리 셀들의 제2 그룹 내에 프로그램될 제2 값의 검출시에, 연속하여, 제1 값에 대응하는 제1 프로그래밍 전압을 제1 전위로 유지된 제1 및 제2 그룹에 인가하고, 제2 값에 대응하는 제2 프로그래밍 전압을 제2 그룹에 인가하는 단계들을 포함하는데, 제1 전위에 대한 제2 프로그래밍 전압은 제1 전위에 대한 제1 프로그래밍 전압보다 크다.
본 발명의 방법에 따르면, 블록에 대한 병렬 프로그래밍 동작의 프로그래밍 시간 길이는, 병렬 프로그래밍에 대한 데이터가 서로 다른 그룹의 블록에 대해 복수개의 서로 다른 값들을 갖는 경우에 감소될 수 있는데, 그 이유는 제2 그룹의 메모리 셀들이 제1 전위로부터의 제1 프로그래밍 전압에 대응하는 상태로 미리 프로그램되기 때문이다.
본 발명의 상기 및 다른 목적들, 특징 및 장점들은 첨부된 도면을 참조하여 상세히 설명될 것이다.
도1은 EEPROM의 전형적인 메모리 셀의 단면도.
도2는 병렬 프로그래밍 동작을 구현하는 종래의 플래쉬 EEPROM의 블록도.
도3은 다중값 메모리 셀의 프로그래밍에 사용하기 위한 계단형 상승 프로그래밍 전압의 블록도.
도4는 다중값 메모리 셀의 프로그래밍 후에 임계 전압의 변동을 도시하는 그래프.
도5는 각 프로그래밍 전압에 의한 프로그래밍 시간 길이에 대해서 작성된 프로그래밍 후의 임계 전압을 도시하는 그래프.
도6은 횡좌표 상의 프로그래밍 시간 길이에 대해서 작성된 샘플의 임계 전압의 변동을 도시하는 그래프.
도7은 높은 프로그래밍 전압의 경우에 도4의 그래프와 유사한 그래프.
도8은 본 발명의 한 실시예에 따른 다중값 메모리 셀의 프로그래밍 후의 임계 전압의 변동을 도시하는 그래프.
도9는 도8의 실시예에 따른 프로그래밍 공정을 도시하는 플로우차트 부분.
도10은 도9의 플로우차트의 나머지 부분.
도11a 내지 도11g는 도9 및 도10의 실시예에 사용된 프로그래밍 전압의 파형을 도시하는 도면.
도12는 도9 및 도10의 프로그래밍 공정을 구현하는 플래쉬 EEPROM의 블록도.
도13 내지 도15는 도9 및 도10의 실시예에서 대응하는 흐름의 프로그래밍 시간 길이를 각각 도시하는 그래프.
도16은 종래 기술에 대한 본 발명의 실시예의 장점을 도시하는 테이블.
도면의 주요 부분에 대한 부호의 설명
100 : P형 실리콘 기판
101 : 드레인
102 : 소오스
103 : 채널 영역
104 : 터널 산화막
105 : 부유 게이트
106 : 층간 유전막
107 : 제어 게이트
108 : 비트 라인
109 : 소오스 라인
201 : 칼럼 펄스 발생기
203 : 로우 디코더
204 : 가변 전압 발생기
205 : 프로그램 데이터 센스 블록
206 : 입력 데이터
207 내지 214 : 기입 블록
215 내지 222 : 칼럼 디코더
이제, 본 발명은 첨부 도면을 참조하여 좀 더 상세히 설명되며, 도면에서 유사한 부분에 대해서는 동일한 참조번호로 표시한다.
도8을 참조하면, 본 발명의 실시예에 따른 다중값 메모리 셀의 병렬 프로그래밍을 위한 방법의 원리에 대해서 도시되어 있는데, 여기서 비트들의 수는 횡좌표 상에 작성되는 반면, 프로그램된 임계 전압은 종좌표 상에 작성된다. 데이터 11, 10, 1 및 0은 다중값 메모리 셀의 소거된 상태, 제1 (낮은) 프로그램된 임계 전압, 제2 (중간) 프로그램된 임계 전압, 및 제3 (높은) 프로그램된 임계 전압에 각각 대응하는데, 이들은 각각 0 볼트, 제1 프로그래밍 전압 (10 볼트), 제2 프로그래밍 전압 (11 볼트), 및 제3 프로그래밍 전압 (12 볼트)에 대응한다. 기준 전압 ref.1 (7 볼트), ref.2 (5.5 볼트), 및 ref.3 (4 볼트)는 도4와 관련하여 기술된 것들과 유사하다. 특히, 메모리 셀은 바람직한 프로그램된 임계 전압을 갖는지를 검사하기 위해 이들 기준 전압에 대해 동일의 임계 전압을 비교하므로써 검증된다.
도8의 우측의 화살표 #1, #2 및 #3은 단일 공통 값으로 소거된 메모리 셀들의 페이지 (또는 블록)의 병렬 프로그래밍이 프로그램된 값에 대응하는 프로그래밍 전압 레벨을 사용하여 단일 프로그래밍 단계에서 실행됨을 나타낸다. 화살표 #4는 소거된 메모리 셀들의 페이지의 병렬 프로그래밍이 페이지의 제1 그룹을 데이터 10로 프로그래밍하고 페이지의 제2 그룹을 데이터 1로 프로그래밍하는 것을 포함하는 경우, 데이터 1로 특정된 제2 그룹은 다음의 2 단계에 의해 프로그램됨을 나타낸다: 한 단계는 데이터 10으로 특정된 제1 그룹과 함께 데이터 10으로 프로그래밍하는 것이고, 다른 단계는 데이터 10으로부터 데이터 1로 프로그래밍하는 것이다. 이들 각 단계 이후에, 검증 단계가 실행된다. 화살표 #5 및 #6은 서로 다른 2-단계의 프로그래밍 동작을 나타내고, 화살표 #7은 3-단계의 프로그래밍 동작을 나타낸다.
특히, 도8의 실시예에 따른 프로그래밍 공정의 플로우차트를 조합하여 도시하는 도9 및 도10을 참조하면, 프로그래밍 동작이 개시된 이후에, 메모리 셀들의 특정된 페이지를 프로그래밍하기 위해 사용될 데이터의 병렬 프로그래밍은 도2에 도시된 바와 같이, 프로그램 데이터 센스 블록에 의해 검출된다. 도9 및 도10에서, 흐름 #1 내지 #7은 도8에 도시된 화살표 #1 내지 #7에 각각 대응한다. 병렬 프로그래밍에 대한 값들이 페이지마다 모두 10이면, 공정은 흐름 #1로 진행하는데, 여기서 제1 프로그래밍 전압 (10 볼트)은 선택된 워드 라인에 인가되고, 선택 펄스는 단계 S11에서 대응하는 비트 라인을 통해 페이지 내의 메모리 셀들의 드레인들에 인가되어, 메모리 셀들의 페이지를 전체적으로 데이터 10으로 프로그래밍한다. 여기에서 사용된 제1 프로그래밍 전압 및 선택 전압은 도11a에 도시된다. 그후, 임계 전압은 단계 S12에서, 프로그램된 데이터를 검증하기 위해 메모리 셀들의 페이지로부터 판독된다. 모든 프로그램된 메모리 셀들의 임계 전압들이 원하는 전압 범위 내에 있으면, 공정은 프로그래밍의 종단으로 진행한다. 그렇지 않으면, 공정은 프로그램된 임계 전압이 정확하게 바뀔 때까지 선행 프로그래밍 단계 S11로 복귀된다.
마찬가지로, 병렬 프로그래밍에 대한 모든 값들이 1 또는 0인 경우, 공정은 흐름 #2 또는 #3으로 진행하는데, 여기서 프로그래밍 동작은 도3B에 도시된 바와 같이 제2 프로그래밍 전압 (11 볼트) 및 선택 펄스, 또는 도3C에 도시된 바와 같이 제3 프로그래밍 전압 (12 볼트) 및 선택 펄스를 사용하여 단계 S21 또는 S31에서 실행된 다음, 단계 S22 또는 S32에서 검증 동작이 수행된다.
병렬 프로그래밍에 대한 값들이 페이지 내의 메모리 셀들의 제1 그룹에 대해 10이고, 페이지 내의 메모리 셀들의 제2 그룹에 대해서는 1이면, 공정은 흐름 #4로 진행하는데, 여기서 제1 프로그래밍 전압은 메모리 셀들을 데이터 10으로 프로그래밍하기 위해 선택 펄스와 함께 단계 S41에서 메모리 셀들의 제1 및 제2 그룹들에 인가된 다음, 단계 S42에서 검증 동작이 수행된다. 메모리 셀들이 검증 동작을 통과하면, 단계 S43에서 제2 프로그래밍 전압은 워드 라인에 인가되는 반면, 선택 펄스는 제2 그룹의 비트 라인에 인가되어, 제2 그룹을 데이터 10으로부터 데이터 1으로 프로그래밍한 다음, 단계 S44에서 데이터 1에 대해 제2 그룹을 검증한다. 여기에서 사용된 프로그래밍 전압은 도11d에 도시된다.
병렬 프로그래밍에 대한 값이 페이지 내의 제1 그룹에 대해서는 10이고 제2 그룹에 대해서는 0이면, 공정은 흐름 #5로 진행하는데, 여기서 제1 프로그래밍 전압은 메모리 셀들을 데이터 10으로 프로그래밍하기 위해 단계 S51에서 선택 펄스와 함께 메모리 셀들의 제1 및 제2 그룹들에 인가된 다음, 단계 S52에서 검증 동작이 수행된다. 메모리 셀들이 검증 동작을 통과하면, 제2 그룹을 데이터 10으로부터 데이터 0으로 프로그래밍하기 위해 단계 S53에서 제3 프로그래밍 전압은 워드 라인에 인가되는 반면, 선택 펄스는 제2 그룹의 비트 라인에 인가된 다음, 단계 S54에서 데이터 0에 대한 메모리 셀들의 제2 그룹의 검증 동작이 수행된다. 여기에서 사용된 프로그래밍 전압은 도11e에 도시된다.
병렬 프로그래밍의 데이터에 대한 값이 페이지 내의 제1 그룹에 대해서는 1이고 제2 그룹에 대해서는 0이면, 공정은 흐름 #6으로 진행하는데, 여기서 제2 프로그래밍 전압은 메모리 셀들을 데이터 1로 프로그래밍하기 위해 단계 S61에서 선택 펄스와 함께 메모리 셀들의 제1 및 제2 그룹들에 인가된 다음, 단계 S62에서 검증 동작이 수행된다. 메모리 셀들이 검증 동작을 통과하면, 제2 그룹을 데이터 1로부터 데이터 0으로 프로그래밍하기 위해 단계 S63에서 제3 프로그래밍 전압은 워드 라인에 인가되는 반면, 선택 펄스는 제2 그룹의 비트 라인에 인가된 다음, 단계 S64에서 데이터 0에 대한 메모리 셀들의 제2 그룹의 검증 동작이 수행된다. 여기에서 사용된 프로그래밍 전압은 도11f에 도시된다.
병렬 프로그래밍에 대한 값이 페이지 내의 제1 그룹에 대해서는 10이고 제2 그룹에 대해서는 1이며 제3 그룹에 대해서는 0이면, 공정은 흐름 #7로 진행하는데, 여기서 제1 프로그래밍 전압은 메모리 셀들을 데이터 10으로 프로그래밍하기 위해 단계 S71에서 선택 펄스와 함께 메모리 셀들의 제1 내지 제3 그룹들에 인가된 다음, 단계 S72에서 검증 동작이 수행된다. 메모리 셀들이 검증 동작을 통과하면, 제2 및 제3 그룹들을 데이터 10으로부터 데이터 1로 프로그래밍하기 위해 단계 S73에서 제2 프로그래밍 전압은 워드 라인에 인가되는 반면, 선택 펄스는 제2 및 제3 그룹들의 비트 라인들에 인가된 다음, 단계 S74에서 데이터 1에 대해 제2 및 제3 그룹들의 검증 동작이 수행된다.
메모리 셀들이 검증 동작을 통과하면, 제3 그룹을 데이터 1로부터 데이터 0으로 프로그래밍하기 위해 단계 S75에서 제3 프로그래밍 전압은 워드 라인에 인가되는 반면, 선택 펄스는 제3 그룹의 비트 라인들에 인가된 다음, 단계 S76에서 검증 동작이 수행된다. 제3 그룹이 검증 단계를 통과하면, 프로그래밍 동작은 종료된다. 워드 라인에 인가된 프로그래밍 전압은 제1 전압 레벨, 제2 전압 레벨 및 제3 전압 레벨을 연속적으로 갖는 계단형 상승 전압으로서 형성되는데, 이들 전압 레벨들 사이에는 검증 동작을 위한 일정 간격이 존재하며, 도11g에 도시된 바와 같이 비트 라인들에 인가된 각각의 선택 펄스들을 수반한다.
도12를 참조하면, 도9 및 도10의 실시예에 따른 프로그래밍 공정을 구현하기 위한 플래쉬 EEPROM의 회로 구성이 도시되어 있다. 도12에 도시된 프로그래밍 회로는 메모리 셀들의 페이지의 병렬 프로그래밍 중에 선택 펄스를 비트 라인에 공급하도록 기입 블록(207 내지 214)들을 제어하기 위해 본 실시예에 제공된 타이밍 제어 블록(231)을 제외하고는 도2에 도시된 것과 유사하다. 도12에 도시된 다른 구성들은 도2의 것과 유사하고, 이 명세서에서 도2와 관련된 설명은 참고로서 인용되어 있다.
도13을 참조하면, 메모리 셀들을 각각의 프로그래밍 전압에 의해 데이터 11 또는 소거 상태로부터 데이터 10, 1 및 0으로 프로그래밍하는 동안에 얻어진 프로그래밍 시간 길이에 대한 프로그램된 임계 전압들이 도시되어 있다. 도13의 결과는 비트 라인으로부터의 드레인 전압이 약 5 볼트로 유지된 상태에서 제1 프로그래밍 전압이 약 10 볼트이고, 드레인 전압이 약 5.5 볼트로 유지된 상태에서 제2 프로그래밍 전압이 약 11 볼트이며, 드레인 전압이 약 6 볼트로 유지된 상태에서 제3 프로그래밍 전압이 약 12 볼트인 조건하에서 얻어진 것이다. 도시된 곡선은 데이터 11으로부터 각각의 데이터 10, 1 및 0으로의 프로그래밍 각각이 약 50 μs를 소모하는 것을 나타낸다. 이는 도9의 흐름 #1 내지 #3으로 나타낸 곡선으로부터 유도되는데, 여기서 병렬 프로그래밍에 대한 값은 한 페이지에 대해 하나의 값만을 포함하고, 프로그래밍을 위해 50 μs을 소모하며, 추가적으로 이후 검증을 위해 1 μs을 더 소모하여, 전체적으로는 각각의 공정 흐름을 위해 51 μs을 소모한다.
또한, 흐름 #7의 경우에 있어서, 데이터 11로부터 데이터 10으로의 프로그래밍은 제1 내지 제3 그룹들 내에서 약 50 μs을 소모하고, 데이터 10으로부터 데이터 1로의 프로그래밍은 제2 및 제3 그룹들 내에서 약 46 μs을 소모하며, 데이터 10으로부터 데이터 0으로의 프로그래밍은 제3 그룹 내에서 약 40 μs을 소모한다. 따라서, 흐름 #7은 3개의 다른 그룹들의 프로그래밍을 위해 136 μs (50+46+40μs)을 소모하며, 추가적으로 검증을 위해 3 μs을 더 소모하여, 전체적으로는 상기 경우에 대해서 139 μs을 소모한다.
도14를 참조하면, 도13과 마찬가지로, 데이터 11로부터 데이터 0 및 10으로 프로그래밍하기 위한 곡선이 도시되어 있다. 이는 흐름 #5에서의 경우에 있어서, 데이터 11로부터 데이터 10으로의 프로그래밍은 약 50 μs을 소모하고, 데이터 10으로부터 데이터 0으로의 프로그래밍은 약 49 μs을 소모하는 곡선으로부터 유도된다. 따라서, 흐름 #5는 프로그래밍을 위해 99 μs (50+49μs)을 소모하며, 추가적으로 검증을 위해 2 μs을 더 소모하여, 전체적으로는 상기 경우에 대해서 101 μs을 소모한다.
도15을 참조하면, 도13과 마찬가지로, 데이터 11로부터 데이터 0 및 1로 프로그래밍하기 위한 곡선이 도시되어 있다. 이는 흐름 #6에서의 경우에 있어서, 데이터 11로부터 데이터 1로의 프로그래밍은 약 50 μs을 소모하고, 데이터 1로부터 데이터 0으로의 프로그래밍은 약 40 μs을 소모하는 곡선으로부터 유도된다. 따라서, 흐름 #6은 프로그래밍을 위해 90 μs (50+40μs)을 소모하며, 추가적으로 검증을 위해 2 μs을 더 소모하여, 전체적으로는 상기 경우에 대해서 92 μs을 소모한다.
도16은 본 실시예와 제1 및 제2 종래 기술에서의 각 흐름에 대해 프로그래밍 시간 길이를 표로 만든 도면이다. 이 표에서, 일본 공개공보 JP-A-6-267285호에 기재된 것과 같은 제1 종래 기술은 병렬 프로그래밍에 대한 값들과는 무관하게, 도3에 도시된 바와 같이, 각각 50 μs 동안 10, 11 및 12 볼트들을 갖는 계단형 상승 프로그래밍 전압을 응용하는 것이다. 예를 들면, 이 기술은 3×50 μs + (3μs 또는 2μs 또는 1μs)을 소모하는데, 여기서 3μs, 2μs 또는 1μs는 검증 시간 길이이다. 제2 기술에서는, 높은 프로그래밍 전압을 이용한 짧은 시간의 프로그래밍과 검증 동작의 다수의 조합들은 상술한 바와 같이, 데이터 0으로의 프로그래밍에 대해 (200ns + 1μs) × 250, 데이터 1로의 프로그래밍에 대해 60μs, 그리고 데이터 10으로의 프로그래밍에 대해 6μs의 시간 길이를 소모한다.
도16에서 알 수 있는 바와 같이, 본 발명의 실시예는 종래의 기술들에 비해, 표로 만들어진 대부분의 경우들에서 높은 프로그래밍 비율을 달성한다. 제2 종래 기술이 표의 하단부에 있는 데이터 10의 경우에 높은 비율을 갖더라도, 이 경우는 플래쉬 EEPROM에 대한 실제 프로그래밍 데이터에서 드문 경우이다.
상기 실시예에서는, 병렬 프로그래밍의 4개의 데이터 값들의 예에 대해서 설명된다. 그러나, 본 발명은 다중값 메모리 셀 내에 저장된 임의의 수의 데이터 값들에도 적용될 수 있다.
따라서, 본 발명은 병렬 프로그래밍을 위한 프로그래밍 시간 길이를 감소시켜, 높은 프로그래밍 비율을 달성한다.
상기 실시예들이 예로서만 기술되었기 때문에, 본 발명은 상기 실시예들에만 국한되지 않으며, 당업자라면 본 발명의 범위를 벗어나지 않는 한도에서 다양하게 변형될 수 있음을 알 수 있다.

Claims (5)

  1. 다중값 임계 전압에 기초한 다중값 데이터를 저장하기 위해, 복수개의 블록들로 그룹화된 복수개의 메모리 셀들을 갖는 불휘발성 메모리 디바이스를 프로그래밍하기 위한 방법에 있어서, 상기 블록들 중 한 블록 내의 상기 메모리 셀들 내에 프로그램될 복수개의 프로그램 데이터들을 검출하는 단계를 포함하고, 또한 블록들 중 상기 한 블록 내의 상기 메모리 셀들의 제1 그룹 내에 프로그램될 제1 값과 블록들 중 상기 한 블록 내의 상기 메모리 셀들의 제2 그룹 내에 프로그램될 제2 값의 검출시에, 연속하여, 상기 제1 값에 대응하는 제1 프로그래밍 전압을 제1 전위로 유지된 상기 제1 및 제2 그룹들에 인가하고, 상기 제2 값에 대응하는 제2 프로그래밍 전압을 상기 제2 그룹에 인가하는 단계들을 포함하는 것을 특징으로 하는 불휘발성 메모리 디바이스의 프로그래밍 방법.
  2. 제1항에 있어서, 상기 제1 전위에 대한 상기 제2 프로그래밍 전압은 상기 제1 전위에 대한 상기 제1 프로그래밍 전압보다 큰 것을 특징으로 하는 불휘발성 메모리 디바이스의 프로그래밍 방법.
  3. 제1항에 있어서, 상기 제1 및 제2 그룹들 이외에, 블록들 중 상기 한 블록 내의 상기 메모리 셀들의 제3 그룹 내에 프로그램될 제3 값을 검출하면, 제1 및 제2 프로그래밍 전압 인가 단계들은 상기 제1 프로그래밍 전압 및 상기 제2 프로그래밍 전압을 상기 제3 그룹에 인가하고, 상기 제3 값에 대응하는 제3 프로그래밍 전압을 상기 제3 그룹에 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 디바이스의 프로그래밍 방법.
  4. 제3항에 있어서, 상기 제1 전위에 대한 상기 제3 프로그래밍 전압은 상기 제1 전위에 대한 상기 제2 프로그래밍 전압보다 큰 것을 특징으로 하는 불휘발성 메모리 디바이스의 프로그래밍 방법.
  5. 제1항에 있어서, 상기 제1 및 제2 프로그래밍 전압들은 대응하는 워드 라인을 통해 상기 제1 및 제2 그룹들의 메모리 셀들의 제어 게이트들에 인가되고, 선택 펄스들은 상기 제1 및 제2 프로그래밍 전압들의 타이밍시에 대응하는 비트 라인들을 통해 상기 제1 및 제2 그룹들의 메모리 셀들의 드레인들에 인가되는 것을 특징으로 하는 불휘발성 메모리 디바이스의 프로그래밍 방법.
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