KR20030096307A - 플래시 메모리 어레이의 코어 셀들의 소프트 프로그램 및소프트 프로그램 검증 - Google Patents

플래시 메모리 어레이의 코어 셀들의 소프트 프로그램 및소프트 프로그램 검증 Download PDF

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Abstract

메모리 셀 소프트 프로그램 및 소프트 프로그램 검증을 위해 목표 최소치(380) 및 최대치(390) 사이의 임계 전압을 조절하거나 보정하도록 하는 방법(900) 및 시스템(400)이 개시되는 바, 이는 듀얼 비트 메모리셀 구조(50)와 관련하여 채용될 수 있다. 본 방법(900)은 한 개의 레퍼런스 전압 신호(455)를 과도 소거 코어 셀과 레퍼런스 셀(480)에 인가하는 단계와, 각각에 의해 발생되는 두 전류(475)를 비교하는 단계와, 셀(405)의 하나 이상의 비트의 소프트 프로그래밍의 적절성을 선택적으로 검증하는 단계(485, 435)와, 듀얼 비트 메모리 셀이 적절히 소프트 프로그래밍 되었는지를 결정하는 단계(950)를 포함한다. 본 방법은 셀의 적어도 하나 이상의 비트(980)를 선택적으로 소프트 프로그래밍(965)한 다음, 셀의 소프트 프로그래밍의 적절성을 선택적으로 재검증(950, 955)하는 단계를 또한 포함한다.

Description

플래시 메모리 어레이의 코어 셀들의 소프트 프로그램 및 소프트 프로그램 검증{SOFT PROGRAM AND SOFT PROGRAM VERIFY OF THE CORE CELLS IN FLASH MEMORY ARRAY}
플래시 메모리는 재기록이 가능하고 파워 없이도 그 데이터를 유지할 수 있는 전기적 메모리 매체의 한 유형이다. 플래시 메모리 디바이스들은 일반적으로 100K 에서 1MEG 까지의 기록 주기의 수명을 갖는다. 단일 바이트를 소거할 수 있는 동적 랜덤 억세스 메모리(dynamic random access memory: DRAM)와 정적 랜덤 억세스 메모리(static random access memory: SRAM) 칩과 달리, 플래시 메모리는 전형적으로 고정된 멀티 비트 블록(또는 섹터)에서 소거 및 기록된다. 적절히 소거 가능한 전기적 소거 및 프로그램 가능 판독 전용 메모리(EEPROM) 칩 기술에서 발전한, 플래시 메모리는 보다 저렴하고 보다 고밀도이다. 이 새로운 카테고리의 EEPROM은 EPROM 밀도의 이점과 EEPROM 전기적 소거 가능성을 결합한 중요한 비휘발성 메모리로서 출현하였다.
종래의 플래시 메모리들은, 예를 들면 종래 기술 도 1a의 참조번호 10으로 표시된 바와 같이, 싱글 정보 비트(single bit)가 각각의 셀에 저장되는 셀 구조로 구성된다. 이와 같은 싱글 비트 메모리 구조에서, 각각의 셀(10)은 전형적으로 기판 또는 P웰(18)에 소스(12), 드레인(14) 및 채널(16)을 갖고 또한 채널(16)위에 덮인 적층 게이트 구조(20)를 갖는 금속 산화물 반도체(MOS) 트랜지스터구조를 포함한다. 적층 게이트(20)는 P웰의 표면위에 형성된 얇은 게이트 유전체 층(22)(이는 종종 터널 옥사이드(tunnel oxide)라 칭해진다)을 더 포함한다. 적층 게이트(20)는 또한 터널 옥사이드(22)위에 덮인 폴리실리콘 플로팅 게이트(polysilicon floating gate)(24)와 그 플로팅 게이트 위에 덮인 인터폴리 유전체 층(interpoly dielectric layer)(26)을 포함한다. 인터폴리 유전체 층(26)은 종종 두개의 산화물 층 사이에 니트라이드 층이 낀 옥사이드-니트라이드-옥사이드(ONO) 층과 같은 다층 절연체로 구성된다. 마지막으로, 폴리실리콘 제어 게이트(28)가 인터폴리 유전체 층(26)위에 덮인다.
이 제어 게이트(28)는 전형적인 NOR 구조로 그러한 셀의 섹터들을 형성하도록, 그러한 셀들의 열과 관계된 워드 라인에 연결된다. 또한, 셀들의 드레인 영역(14)은 도전 비트 라인에 의해 함께 연결된다. 셀의 채널(16)은 적층 게이트 구조(20)에 의해 채널(16)에 전개되는 전계(electric field)에 따라 소스(12) 및드레인(14) 사이에 전류를 도통시킨다. NOR 구조에서, 싱글 행(column)내에 있는 트랜지스터들의 각각의 드레인 단자(14)는 동일한 비트 라인에 연결된다. 또한, 소정 비트 라인과 관계된 각각의 플래시 셀의 적층 게이트 단자(28)는 다른 워드 라인에 연결되는 반면에, 그 어레이의 모든 플래시 셀들의 소스단자(12)들은 공통 소스 단자에 연결된다. 동작에 있어서, 개별 플래시 셀들은 프로그래밍(기록), 판독 또는 소거 기능을 위해 주변 디코더 및 제어 회로(미도시)를 사용하여 각각의 비트 라인 및 워드라인을 통해 어드레스된다.
이와 같은 종래의 싱글 비트 적층 게이트 플래시 메모리 셀(10)은 제어 게이트(28)에 비교적 높은 전압을 인가하고, 소스(12)를 그라운드에 그리고 드레인(14)을 소스보다 큰 소정 전위에 연결함으로써 프로그래밍 된다. 터널 옥사이드(22)에 걸리는 결과적인 높은 전계가 "파울러-노르다임(Fowler-Nordheim)" 터널링으로 불리는 현상을 일으킨다. 이 과정동안, 코어 셀 채널 영역(16)의 전자들이 게이트 또는 터널 옥사이드(22)를 통해 플로팅 게이트(24)내로 터널링하여, 이 플로팅 게이트에서 트래핑(trapping)되는바, 이는 플로팅 게이트가 인터폴리 유전체(26) 및 터널 옥사이드(22)로 둘러싸여 있기 때문이다. 전자들의 트래핑 결과로서, 셀(10)의 임계 전압이 증가한다. 이러한 트래핑된 전자들에 의해 생성되는 셀의 임계 전압의 변화(이에 따른 채널 컨덕턴스의 변화)는 셀이 프로그래밍 되게 한다.
종래의 싱글 비트 적층 게이트 플래시 메모리 셀(10)을 소거하기 위하여, 상대적으로 높은 전압이 소스(12)에 인가되고, 제어 게이트(28)가 음의 전위에 유지되고, 드레인(14)은 플로팅 되도록 한다. 이러한 조건들 하에서, 강한 전계가 플로팅 게이트(24)와 소스(12)사이의 터널 옥사이드(22)에 전개된다. 플로팅 게이트(24)에 트래핑된 전하들은 소스 영역(12)위에 덮인 플로팅 게이트의 부분을 향해 흘러 거기에 밀집되고, 플로팅 게이트로부터 추출되어 터널 옥사이드(22)를 통한 파울러 노르다임 터널링에 의해 소스 영역으로 흘러 들어간다. 전자들이 플로팅 게이트(24)로부터 제거됨에 따라, 셀(10)은 소거된다.
종래의 싱글 비트 플래시 메모리 디바이스에서, 블록의 각각의 셀 또는 그러한 셀들의 세트가 적절히 소거되었는지 여부를 결정하기 위해 소거 검증(erase verification)이 수행된다. 현재의 싱글 비트 소거 검증 방법들은 비트 또는 셀 소거의 검증과, 초기 검증을 실패한 개별 셀들에 대한 보충 소거 펄스들의 인가를 제공한다. 그 후에, 셀의 소거 상태는 다시 검증되고, 이 과정은 셀 또는 비트가 성공적으로 소거되거나 혹은 셀이 사용 불능인 것으로 확인될 때까지 계속된다.
소거 후에, 어떤 셀들은 과도하게 소거되어, 과도하게 낮은 임계 전압과 이에 대응하는 높은 드레인 전류 누설을 야기할 수 있는 바, 이는 다음의 판독, 프로그램 검증, 또는 심지어 소거 동작의 문제를 일으킬 수 있다. 소프트 프로그래밍의 과정은 전형적으로 과도 소거 셀들(over erased cells)을 보정하는 수단으로서 채택되어 왔다. 일반적으로 이 과정은 과도 소거 셀에 하나 이상의 프로그램 펄스를 인가하는 단계를 포함한다. 소프트 프로그램 과정은 확인된 셀들의 저 임계 전압을 높게(또는 보정)하여, 플래시 메모리 어레이의 소거 셀 임계 전압의 분포를 효과적으로 좁힌다. 최근에, 싱글 메모리에 2비트 정보를 저장할 수 있는 듀얼 비트 플래시 메모리 셀이 소개되었다. 도 1b는 예시적인 종래 기술의 듀얼 비트 메모리셀(50)을 도시한다. 메모리 셀(50)은 실리콘 디옥사이드 층(52)을 포함하고, P형 기판(54)은 매몰된 N+ 소스(56) 및 N+ 드레인(58) 영역을 갖는다. 실리콘 디옥사이드(52)는 두 개의 실리콘 니트라이드 층(60 및 62)의 사이에 위치한다. 대안적으로, 이 층(52)은 매몰 폴리실리콘 아일랜드(buried polysilicon islands) 또는 다른 어떠한 형태의 전하 트래핑 층(charge trapping layer)도 포함할 수 있다.
니트라이드 층(60) 위에 폴리실리콘 게이트(64)가 덮인다. 이 게이트(64)는 N형 불순물(예를 들면, 인)로 도핑된다. 메모리 셀(50)은 점선 원 A로 표시된 왼쪽 비트와 점선 원 B로 표시된 오른쪽 비트의 두개의 데이터 비트를 저장할 수 있다. 듀얼 비트 메모리 셀(50)은 일반적으로 대칭이므로, 드레인(58) 및 소스(56)는 상호 교환 가능하다. 따라서, 오른쪽 비트 B에 관하여, 왼쪽 접합부(56)는 소스 단자로서 기능하고, 오른쪽 접합부(58)는 드레인 단자로서 기능할 수 있다. 마찬가지로, 왼쪽 비트 A에 관하여, 오른쪽 접합부(58)는 소스 단자로서 기능하고, 왼쪽 접합부(56)는 드레인 단자로서 기능할 수 있다.
듀얼 비트 셀의 소거 후에, 싱글 비트 적층 게이트 구조들에 채용되는 통상의 소프트 프로그래밍 방법 및 소프트 프로그램 검증 방법은 어떠한 환경에서 이와 같은 듀얼 비트 디바이스에 적용될 수 있으나, 소거 분포 VT의 끝이 0에 달하지 못하고 0.7볼트에 있기 때문에 여전히 문제가 있다. 따라서, 듀얼 비트 메모리 구조에서 데이터 비트의 소거 셀 임계 전압 분포의 적절한 제어를 확보할 수 있는, 그의 구조적 특성을 고려한, 새롭고 개선된 소프트 프로그래밍과 소프트 프로그램 검증의 방법 및 시스템이 필요하다.
본 발명은 일반적으로는 메모리 시스템에 관한 것으로, 구체적으로는 새로운 기준 셀 구조(및 소프트 프로그램 및 소프트 프로그램 검증 동작 동안 고유의 레퍼런스 전압들의 적용)에 의해, 기준 셀을 낮은 임계 전압으로 트리밍(trimming)하는 이전의 문제점들을 제거하고, 소거 코어 셀 임계 전압 분포를 제어하며, 그럼으로써 또한 빠른 프로그래밍 시간을 촉진할 수 있는 플래시 메모리 시스템 및 그 방법에 관한 것이다.
도 1a는 예시적인 선행 기술인 싱글 비트 플래시 메모리 셀의 단편적인 단면도이다;
도 1b는 본 발명의 다양한 양상이 구현될 수 있는, 예시적인 선행 기술 듀얼 비트 메모리 셀의 단편적인 단면도이다;
도 2는 예시적인 선행 기술 플래시 메모리 어레이의 다수의 코어 셀의 소거 셀 임계 전압 분포를 도시한 분포도이다;
도 3은 본 발명에 따른 소프트 프로그래밍이 필요한 과도 소거 비트들과 함께, 소거 셀 임계 전압 분포 및 예시적인 듀얼 비트 메모리 어레이의 다수의 코어 셀들의 프로그래밍된 셀 임계 전압 분포를 도시한 분포도이다;
도 4는 본 발명의 다양한 양상이 수행될 수 있는 예시적인 소프트 프로그램 및 소프트 프로그램 검증 시스템을 도시한 시스템 수준의 기능 블록도이다;
도 5a는 도 4의 시스템의 예시적인 코어 셀, 코어 전류 및 게이트 전압을 도시한 개략도이다;
도 5b는 도 4의 시스템의 예시적인 레퍼런스 셀, 레퍼런스 전류 및 게이트 전압을 도시한 개략도이다;
도 6은 도 4의 시스템의 소프트 프로그램 레퍼런스 전압 및 충전 펌프 논리 회로를 도시한 기능 블록도이다;
도 7은 도 4의 시스템의 예시적인 소프트 프로그램 멀티플렉서 논리 회로를 도시한 개략도이다;
도 8은 도 6의 시스템의 예시적인 소프트 프로그램 레퍼런스 전압 논리 회로 및 전압 분배기(voltage divider) 회로를 도시한 개략도이다;
도 9는 본 발명에 따른 메모리 셀 소프트 프로그래밍을 검증하기 위한 예시적인 방법을 도시한 흐름도이다.
종래의 메모리 셀 소프트 프로그램 검증 기법 및 시스템의 문제점과 단점을 극복 또는 최소화하는 시스템 및 방법이 제공된다. 본 발명은 플래시 메모리와 같은 메모리 디바이스에서 하나 이상의 듀얼 비트 셀의 소거 셀 임계 전압을 검증하기 위한 방법 및 시스템을 포함한다. 본 발명은 듀얼 비트 셀 구조와 관계된 의도하지 않은, 바라지 않는 데이터 보유, 과도 소거 및 셀 판독 누설 문제를 최소화하는 효율적이고 완전한 소프트 프로그램 검증을 허용한다. 본 발명은 오직 하나의 비트만이 동작시 데이터 저장을 위해 사용되는 듀얼 비트 메모리 셀과 관련하여 채용될 때 중요한 이점을 제공한다. 그러나, 본 발명은 듀얼 비트 메모리 셀 구조와 관련하여 포괄적으로 유용성을 찾는 것이고, 따라서 본 발명은 어떠한 특정한 듀얼 비트 셀 사용 예 또는 구조에 한정되지 않는 다는 것을 깨닫게 될 것이다.
본 발명의 일 양상에 따르면, 듀얼 비트 메모리 셀의 소거 셀 임계 전압을 검증하는 방법이 제공된다. 소거 셀 임계 전압 검증 방법은 듀얼 비트 메모리 셀의 첫 번째 비트가 적절히 소프트 프로그래밍 되었는지 아니면 두 번째 비트가 적절히 소프트 프로그래밍 되었는지 여부의 결정을 수행하는 단계들을 포함한다.
본 발명 방법에 따른 듀얼 비트 메모리 셀 구조의 적절한 소프트 프로그래밍의 검증은 원치 않는 데이터 보유 또는 비트 과도 소거 문제(이는 낮은 임계 전압과 그 결과로서 높은 누설 전류를 야기함)가 코어 셀의 동작(예를 들면, 적절한 소거, 판독/기록 기능)에 악영향을 미치지 않음을 보장한다. 이러한 방식으로, 본 발명은 싱글 비트(예를 들면, 적층 게이트) 메모리 셀 유형의 소프트 프로그래밍에 전형적으로 이용되는 종래의 방법들 보다 현저한 성능상의 이점들을 제공한다. 본 발명은 또 다른 듀얼 비트 메모리 셀에 대해 상기 방법을 반복하는 단계를 포함함으로써, 예를 들면 칩 소거 또는 섹터 소거 동작과 관련하여, 바이트 방식의 소프트 프로그래밍 검증이 성취될 수 있다.
전압을 검증될 메모리 셀에 인가함과 함께 다른 전압을 공지의 임계 전압의 레퍼런스 셀에 인가함으로써 코어 셀 임계 전압의 소프트 프로그램 검증을 수행하고, 이어서 분석 하의 코어 셀과 레퍼런스 셀의 전류들을 각각 비교한다. 이 비교결과, 소프트 프로그래밍 펄스들 중 하나 이상이 검증될 셀의 전류를 레퍼런스 셀의 전류보다 적게 감소시켰었음이 나타날 때, 코어셀 임계 전압은 목표 최소 소거 셀 임계 전압보다 크다. 또한, 본 발명의 일 양상에 따르면, 이 과정은 어레이의 각 셀에 대해, 각 소거 셀 임계 전압이 목표 최소치 이상이 될 때까지 반복될 수 있다.
또한, 이 방법은 어떤 한 개의 코어 셀 또는 코어 셀들의 블록들이 소프트 프로그램 검증에 응답하지 않는 경우에, 그 셀 또는 셀들의 블록들에 인가되는 소프트 프로그램 펄스들의 수를 계산하는 단계를 또한 포함한다. 이 경우, 소정의 최대 소프트 프로그램 펄스 카운트가 초과되면, 셀 또는 셀들의 블록은 소프트 프로그래밍이 실패한 것으로 확인되고, 따라서 연속적인 소프트 프로그램 루프를 피한다. 예를 들면, 이 방법은 각각의 새로운 셀 어드레스가 선택되기 전 펄스 카운터를 초기화하는 단계와, 상기 소프트 프로그램 검증을 수행하는 단계와, 상기 펄스카운터가 상기 미리 정해진 최대 펄스 카운트를 초과하였는지 여부를 결정하는 단계를 포함하고, 그 다음, 만약 상기 카운트가 상기 최대 펄스 카운트를 초과하지 않았으면 또 다른 소프트 프로그램 펄스를 인가함으로써 상기 펄스를 증분시키는 단계로 이어지고, 만약 상기 펄스 카운트가 상기 최대 펄스 카운트를 초과하였다면 실패한 소프트 프로그래밍에 대한 적절한 동작 취하는 단계를 더 포함한다.
본 발명의 다른 양상에 따르면, 후속의 소프트 프로그래밍 펄스(예를 들면, 펄스 폭, 펄스 높이)를 비교기에서 차동 전류(differential current)에 따라 변경함으로써, 소프트 프로그래밍 과정 전체의 속도를 크게 높이거나, 또는 과도 소프트 프로그래밍의 영향을 최소화시키는 방법이 제공된다.
본 발명의 방법은 소프트 프로그래밍 동작을 위한 몇몇 선택된 코어 셀들 또는 셀들의 블록들뿐만 아니라 소프트 프로그램 검사를 위한 선택된 코어 셀들 또는 셀들의 블록들을 포함한다.
본 발명의 또 다른 양상에 따르면, 복수의 듀얼 비트 플래시 메모리 셀을 소프트 프로그래밍하고 검증하는 방법이 제공되며, 이 방법은 복수의 듀얼 비트 플래시 메모리 셀들을 소프트 프로그래밍 하는 단계와, 적어도 하나의 상기 복수의 듀얼 비트 플래시 메모리 셀의 제1 비트의 적절한 소프트 프로그래밍을 검증하는 단계와, 적어도 하나의 상기 복수의 듀얼 비트 플래시 메모리 셀의 제2 비트의 적절한 소프트 프로그래밍을 검증하는 단계와, 그리고 상기 제1 및 제2비트들이 적절히 소프트 프로그래밍 된다면 상기 셀이 적절히 소프트 프로그래밍 된다고 결정하는 단계를 포함한다.
상기 목적 및 관련 목적들을 성취하기 위하여, 본 발명은 이하에서 상세히 설명되고 청구항에서 특별히 정의된 특징들을 포함한다. 후술의 상세한 설명과 첨부된 도면들은 본 발명의 일부 예시적인 양상들 및 실시예들을 상세히 기술한다. 그러나, 이것들은 본 발명의 원리들이 채용될 수 있는 다양한 방식들 중 몇몇의 방식만을 설명한다. 본 발명의 다른 목적들, 이점들 및 새로운 특징들은 도면을 참조로 한, 본 발명의 후술의 상세한 설명들로부터 명백해질 것이다.
이하 첨부된 도면을 참조로 본 발명을 상세히 설명하며, 도면 전체에서 동일한 참조 번호는 동일한 요소를 표시한다. 본 발명은 하나 이상의 듀얼 비트 메모리 셀의 소프트 프로그래밍 및 그 소프트 프로그래밍의 적절성을 검증하기 위한 방법 및 시스템을 제공하며, 플래시 메모리 디바이스에서 칩 또는 섹터 소프트 프로그램 및 소프트 프로그램 검증 동작과 관련하여 사용될 수 있다. 예를 들면, 플래시 메모리 디바이스에서 각각의 그러한 셀에 소프트 프로그래밍 펄스들을 인가하기 위하여 섹터 소프트 프로그래밍 검증 동작이 수행된다. 그 후, 본 발명은 상기 디바이스의 셀들이 적절히 소프트 프로그래밍되었는지를 검증하는데 채용될 수 있다.
이에 더하여, 본 발명은 소프트 프로그램 검증 동작 전에 수행되는 알고리즘의 소거 부분 동안 과도 소거된 셀들을(예를 들면, 소프트 프로그램 전압 펄스들을 듀얼 비트 메모리 셀의 하나 또는 둘다의 개별 비트에 선택적 인가함으로써) 다시 소프트 프로그래밍하는 시도가 선택적으로 이루어진다. 본 발명은 또한 듀얼 비트 셀의 하나 또는 둘다의 비트에 대한 적절한 소프트 프로그래밍의 선택적인 재검증을 제공한다.
본 발명의 일 양상에 따르면, 적절한 소프트 프로그램 검증은 소프트 프로그램 코어 셀 검증 전압을 발생시키고, 상기 코어 셀 검증 전압과 다른 값을 갖는 레퍼런스 셀 검증 전압을 발생시킴으로써 성취된다. 이 방법은 코어 셀 검증 전압을 과도 소거 코어 셀의 게이트 부분에 인가함으로써 코어 셀 전류를 발생시키는 단계와, 레퍼런스 셀 전압 검증 전압을 레퍼런스 셀의 게이트 부분에 인가함으로써 레퍼런스 셀 전류를 발생시키는 단계를 더 포함한다. 마지막으로, 이 방법은 상기 코어 셀 전류와 레퍼런스 셀 전류의 비교에 근거하여 소거 코어 셀과 관계된 임계 전압이 소정의 임계치보다 작은지 여부를 결정하는 단계를 포함한다.
본 발명은 이하 데이터 저장을 위해 각각의 셀의 오직 하나의 비트만 사용되는 듀얼 비트 메모리 셀 구조와 관련하여 도시되고 기술되지만, 본 발명이 다른 유형의 구조들 및 다른 듀얼 비트 구조 사용 기법들에도 적용될 수 있다는 것을 알게 될 것이다.
다시 도면을 참조하여, 도 2는 소거 코어 셀 임계 전압 분포로 알려진 특성 곡선을 도시한다. 도 2는 특정한 값의 임계 전압 VT을 갖는 셀들의 수를 나타내는곡선(200)으로 보여지는 소거 동작 후, 플래시 메모리 어레이의 코어 셀 임계 전압들이 어떻게 서로 다른지를 도시한다. 가장 적게 소거된 셀들은 VTMAX영역에서 상대적으로 높은 임계 전압들을 갖는 반면에, 가장 많이 소거된 셀(간혹 "과도 소거 셀"로 지칭됨)들은 0 또는 음수가 될 수 있는 VTMIN영역에서 낮은 임계 전압들을 갖는 다는 것을 볼 수 있다. 그러나, 임계 전압 분포 곡선 선분(210)은 비교적 낮은 임계 전압을 갖는 다수의 소거 셀이 아직 존재함을 나타낸다. 소프트 프로그램 및 소프트 프로그램 검증 동작을 통해 가장 과도하게 소거된 셀들의 VT를 보정한 후에, 소거 코어 셀 임계 전압 분포 곡선(200)은 이 곡선의 저전압 쪽 단부(곡선 선분(210)으로 도시)에서 약 0 볼트에 좁아진다. 셀의 배경 누설 전류(background leakage current)가 임계 전압의 함수로서 변화하기 때문에, 소거 셀의 임계 전압이 낮아질수록, 누설 전류는 높아질 것이다. 비트 라인에 512개의 많은 셀들이 연결되기 때문에, 총 배경 누설 전류는 불리하게 셀 판독 전류를 초과하여, 후속 판독 에러를 야기한다. 따라서 이상적으로는 모든 셀들이 소거 후에 동일한 높은 임계 전압을 갖도록, 셀들이 과도 소거되는 것을 방지하고 뿐만 아니라 가능한 낮은 범위로 임계 전압 분포를 감소시키는 것이 바람직하다.
유사하게, 도 3은 바람직한 소거 셀 임계 전압 분포(350)와 프로그래밍된 셀 임계 전압 분포(360)를 도시하는 예시적인 듀얼 비트 메모리 어레이의 특징적인 셀 임계 전압 분포 곡선을 도시한 것이다. 전술한 바와 같이, 소거 후에, 몇몇 셀들은 과도 소거되어, 과도하게 낮은 임계 전압(음영 영역(370))과 이에 따른 높은 드레인 전류 누설(이는 후에 판독, 프로그램 검증, 또는 소거 동작에 있어 문제를 발생시킬 수 있다)을 발생시킨다. 싱글 비트 적층 게이트 셀에 전형적으로 사용되는 종래의 칩, 섹터, 또는 셀 소프트 프로그래밍의 방법들은 하나 이상의 프로그램 펄스를 과도 소거 셀에 인가함으로써 과도 소거 셀의 보정을 시도하였다. 소프트 프로그램 검증은 선택된 코어 셀에서 발생된 전류(및 그와 관계된 소거 셀 임계 전압을)를 허용 가능한 임계 전압을 가진 레퍼런스 셀의 전류와 비교함으로써 수행하였다.
도 2와 도 3을 비교하면, 선행 기술의 싱글 비트 셀은 전형적으로 약 0 볼트의 VTMIN으로 소프트 프로그램 보정된 반면에, 듀얼 비트 소거 셀은, 약 0.7 볼트의 증가된 VTMIN으로 소프트 프로그램 보정되었다는 것을 알 수 있다. 선행 기술의 적층 게이트 셀에서, 레퍼런스 셀은 선택된 코어 셀과 유사하게 제작(이들은 서로 비교됨)되고, 레퍼런스 셀 및 코어 셀 모두 소프트 프로그램 검증동안 동일한 게이트 전압이 주어졌다. 그러나, 듀얼 비트 셀 구조에서는, 레퍼런스 셀 구조는 쉽게 코어 셀들과 동일하게 제작될 수 없으며, 원하는 소거 코어 셀 임계전압 VT(예를 들면, VT>0.7 볼트)를 생성하도록 고프트 프로그램 검사가 여전히 행해져야 한다. 본 발명의 발명자들은 새로운 레퍼런스 셀 구조의 VT의 트리밍(trimming)에서 상기 VT를 약 0.7보다 작게 트리밍 한 결과 이용할 수 없는 높은 셀 누설 젼류가 발생함을 발견하였다.
본 발명과 이러한 문제점들에 대한 해결책에 따라, 본 발명자들은 레퍼런스 셀이 VT>0.7볼트와 관계된 소거 코어 셀 전류와 비교되는 전류를 생성하도록, 새로운 레퍼런스 셀 구조의 게이트와 코어 셀 구조에 각각 인가되는 서로 다른 전압을 발생시키는 방법 및 시스템을 안출했다.
본 발명 및 장점들은 본 발명의 다양한 양상이 달성될 수 있는 예시적인 소프트 프로그램 및 소프트 프로그램 검증 시스템(400)의 기능 블록도를 도시한 도 4로부터 이해될 수 있을 것이다. 예를 들면, 도 4의 시스템은 도시된 3개의 기능 블록들로 구성되어, 소거 메모리 셀들이 소정 레벨 이하의 소거 셀 임계 전압을 갖는 것을 방지한다.
도 4의 플래시 메모리 어레이 시스템(402)은 전형적으로 섹터들, 블록들 및 개별 코어 셀들로 세분되는 코어 셀들(405)의 어레이를 포함한다. 이 셀들은 열(row) 및 행(column)들로 배치되며, 열에 존재하는 모든 셀들의 제어 게이트는 공통 워드 라인에 연결된다. 특정 행에 위치하는 셀들의 드레인들은 모두 공통 비트 라인에 연결되고, 상기 어레이의 모든 셀들의 소스들은 공통 소스라인(490)에 연결되어, 참조번호 490에서 코어 셀들의 드레인 전류(ICORE)의 측정이 가능하게 된다. 메모리 시스템(402)은 또한 어드레스 제어기(410)들을 갖는데, 이는 코어 셀들(405)의 개별 셀들, 블록, 또는 섹터를 선택하는데 사용되는 워드-열 제어기(420)들 및 비트-행 제어기(415)들과 관계하여 작동하는 멀티플렉서들의 매트릭스로서 기능을 한다. 열 제어기 블록(420)은 어레이 셀들의 워드 라인들에 연결되고, 행 제어기 블록(415)은 어레이의 비트 라인들에 연결된다. 동작 중, 개별 플래시 셀들은 프로그래밍(기록), 판독 또는 소거 기능들을 위한 제어 회로 및 주변 디코더를 사용하여 각각의 워드 라인과 비트 라인을 통해 개별적으로 어드레스 된다. 이 플래시 코어 셀들(405)은 본 발명의 소프트 프로그램 및 소프트 프로그램 검증 동작들의 대상이 되며, 이에 대해서는 하기에서 상세히 논의된다.
도 4의 소프트 프로그램 제어 회로(430)는 소프트 프로그램 멀티플렉서(435), 충전 펌프(charge pump)(440) 및 소프트 프로그램 레퍼런스 전압 회로(445)로 구성되어, 참조번호 450에 소프트 프로그램 전압(V1), 참조번호 455에 소프트 프로그램 코어 셀 검증 전압(V3) 및 참조번호 460에 레퍼런스 셀 검증 전압(V2)을 발생시킨다. 예를 들면, 소프트 프로그램 검증 비교 명령(487)의 결과로서, 소프트 프로그램 모드에 들어가라는 논리 명령에 응답하여, 멀티플렉서 회로(430)는 레퍼런스 논리 회로(445) 즉, 예를 들면 다음 코어 어드레스 선택(437)을 제어하는 소프트 프로그램 인에이블 신호(436)를 발생시킨다. 멀티플렉서 회로(435)는 또한 조정 및 클램핑 된 공급 전압(438)을 워드라인 충전 펌프 회로(440)에 발생시킨다. 참조번호 440의 충전 펌프들은 프로그램 검증 동작을 위한 공급 전압을 발생시키는 드레인 충전 펌프와, 소프트 프로그램 레퍼런스 전압 회로(445)내의 전압 분배기를 위한 승압된 워드라인 공급 전압을 발생시키도록 구성된 워드라인 충전 펌프를 포함한다. 소프트 프로그램 레퍼런스 전압 회로(445)는 소프트 프로그램 레퍼런스 전압 회로(445)내의 레퍼런스 논리 회로 멀티플렉서에사용되는 소프트 인에이블 신호들(436 및 486)과 충전 펌프 전압들(442 및 444)을 받아, 예를 들면, 전압 분배기를 통해 불연속 소프트 프로그램 및 소프트 프로그램 검증 전압들 V1, V2및 V3을 발생시킨다.
제어 회로(470)는 참조번호 490의 과도 코어 셀 검증 전류(ICORE)를 참조번호 495의 레퍼런스 셀 전류(IREF)와 비교하여, 선택된 소거 코어 셀 임계 전압이 소정 레벨보다 작은지 여부의 출력 표시를 참조번호 477에 발생시키도록 구성되는 소프트 프로그램 검증 비교기 회로(475)를 더 포함한다. 소프트 프로그램 검증 비교기 회로는 VT표시를 검증 제어 회로(485)에 제공하며, 이 회로(485)는 그 표시에 기초하여 소프트 프로그래밍에의 사용을 위한 하나 이상의 소프트 프로그램 제어 신호들(486 및 487)을 출력하도록 구성된다.
동작 중, 소프트 프로그램 검증 제어 회로(470)의 비교기(475)가 상기 선택된 코어 셀의 VT가 0.7 볼트 미만이라고 결정하는 경우, 비교기(475)는 소정의 소프트 프로그램 펄스를 시작하기 위한 신호(477)를 검증 제어기 회로(485)로부터, 참조번호 487을 통해, 소프트 프로그램 제어 회로(430)에 다시 공급한다.
대안적으로, 본 발명의 또 다른 양상에 따르면, 비교기(475)의 차동 전류에 따라 후속 소프트 프로그래밍 펄스(예를 들면, 펄스 폭, 펄스 높이)를 적절히 조절하여, 전체 소프트 프로그래밍 과정의 속도를 크게 높이거나, 또는 과도 소프트 프로그래밍의 영향을 최소화 시킬 수 있는 시스템 및 방법이 제공된다. 이를 달성하기 위하여, 차동 전류는 참조번호 475의 감지 증폭기(sense amplifier)(예를 들면, 차동 전류 증폭기)에서 측정되고 그 결과가 참조번호 477을 통해, 검증 제어기 회로(485)에 공급되며, 이 검증 제어기 회로(485)는 참조번호 475에서 발생된 차동 전류를 소프트 프로그램 펄스의 비례 펄스 폭 또는 펄스 높이 변조의 어떤 조합으로 변환하도록 구성된다.
본 발명의 또 다른 변형에서, 코어 메모리 어레이(405)의 부분 즉, 개개의 메모리에 위치하는 룩업 테이블(look-up table)의 사용을 통해 후속의 소프트 프로그래밍 펄스(예를 들면, 펄스 폭, 펄스 높이)를 적절히 조절하는 시스템 및 방법이 제공되는 바, 여기에서 참조번호 475에서 발생된 차동 전류는 2개 이상의 레벨로 나뉘어져 그 결과 소프트 프로그래밍 펄스의 적절한 최적화된 펄스폭/높이 변조의 선택이 가능해 진다. 본 발명의 또 다른 변형 및 양상은 플래시 메모리 어레이가 전체적으로 선택되고, 소프트 프로그램 검증 비교기(475)에서 발생된 차동 전류가 소프트 프로그램 펄스의 비례하는 펄스 폭 또는 펄스 높이 변조의 어떤 조합, 또는 전체적으로 후속 소프트 프로그램 동작을 위한 플래시 메모리 어레이에 맞게 만들어진 펄스 열(pulse string)과 같은 일련의 전체 펄스들을 발생하는데 사용되는 방법에 의해 제공된다.
도 5a 및 도 5b에 도시된 바와 같이, 본 발명자들은 만약 약 1.2 볼트의 소정의 드레인-소스 바이어스를 코어 셀 드레인과 레퍼런스 셀 드레인 모두에, 약 2.7 볼트를 코어 셀 게이트에, 그리고 약 3.7 볼트를 레퍼런스 셀 게이트에 공급한경우, 코어 셀의 VT가 0.7 볼트와 같다면 상기 전류들은 서로 등가임을 발견하였다. 이 레퍼런스 셀 전압의 전개는 다음과 같다:
방정식을 사용하면: ID=k(VGS-VT)2
소거 코어 셀에 대하여: IDCORE=k(VGSCORE-VTCORE)2
레퍼런스 셀에 대하여: IDREF=k(VGSREF-VTREF)2
VTCORE=0.7V, 그리고 VTREF=1.7V 로 한다.
이제, 레퍼런스 셀 전류와 코어 셀 전류를 같다고 하면:
IDCORE=IDREF
그리고: k(VGSCORE-VTCORE)2=k(VGSREF-VTREF)2
양변을 나누면: VGSCORE-VTCORE=VGSREF-VTREF
새 레퍼런스 값에 대해 풀면: VGSREF= VGSCORE-VTCORE+VTREF
주어진 값을 대입하면: VGSREF= VGSCORE-0.7+1.7
코어 셀 값을 대입하면: VGSREF= 2.7-0.7+1.7
따라서, VGSREF= 3.7볼트가 얻어진다.
따라서, 코어 셀과 레퍼런스 셀을 통하는 전류들이 같다면, 코어 셀의 VT는 0.7 볼트이다. 반면에, 코어 셀 전류가 레퍼런스 셀 전류보다 크다면, 코어 셀의 VT는 0.7볼트(미리 정해진 임계치)보다 작고, 또 다른 소프트 프로그래밍 펄스를 필요로 한다.
이제 도 6의 기능 블록도를 참조하면, 도 4의 소프트 프로그램 제어 회로(430)에서 요구되는 다양한 전압(예를 들면, 소프트 프로그래밍을 위한 전압(610), 소프트 프로그래밍 검증(620)을 위한 전압, 워드라인(코어 셀) 게이트(630) 및 레퍼런스 셀 게이트 레퍼런스 전압(640)을 위한 전압)들을 발생시키기 위한 예시적인 방법 및 시스템(600)이 도시된다. 워드라인 충전 펌프 회로(650)가 소프트 프로그램 모드 인에이블 신호(690)에 응답하여, 레퍼런스 논리 회로(680)를 경유하여 소프트 프로그램 검증 서플라이(620)에 승압된 서플라이 전압(670)을 발생시킨다. 드레인 충전 펌프 회로(660)는 프로그램 모드 신호(미도시)에 응답하여, 승압된 프로그래밍 전압(610)을 레퍼런스 논리 회로(680)에 발생시킨다. 도 6으로부터 볼 수 있는 바와 같이, 소프트 프로그램 제어 시스템(600)은 소프트 프로그램 검증 모드에 사용하기 위한 서로 다른 값(예를 들면, V1, V2, V3)을 갖는 다양한 전압을 생성하도록 동작한다. 상기 방식에서, 고유의 전압(unique voltage)들이 코어 셀과 레퍼런스 셀 각각에 제공된다. 도 7은 예시적인 소프트 프로그램 멀티플렉서 논리 회로(700)(예를 들면 도 4의 프로그램 멀티플렉서(435)에 관계된)를 도시한 개략선도이다. 이 멀티플렉서 회로(700)는 논리 게이트들의 네트워크(702)를 통해 되돌아오는 소프트 프로그램 모드 신호에 응답하여 소프트 프로그램 인에이블 신호(710)를 도 6의 레퍼런스 논리 회로(680)에 발생시키는 논리 게이트들의 네트워크(702)를 사용한다. 멀티플렉서 회로(700)는 또한 다이오드(730)에 의해 클램핑되어 도 6의 워드라인 충전 펌프 회로(650)에 제공되는 서플라이 전압(740)을 발생시키는 래치(latch)(715)에 의해 유지되는 조정기(regulator) 트랜지스터(720)에 의해 제어되는 프로그램 공급 전압(705)를 사용한다.
도 8은 예시적인 소프트 프로그램 레퍼런스 전압 논리 회로(805) 및 전압 분배기 회로(850)(예를 들면, 도 6의 회로(600)와 관련된)의 좀 더 상세한 개략선도(800)이다. 충전 펌프에 의해 승압된 워드라인 전압(810)은 래치(825)에 의해 유지되어 조정기 트랜지스터(830) 및 소프트 프로그램 모드 트랜지스터(840)의 게이트에 들어가는 소프트 프로그램 검증 전압(820)(또는 도 2의 (620))을 공급함으로써, 3.7볼트의 레퍼런스 셀 게이트 레퍼런스 전압(860)과 2.7 볼트의 소거 코어 셀 게이트 레퍼런스 전압(870)을 발생하도록 전압 분배기(850) 비율을 설정한다. 상기 예시적인 방식에서, 서로 다른 값들을 갖는 전압들이 제공되어, 코어 셀과 레퍼런스 셀은 소거 코어 셀 VT가 미리 정해진 값보다 큰지 여부를 측정하기 위해 그에 인가된 그들의 필수적인 게이트 전압들을 갖게된다.
본 발명의 또 다른 양상에 따르면, 소거 메모리 셀들이 미리 정해진 레벨 미만의 소거 셀 임계 전압을 갖지 않도록 하는 방법이 제공된다. 도 9는 본 발명에 따른 검증 메모리 셀 소프트 프로그래밍을 위한 예시적인 방법을 도시하는흐름도(900)이고, 설명을 위해 도 4의 예시적인 시스템과 관련하여 논의될 것이다. 예를 들면, 메모리 섹터의 데이터 비트들을 소거하도록 소거 또는 소거 검증 동작이 수행되면(예를 들면, 거기에 1값을 기록함으로써), 방법(900)은 단계(910)에서 시작되고, 그 다음에 소프트 프로그램 및 소프트 프로그램 검증 모드가 단계(920)에서 인에이블 된다.
이 방법(900)은 단계(925)로 진행하고, 단계(930)에서 그 결과 셀 어드레스가 제1 어드레스로 초기화 되고, 그리고, 예를 들면 펄스 카운터가 0으로 초기화된다. 단계(930)에 후속하여, 제1 셀 어드레스가 단계(940)에서 선택된다. 제1 메모리 셀은 그 다음 단계(950)에서 검증되는 소프트 프로그램이다. 결정 단계(950)에서, 코어 셀이 과도하게 소거되지 않고 적절히 소거되었는지 여부가 결정된다. 이하에 도 4와 관련하여 더욱 상세히 도시되고 개시된 바와 같이, 방법(900)의 단계(950) 및 단계(965)에서 수행되는 소프트 프로그램 검증 동작들은 약 2.7 볼트 레퍼런스 전압을 선택된 코어 셀 게이트에 인가하고, 이와 다른 레퍼런스 전압(예를 들면, 약 3.7 볼트)을 레퍼런스 셀 게이트에 인가한 후, 두 전류를 비교하여, 이와 관계된 소거 코어 셀 임계 전압이 0.7 볼트보다 큰지 여부의 비교에 기초하는 결정을 내림으로써 수행된다.
만약, 예를 들면, 단계(950)에서 선택된 코어 셀 전류가 레퍼런스 셀 전류보다 작지 않다면, 코어 셀은 0.7 볼트보다 작은 임계 전압을 갖는 다는 결정이 내려지고, 방법(900)은 단계(955)로 진행하여, 소거 셀 임계 전압의 보정을 시도하는 코어 셀에 이미 인가된 소프트 프로그램 펄스의 현재 수의 계산이 수행된다. 만약미리 정해진 펄스의 수가 NP를 초과했다면, 단계(955)에서 결정은 코어 셀이 소프트 프로그램 과정이 실패한 것을 확인하도록 내려지고, 단계(970)로 진행한다. 이러한 방식으로, 코어 셀에는 재검증의 수행 없이는 반복되는 소프트 프로그램 펄스들이 가해지지 않을 것인바, 이 프로그램은 만일 선택된 셀이 결함이 있는 경우 연속적인 루프에 구속되지 않을 것이며, 특히 중요하게는, 소프트 프로그램 펄스 폭들이 더 짧아질 수 있어, 소프트 프로그래밍 시간이 오직 가장 필요한 영역에서 소비되어야 함을 필요로 하므로, 전체적인 소프트 프로그래밍 시간이 더욱 빨라지게 한다. 그러나, 만약 단계(955)에서, 미리 정해진 펄스의 수가 NP를 초과하지 않았다면, 이 방법(900)은 단계(960)로 진행하여, 현재의 펄스 수가 증가된다.
단계(960)에서, 방법(900)은 소프트 프로그램 펄스를 코어 셀에 인가하기 위해 단계(965)로 진행하고, 또 다른 소프트 프로그램 검증을 위해 단계(950)로 돌아간다.
단계(950)에서 이 셀이 적절히 소프트 프로그래밍 되었다는 것이 발견된다면, 방법(900)은 단계(980)로 진행하여, 마지막 셀 어드레스에 도달했는지 여부(예를 들면, 소정의 셀 메모리 블록 또는 섹터에서, 또는 소정의 다중 셀 메모리 블록 또는 섹터에서)를 결정한다. 예를 들면, 이 방법은 NOR 구조로 연결된 어떤 수의 셀들(예를 들면 8 또는 16)의 소거 검증에 선택적으로 채용될 수 있으나, 어떠한 수의 그러한 셀들이라도 본 발명에 따라 연속적으로 검증될 수 있는 다른 실시예들도 가능하다.
만약 마지막 셀 어드레스가 결정 단계(980)에 도달하지 못했다면, 이 방법은 단계(985)로 진행하여, 단계(990)로 진행하기에 앞서, 소프트 프로그램 펄스 카운터가 리셋된다. 단계(990)에서, 현재 어드레스가 다시 단계(940)로 진행하기 전에 증가되어, 다음 셀 어드레스가 전과 같이 선택된다. 만약 마지막 셀이 결정 단계(980)에 도달했다면(즉, 모든 그러한 셀들이 검증되었다면), 이 방법(900)은 단계(995)에서 종료된다.
따라서, 이 방법(900)은 단계(985)에서 이와 같은 또 다른 셀로 진행되거나, 단계(995)에서 종료되기 전, 적절한 소프트 프로그래밍을 확보하기 위해, 듀얼 비트 메모리 셀의 각각의 셀을 선택적으로 검증하고, 재검증하고, 소프트 프로그래밍하고, 다시 소프트 프로그래밍한다.
이러한 점에 있어서, 본 방법(900)은 다수의 비성공적인 소프트 프로그래밍/검증 시도 후에, 내부 카운터들 또는 셀이 쓸모 없다고(예를 들면, 적절히 소프트 프로그래밍하는 것이 불가능하다는) 결정하는 다른 단계들을 포함하여, 그 셀(예를 들면, 바이트 또는 워드와 같은 다수의 관계되는 셀들)이 불량인 것으로 확인되거나, 그 부분 자체가 실패한 섹터 소거 동작의 부분으로서 고정될 수 있다. 게다가 이러한 점에 있어서, 만약 본 방법(900)이 어떤 제작 과정(예를 들면, 소비자에게 출하 전의, 포장 전 또는 후의 과정)에 채용된다면, 잉여물은 하나의 셀 또는 다수의 셀이 나쁘다고 마크하고 택일적인 또는 잉여의 저장 셀들을 대체물로서 공급하는데 채용됨으로써, 수용할만한 제조 양품율이 달성된다. 본 방법(900)은 또한 엔드-유저(end-user)에 의해 초기화되는 섹터 또는 칩 소프트 프로그램/검증과 관련하여 채용될 수 있으며, 셀 실패는 결과적으로 해당 메모리 디바이스를 통해 사용자에게 표시된다.
본 발명은 하나 이상의 실시예에 관하여 도시되고 기술되었지만, 당업자가 본 명세서 및 첨부된 도면을 읽고 이해함에 따라 균등의 대체물 및 변형이 가능할 것이다. 특히 상기 개시된 구성요소(어셈블리, 디바이스, 회로 등)에 의해 수행되는 다양한 기능들에 관해서, 그러한 구성요소들을 개시하는데 사용된 용어들("수단"을 포함함)은 본 명세서에서 도시된 본 발명의 예시적인 실시예에서 기능을 수행하는 개시된 구조에 구조적으로는 균등하지 않는다 하더라고, 만약 다르게 지시되지 않는다면, 개시된 구성요소의 기술된 기능을 수행하는 어떠한 구성요소(즉, 기능적으로 균등)에 일치되도록 의도되었다. 이에 더하여, 본 발명의 특별한 특징을 여러 실시예들 중 단지 한 실시예에 관련하여 설명하였지만, 그러한 특징은 다른 실시예들의 하나 이상의 특징과 결합되어, 어떤 주어진 또는 특별한 응용에서 요망되는 장점있는 것이 될 수 있다. 더욱이, 상세한 설명 및 청구범위에서 사용되는 용어 "구비(include)"는 용어 "포함(comprising)"과 유사한 의미를 갖는 것으로 해석되어야 한다.
본 발명에 따른 시스템과 이와 관계된 방법은 집적 회로 설계 분야에서 플래시 메모리 디바이스에서의 소거 코어 셀의 VT분포를 좁게 히는 방식을 제공하는데 사용될 수 있다.

Claims (10)

  1. 관련된 ONO 전하 트래핑 층을 갖는 소거 듀얼 비트 플래시 메모리 셀이 소정 레벨 미만의 소거 셀 임계 전압을 갖는 것을 방지하는 방법(900)으로서:
    소프트 프로그램 검증 코어 셀 검증 전압을 발생시키는 단계(920)와;
    상기 소프트 프로그램 검증 코어 셀 검증 전압과 다른 값을 갖는 레퍼런스 셀 검증 전압을 발생시키는 단계(925)와;
    ONO 전하 트래핑 층을 갖는 듀얼 비트 소거 코어 셀의 게이트 부분에 상기 소프트 프로그램 검증 코어 셀 검증 전압을 인가하여, 그것을 통해 흐르는 코어 셀 전류를 발생시키는 단계(940, 965)와;
    레퍼런스 셀의 게이트 부분에 상기 레퍼런스 셀 전압 검증 전압을 인가하여, 그것을 통해 흐르는 레퍼런스 셀 전류를 발생시키는 단계(940)와; 그리고
    상기 소거 듀얼 비트 코어 셀과 관계된 임계 전압이 상기 코어 셀 전류와 상기 레퍼런스 셀 전류의 비교에 기초하여, ONO 전하 트래핑 층을 갖는 소정의 임계치보다 작은지 여부를 결정하는 단계(950)를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 결정이 상기 소거 코어 셀이 소정의 임계치보다 작은 임계 전압을 가진 것을 나타내는 경우 ONO 전하 트래핑 층을 갖는 상기 소거 듀얼 비트 코어 셀 위에 소프트 프로그램을 수행하는 단계(965)를 더 포함하는 것을 특징으로 하는 방법.
  3. 그와 함께 관계된 ONO 전하 트래핑 층을 갖는 소거 듀얼 비트 플래시 메모리 셀들이 소정 레벨 이하의 소거 셀 임계 전압을 갖는 것을 방지하기 위한 시스템(400)으로서:
    소프트 프로그램 전압(V1)(450), 소프트 프로그램 코어 셀 검증 전압(V3)(455) 및 상기 소프트 프로그램 코어 셀 검증 전압(V3)과 다른 값을 갖는 레퍼런스 셀 검증 전압(V2)(460)을 생성하도록 구성되는 소프트 프로그램 제어 회로(430)와;
    동작 가능하게 코어 어드레스 제어 회로(410), 비트/행 제어 회로(415) 및 워드/열 제어 회로(420)에 연결된 ONO 전하 트래핑 구조들을 갖는 듀얼 비트 코어 셀들(405)의 플래시 메모리(402) 어레이-상기 듀얼 비트 플래시 메모리는 선택된 소거 듀얼 비트 코어 셀에 대하여 코어 셀 검증 전류(490)를 발생시키도록 동작한다-와; 그리고
    상기 레퍼런스 셀 검증 전압(V2)(460)을 사용하는 레퍼런스 전류(495)를 발생시켜, 상기 코어 셀 검증 전류(490)를 상기 레퍼런스 셀 전류(495)와 비교하도록 구성된 소프트 프로그램 검증 제어 회로(470)를 포함하는 것을 특징으로 하는 시스템.
  4. 제 3항에 있어서,
    상기 소프트 프로그램 검증 제어 회로(470)는:
    상기 선택된 소거 듀얼 비트 코어 셀이 상기 비교에 기초한 소정 레벨 이하에 있는 소거 셀 임계 전압을 갖는지 여부의 표시(477)를 발생시키도록 구성된 소프트 프로그램 검증 비교기 회로(475)와; 그리고
    상기 프로그램 검증 비교기 회로(475)에 동작 가능하게 연결되어, 상기 표시(477)에 기초한 상기 선택된 듀얼 비트 셀의 소프트 프로그래밍에의 사용을 위한 하나 이상의 소프트 프로그램 제어 신호들(486, 487)을 출력하도록 구성된 검증 제어 논리 회로(485)를 포함하는 것을 특징으로 하는 시스템.
  5. 제 4항에 있어서,
    상기 검증 제어 논리 회로(485)는 상기 비교기 회로(475)가 상기 소거 듀얼 비트 셀 임계 전압이 상기 소정의 레벨 이상이라는 것을 나타낼 때 후속의 소거 코어 셀에 사용을 위해서 다음 코어 셀 어드레스 제어 신호(487, 437)을 발생시키도록 더 동작하는 것을 특징으로 하는 시스템.
  6. 제 3항에 있어서,
    상기 소프트 프로그램 제어 회로(430)는:
    프로그램 모드 신호(437) 또는 소프트 프로그램 모드 신호(436) 중에서 선택하도록 구성된 소프트 프로그램 멀티플렉서 회로(435)와;
    승압된 워드라인 전압 신호(670)를 발생시키도록 구성된 워드라인 충전 펌프회로(650)와, 승압된 프로그래밍 전압 신호(610)를 발생시키도록 구성된 드레인 충전 펌프 회로(660)를 포함하는 두 충전 펌프의 그룹(440)과; 그리고
    프로그램 모드 신호(610) 또는 소프트 프로그램 모드 신호(690) 중에서 선택하고, 이에 응답하여 상기 선택된 전압 신호에 기초하여 복수의 소프트 프로그램 검증 전압(620, 630, 640)을 생성하도록 동작하는 소프트 프로그램 레퍼런스 전압 회로(445, 680)를 포함하는 것을 특징으로 하는 시스템.
  7. 제 6항에 있어서,
    상기 소프트 프로그램 멀티플렉서 회로(700)는:
    상기 소프트 프로그램 모드 신호(690)에 응답하여 상기 레퍼런스 논리 회로(680)에 소프트 프로그램 인에이블 신호(710)를 발생시키도록 동작하는 모드 선택 논리 게이트들의 네트워크(702)와; 그리고
    상기 소프트 프로그램 모드 신호(750)에 응답하여 상기 워드라인 충전 펌프 회로(650)에 공급 전압(740)을 발생시키도록 동작하는 워드라인 충전 펌프 공급 회로(705, 715, 720, 730)를 포함하는 것을 특징으로 하는 시스템.
  8. 제 6항에 있어서,
    상기 충전 펌프들의 그룹(440, 650, 660)은:
    상기 소프트 프로그램 멀티플렉서 회로(700)가 동작하도록 연결되고, 상기 소프트 프로그램 모드 신호(750)에 응답하여 승압된 워드라인 전압(670)을 발생시키도록 구성되는 워드라인 충전 펌프 회로(650)와; 그리고
    프로그램 모드 신호(760)에 응답하여 상기 레퍼런스 논리 회로(680)에 승압된 프로그래밍 전압(610)을 발생시키도록 구성된 드레인 충전 펌프 회로(660)를 포함하는 것을 특징으로 하는 시스템.
  9. 제 6항에 있어서,
    상기 소프트 프로그램 레퍼런스 전압 회로(445, 800)는:
    전하 펌프 전압들(670, 610; 810, 830) 및 그들의 각각의 모드들을 선택한 다음, 선택된 전압을 검사 분배기 회로(850)에 전송하며, 그리고 상기 소프트 프로그램 멀티플렉서 회로(700)에 기능적으로 결합되어, 소프트 프로그램 인에이블 명령(690, 840, 800)을 수신하도록 구성된 레퍼런스 논리 회로(680, 800)를 포함하는 것을 특징으로 하는 시스템.
  10. 제 9항에 있어서,
    상기 소프트 프로그램 레퍼런스 전압 회로(445, 800)는:
    적어도 상기 후속하는 검증 전압들을 발생시키도록 구성되는 검증 전압 분배기 회로(850)와;
    상기 검증 전압 분배기(850)용 공급기로서 사용되고, 상기 보정 전압 분배기 비율을 설정하기 위해 상기 소프트 프로그램 검증 모드 트랜지스터의 게이트(840)에 전송되는 4.0 볼트 소프트 프로그램 검증 전압(620, 830)과;
    소정의 레퍼런스 셀 전류(495)를 설정하는데 사용되는 상기 레퍼런스 셀의 게이트(480)에 전송되는 3.7 볼트 레퍼런스 전압(860)과; 그리고
    듀얼 비트 코어 셀 전류(490)를 설정하는데 사용되는 상기 듀얼 비트 코어 셀 워드라인의 게이트(455)에 전송되는 2.7 볼트 워드라인 전압(630, 870)을 더 포함하는 것을 특징으로 하는 시스템.
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