JP2001291393A - 不揮発性半導体記憶装置の消去方法および不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性半導体記憶装置において、データ消
去時に、消去が進むにしたがってメモリセルの閾値電圧
が減少し、メモリセルのトンネル酸化膜に印加される電
界強度が減少することによる消去時間の増加を防止する
とともに過消去の発生を抑える。 【解決手段】 浮遊ゲートにより電気的にデータの書き
込み、消去のできる複数のメモリセルを配列したメモリ
セルアレイ１０３のデータ消去を行うにあたり、メモリ
セルの閾値電圧を判定する閾値電圧判定回路１１０と、
ソース領域に供給する消去電圧を変化させる電圧変換回
路１０４と、電圧変換回路１０４を制御する電圧変換制
御回路１１１とを設け、閾値電圧に応じて、消去処理時
にメモリセルのソース領域と浮遊ゲートの間のトンネル
酸化膜に印加される電界強度が一定になるように、メモ
リセルのソース領域の印加電圧を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的にデータの
書き換えが可能な不揮発性半導体記憶装置におけるデー
タの消去方法およびそれを実現できる不揮発性半導体記
憶装置に関するものである。

【０００２】

【従来の技術】フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒ
ｉｃａｌｌｙ Ｅｒａｓｅａｂｌｅａｎｄ Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）
は、電源を切ってもメモリセルのデータが消えず、また
一括消去可能なフラッシュメモリは、大容量の磁気ディ
スクの置き換えや携帯電話の番号格納などの用途が期待
でき市場も拡大している。

【０００３】図８は、フラッシュＥＥＰＲＯＭに使われ
ているメモリセルの一例の断面構造を示している。この
メモリセルは、Ｐ型の半導体基板８０７の一主面表面に
Ｎ型のドレイン領域８０５およびソース領域８０６が形
成され、ドレイン領域８０５およびソース領域８０６の
間の半導体基板８０７領域上にトンネル酸化膜８０４を
介して浮遊ゲート８０３が形成され、浮遊ゲート８０３
上に絶縁膜８０２を介して制御ゲート８０１が形成され
た構造である。

【０００４】データの書き込みは、制御ゲート８０１に
約１０ボルト、ドレイン領域８０５に５ボルト、ソース
領域８０６に０ボルトをそれぞれ印加する。これによ
り、ソース領域８０６からドレイン領域８０５に向かう
電子の一部がドレイン領域８０５近傍の高電界によって
ホットとなり、浮遊ゲート８０３に注入される。

【０００５】一方、データの消去は、制御ゲート８０１
に０ボルトを印加し、ドレイン領域８０５をフローティ
ングとし、ソース領域８０６に１２ボルトを印加する。
これにより、薄いトンネル酸化膜８０４を介して、浮遊
ゲート８０３とソース領域８０６との間に比較的高い電
界が印加される。ファウラー・ノルトハイムのトンネル
効果により浮遊ゲート８０３中の電子がソース領域８０
６に放出される。

【０００６】また、データの読み出しは、制御ゲート８
０１に５ボルト、ドレイン領域８０５に１ボルト、ソー
ス領域８０６に０ボルトをそれぞれ印加する。これによ
り、浮遊ゲート８０３中の電子の有無により、データ０
または１が得られる。

【０００７】図６は以上のような構成のメモリセルを用
いた従来の不揮発性半導体記憶装置であるフラッシュＥ
ＥＰＲＯＭの構成を示すブロック図である。

【０００８】メモリセルアレイ６０３は、それぞれ図８
の構成のメモリセルがｍ行ｎ列（ｍ，ｎは複数）のマト
リックス状に配置されている。これらのメモリセルアレ
イ６０３のソースは共通に接続される。また、メモリセ
ルアレイ６０３の制御ゲートは行ごとにワード線（行
線）ＷＬに接続される。メモリセルアレイ６０３のドレ
インは列ごとにビット線（列線）ＢＬに接続される。メ
モリセルアレイ６０３の共通ソースは、昇圧回路６０４
に接続され、消去に必要な高電圧が供給される。メモリ
セルアレイ６０３のワード線ＷＬは、Ｘデコーダ６０２
に接続される。メモリセルアレイ６０３のビット線ＢＬ
は、Ｙゲートトランジスタ６０６を介して、データ読み
出し用の負荷トランジスタを含むセンスアンプ回路６０
７に接続される。このセンスアンプ回路６０７は、外部
端子へデータを入出力するための入出力回路６０８、各
部の動作を制御するための制御回路６０１に接続され
る。Ｙゲートトランジスタ６０６の制御ゲートは、Ｙデ
コーダ６０５に接続される。制御回路６０１は、Ｘデコ
ーダ６０２、Ｙデコーダ６０５、昇圧回路６０４に接続
される。

【０００９】図７は図６の従来の不揮発性半導体記憶装
置における消去動作を示すフローチャートである。図７
に示すように、消去動作は消去処理（ステップ７０３）
とベリファイ（ステップ７０６）を繰り返している。

【００１０】消去処理（ステップ７０３）は、昇圧回路
６０４から共通ソース線に１２ボルトを印加するととも
に、Ｘデコーダ６０２から同時に全てのワード線ＷＬに
０ボルトを印加することにより、前述のようにメモリセ
ルのソース領域８０６に１２ボルトを印加し、制御ゲー
ト８０１に０ボルトを印加し、ドレイン領域８０５をフ
ローティングとして行われる。この消去処理は、メモリ
セルアレイ６０３中の全てのメモリセルに対して同時
に、所定の時間行う。また、消去動作を開始（ステップ
７０１）したときから、消去処理（ステップ７０３）を
行った回数Ｎをカウントしている（ステップ７０２，７
０４）。

【００１１】１回ごとの消去処理が終わると、ベリファ
イ（ステップ７０６）を行う。このベリファイは、消去
処理によりメモリセルのデータ消去が達成されたか否か
を確認する消去確認処理である。ベリファイは最初のア
ドレスのメモリセルから順番に行い、ベリファイをパス
したときはアドレスのインクリメントを行い、次のアド
レスのメモリセルに対しベリファイを行う（ステップ７
０５，７０６，７０９）。最終アドレスのメモリセルま
でのデータ消去（すなわち全てのメモリセルのデータ消
去）が達成されたことを確認したとき、消去動作を終了
する（ステップ７０７，７０８）。

【００１２】通常、データの消去は、１回の消去処理
（ステップ７０３）では達成されず、複数回の消去処理
で達成される。ステップ７０６で、ベリファイがフェイ
ルしたときは消去処理回数Ｎが最大回数ＭＡＸになって
いるか否かの判定を行う（ステップ７１０）。消去処理
回数Ｎが最大回数ＭＡＸでないときは再び消去処理（ス
テップ７０３）を行い、消去処理回数Ｎが最大回数ＭＡ
Ｘであるときにはフェイルエンド、すなわち消去失敗と
なり、消去動作を終了する（ステップ７１１）。なお、
最大回数ＭＡＸは、一般には許容される消去時間により
決定される消去最大回数である。

【００１３】

【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置の消去方法は、メモリセルの制御ゲートに０ボ
ルトが加えられ、ドレイン領域がフローティングとさ
れ、ソース領域に一定の消去電圧が与えられる。

【００１４】消去が進むにしたがって、浮遊ゲート内の
電子がソース領域に放出されるため、浮遊ゲートの電位
は上昇し、メモリセルの閾値電圧は減少する。このた
め、メモリセルのトンネル酸化膜に印加される電界強度
が減少する。この電界強度の減少は消去時間の増加の原
因となる。図９は消去電圧が一定であるときのメモリセ
ルの閾値電圧Ｖｔとメモリセルのトンネル酸化膜に印加
される電界Ｅの関係を示している。

【００１５】さらに、消去時において問題となっている
のは過消去の発生である。データを消去するとき、ソー
ス領域には１２ボルトの高い電圧を印加しているため、
ソース領域と半導体基板（０ボルト）との間には大きい
電位差が生じる。したがって、ソース接合領域でバンド
間トンネリング（ｂａｎｄ ｔｏ ｂａｎｄ ｔｕｎｎ
ｅｌｉｎｇ）と電子なだれ降伏が発生する。これによ
り、ソース接合領域に形成された深い空乏層領域で電界
によって加速され、高いエネルギーのホットホールにな
った後、トンネル酸化膜に注入して、そのうちの一部が
酸化膜に捕獲される。このように捕獲されたホールは消
去時に消去速度を大きく増加させる効果を生み出す。こ
れにより、ホールがトンネル酸化膜内に捕獲されたセル
の消去閾値電圧は、ホールがトンネル酸化膜内に捕獲さ
れていない他のセルの消去閾値電圧より低くなる。した
がって、場合によってはこういったセルの消去閾値電圧
がマイナス値を有する場合も発生する。このような場合
には常にこれらのセルから漏洩電流が流れ、データ読み
出し時にエラーが発生する結果をもたらす。

【００１６】本発明の目的は、上記従来技術の課題を解
決しようとするもので、データ消去時において、メモリ
セルの閾値電圧に応じて、メモリセルのソース領域の消
去電圧あるいは制御ゲートの印加電圧を制御し、メモリ
セルのトンネル酸化膜に印加される電界強度を一定にす
ることにより、メモリセルの消去特性を向上させること
にある。

【００１７】

【課題を解決するための手段】本発明の請求項１記載の
不揮発性半導体記憶装置の消去方法は、第一導電型半導
体基板の一主面に形成された第二導電型のソース領域お
よびドレイン領域と、ソース領域とドレイン領域との間
の半導体基板上に第一の絶縁膜を介して設けた浮遊ゲー
トと、浮遊ゲート上に第二の絶縁膜を介して設けた制御
ゲートとを有するメモリセルを複数備えた不揮発性半導
体記憶装置のメモリセルのデータ消去を、制御ゲートお
よびソース領域に消去用の電圧を印加する消去処理と、
消去処理によりメモリセルのデータ消去が達成されたか
否かを確認する消去確認処理とを繰り返しながら行う不
揮発性半導体記憶装置の消去方法であって、消去処理は
制御ゲートに所定の電圧を印加し、繰り返される各消去
処理時におけるソース領域と浮遊ゲートの間に印加され
る電界強度を一定に保つようにソース領域の印加電圧を
制御することを特徴とする。

【００１８】この請求項１の消去方法によれば、消去処
理時にメモリセルのソース領域と浮遊ゲートの間の第一
の絶縁膜（トンネル酸化膜）に印加される電界強度を一
定に保つように、メモリセルのソース領域の印加電圧を
制御することで、消去時間を短くすることができる。

【００１９】さらに、過消去は特定の電界強度で発生す
るため、消去処理時にメモリセルのトンネル酸化膜に印
加される電界強度を、過消去の発生しない電界強度で一
定にすることにより、過消去の発生を抑制することがで
きる。

【００２０】本発明の請求項２記載の不揮発性半導体記
憶装置の消去方法は、請求項１記載の不揮発性半導体記
憶装置の消去方法において、繰り返される各消去処理時
におけるソース領域の印加電圧は、繰り返される各消去
処理前の浮遊ゲートの電荷量により決定することを特徴
とする。

【００２１】このように、消去処理時におけるソース領
域の印加電圧は、各消去処理前の浮遊ゲートの電荷量
（メモリセルの閾値電圧）により決定される。

【００２２】本発明の請求項３記載の不揮発性半導体記
憶装置の消去方法は、第一導電型半導体基板の一主面に
形成された第二導電型のソース領域およびドレイン領域
と、ソース領域とドレイン領域との間の半導体基板上に
第一の絶縁膜を介して設けた浮遊ゲートと、浮遊ゲート
上に第二の絶縁膜を介して設けた制御ゲートとを有する
メモリセルを複数備えた不揮発性半導体記憶装置のメモ
リセルのデータ消去を、制御ゲートおよびソース領域に
消去用の電圧を印加する消去処理と、消去処理によりメ
モリセルのデータ消去が達成されたか否かを確認する消
去確認処理とを繰り返しながら行う不揮発性半導体記憶
装置の消去方法であって、消去処理はソース領域に所定
の電圧を印加し、繰り返される各消去処理時におけるソ
ース領域と浮遊ゲートの間に印加される電界強度を一定
に保つように制御ゲートの印加電圧を制御することを特
徴とする。

【００２３】この請求項３の消去方法によれば、消去処
理時にメモリセルのソース領域と浮遊ゲートの間の第一
の絶縁膜（トンネル酸化膜）に印加される電界強度を一
定に保つように、メモリセルの制御ゲートの印加電圧を
制御することで、消去時間を短くすることができる。

【００２４】さらに、過消去は特定の電界強度で発生す
るため、消去処理時にメモリセルのトンネル酸化膜に印
加される電界強度を、過消去の発生しない電界強度で一
定にすることにより、過消去の発生を抑制することがで
きる。

【００２５】本発明の請求項４記載の不揮発性半導体記
憶装置の消去方法は、請求項３記載の不揮発性半導体記
憶装置の消去方法において、繰り返される各消去処理時
における制御ゲートの印加電圧は、繰り返される各消去
処理前の浮遊ゲートの電荷量により決定することを特徴
とする。

【００２６】このように、消去処理時における制御ゲー
トの印加電圧は、各消去処理前の浮遊ゲートの電荷量
（メモリセルの閾値電圧）により決定される。

【００２７】本発明の請求項５記載の不揮発性半導体記
憶装置の消去方法は、請求項２または４記載の不揮発性
半導体記憶装置の消去方法において、浮遊ゲートの電荷
量は、各消去処理前に制御ゲートに正電圧を印加し、ド
レイン領域とソース領域の間に流れる電流量を測定する
ことにより得られることを特徴とする。

【００２８】このように、消去処理時におけるソース領
域あるいは制御ゲートの印加電圧を決定する浮遊ゲート
の電荷量は、各消去処理前に制御ゲートに正電圧を印加
し、ドレイン領域とソース領域の間に流れる電流量を測
定することにより得られる。

【００２９】本発明の請求項６記載の不揮発性半導体記
憶装置は、第一導電型半導体基板の一主面に形成された
第二導電型のソース領域およびドレイン領域と、ソース
領域とドレイン領域との間の半導体基板上に第一の絶縁
膜を介して設けた浮遊ゲートと、浮遊ゲート上に第二の
絶縁膜を介して設けた制御ゲートとを有するメモリセル
を行列状に複数配置し、同じ行のメモリセルの制御ゲー
トを接続する複数のワード線と、同じ列のメモリセルの
ドレイン領域を接続する複数のビット線と、全てのメモ
リセルのソース領域を接続する共通ソース線とを有する
メモリセルアレイと、ワード線を選択し、選択したワー
ド線に電圧を印加するワード線電圧印加手段と、共通ソ
ース線にメモリセルのデータ消去用の電圧を供給するソ
ース消去電圧供給手段とを備えた不揮発性半導体記憶装
置であって、メモリセルアレイ中のメモリセルの閾値電
圧を測定する閾値電圧測定手段と、ソース領域と浮遊ゲ
ートの間に印加される電界強度を一定に保つように閾値
電圧測定手段により測定された閾値電圧に応じてソース
消去電圧供給手段から共通ソース線に供給するデータ消
去用の電圧を制御するソース消去電圧制御手段とを設け
たことを特徴とする。

【００３０】この構成のように、閾値電圧測定手段とソ
ース消去電圧制御手段とを設けることにより、請求項１
記載の不揮発性半導体記憶装置の消去方法を実現するこ
とができる。

【００３１】本発明の請求項７記載の不揮発性半導体記
憶装置は、第一導電型半導体基板の一主面に形成された
第二導電型のソース領域およびドレイン領域と、ソース
領域とドレイン領域との間の半導体基板上に第一の絶縁
膜を介して設けた浮遊ゲートと、浮遊ゲート上に第二の
絶縁膜を介して設けた制御ゲートとを有するメモリセル
を行列状に複数配置し、同じ行のメモリセルの制御ゲー
トを接続する複数のワード線と、同じ列のメモリセルの
ドレイン領域を接続する複数のビット線と、全てのメモ
リセルのソース領域を接続する共通ソース線とを有する
メモリセルアレイと、ワード線を選択し、選択したワー
ド線に電圧を印加するワード線電圧印加手段と、共通ソ
ース線にメモリセルのデータ消去用の電圧を供給するソ
ース消去電圧供給手段とを備えた不揮発性半導体記憶装
置であって、メモリセルアレイ中のメモリセルの閾値電
圧を測定する閾値電圧測定手段と、ソース領域と浮遊ゲ
ートの間に印加される電界強度を一定に保つように閾値
電圧測定手段により測定された閾値電圧に応じてワード
線にワード線電圧印加手段を介して負電圧を供給する負
電圧供給手段を設けたことを特徴とする。

【００３２】この構成のように、閾値電圧測定手段と負
電圧供給手段とを設けることにより、請求項３記載の不
揮発性半導体記憶装置の消去方法を実現することができ
る。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。本発明の実施の形態における不揮発性半導
体記憶装置は、従来例同様、図８のメモリセル構造を有
するメモリセルアレイを用いたフラッシュＥＥＰＲＯＭ
である。ここで、従来の不揮発性半導体記憶装置の消去
方法では、メモリセルの制御ゲートに０ボルトが加えら
れ、ドレイン領域がフローティングとされ、ソース領域
に一定の消去電圧が与えられる。このソース領域に与え
られる消去電圧が一定であるときのメモリセルの閾値電
圧Ｖｔとメモリセルのトンネル酸化膜に印加される電界
Ｅの関係を図９に示したが、図１０はメモリセルの異な
る閾値電圧Ｖｔに対するソース電圧（ソース領域の印加
電圧）Ｖｓとメモリセルのトンネル酸化膜に印加される
電界Ｅの関係を示している。

【００３４】図１０より、メモリセルの閾値電圧Ｖｔが
減少するとき、メモリセルのトンネル酸化膜に印加され
る電界強度を一定にするためには、ソース電圧Ｖｓを増
加させればよい（制御ゲートは所定電圧の例えば０ボル
トで一定）。これに基づいたものを以下の第１の実施の
形態として説明する。また、ソース電圧Ｖｓを増加させ
る代わりに、制御ゲートの印加電圧を負電圧に低下させ
るようにした場合（ソース電圧Ｖｓは所定電圧の例えば
１２ボルトで一定）を第２の実施の形態として説明す
る。

【００３５】〔第１の実施の形態〕図１は本発明の第１
の実施の形態におけるフラッシュＥＥＰＲＯＭの全体構
成を示すブロック図である。このフラッシュＥＥＰＲＯ
Ｍは、昇圧回路１０５により昇圧された電圧値を変化さ
せる電圧変換回路１０４と、メモリセルの閾値電圧を判
定する閾値電圧判定回路１１０と、電圧変換回路１０４
を制御する電圧変換制御回路１１１を採用している。そ
の他の回路は、制御回路１０１が電圧変換制御回路１１
１も制御するようにした構成以外、図６のものと同様で
ある。なお、図１におけるＸデコーダ１０２がワード線
電圧印加手段、昇圧回路１０５がソース消去電圧供給手
段、閾値電圧判定回路１１０および閾値電圧を判定する
ために機能するセンスアンプ回路１０８等が閾値電圧測
定手段、電圧変換制御回路１１１および電圧変換手段１
０４がソース消去電圧制御手段である。

【００３６】図１のフラッシュＥＥＰＲＯＭにおいて、
メモリセルアレイ１０３は、それぞれ図８の構成のメモ
リセルがｍ行ｎ列（ｍ，ｎは複数）のマトリックス状に
配置されている。これらのメモリセルアレイ１０３のソ
ースは共通に接続される。また、メモリセルアレイ１０
３の制御ゲートは行ごとにワード線（行線）ＷＬに接続
される。メモリセルアレイ１０３のドレインは列ごとに
ビット線（列線）ＢＬに接続される。メモリセルアレイ
１０３の共通ソースは、電圧変換回路１０４を介して昇
圧回路１０５に接続され、消去に必要な高電圧が供給さ
れる。メモリセルアレイ１０３のワード線ＷＬは、Ｘデ
コーダ１０２に接続される。メモリセルアレイ１０３の
ビット線ＢＬは、Ｙゲートトランジスタ１０７を介し
て、データ読み出し用の負荷トランジスタを含むセンス
アンプ回路１０８に接続される。

【００３７】このセンスアンプ回路１０８は、外部端子
へデータを入出力するための入出力回路１０９、メモリ
セルアレイ１０３の閾値電圧を判定する閾値電圧判定回
路１１０、各部の動作を制御するための制御回路１０１
に接続される。閾値電圧判定回路１１０は、電圧変換回
路１０４を制御する電圧変換制御回路１１１に接続され
る。Ｙゲートトランジスタ１０７の制御ゲートは、Ｙデ
コーダ１０６に接続される。制御回路１０１は、Ｘデコ
ーダ１０２、Ｙデコーダ１０６、昇圧回路１０５に接続
される。

【００３８】以上のような構成において、次にその動作
を説明する。制御回路１０１から入力されたアドレスに
対して、Ｘデコーダ１０２はメモリセルアレイ１０３の
ワード線ＷＬを選択し、Ｙデコーダ１０６はメモリセル
アレイ１０３のビット線ＢＬの接続されるＹゲートトラ
ンジスタ１０７を選択する。これにより、選択されたア
ドレスごとに、所定の電圧をワード線ＷＬとビット線Ｂ
Ｌに印加する。各メモリセルに対するデータの書き込み
動作、データの読み出し動作は従来と同様である。

【００３９】ここでは、本発明による消去方法およびそ
れを実現する回路について詳しく説明する。図２は本実
施の形態における消去動作を示すフローチャートであ
る。

【００４０】本実施の形態では、ステップ２０６でベリ
ファイがフェイルし、ステップ２１０で消去処理回数Ｎ
が最大回数ＭＡＸでないと判定されたときに、全ビット
同時に電流測定を行い、メモリセルの閾値電圧を判定し
（ステップ２１２）、その判定値によってソース領域の
消去電圧を設定する（ステップ２１３）。この設定され
た消去電圧を用いて次の消去処理（ステップ２０３）を
行うようにしている。なお、１回目の消去処理（ステッ
プ２０３）では、メモリセルのソース領域（共通ソース
線）に予め定めた所定の電圧（例えば１２ボルト）を印
加するように電圧変換回路１０４を設定している。ま
た、消去処理時の制御ゲート（ワード線ＷＬ）の印加電
圧は本実施の形態では常に同じ（例えば０ボルト）であ
る。以上のように消去処理（ステップ２０３）における
消去電圧を変える他は、ステップ２０１〜２１１につい
ては図７のステップ７０１〜７１１と同様であり、その
説明を省略する。

【００４１】消去処理時において、昇圧回路１０５は、
消去に必要な高電圧を供給する回路であり、昇圧回路１
０５で供給された高電圧は、電圧変換回路１０４により
幾つかの電圧値に変換され、メモリセルアレイ１０３の
共通ソース線に印加される。電圧変換回路１０４は、電
圧変換制御回路１１１によって制御される。

【００４２】ベリファイ時において、メモリセルアレイ
１０３の選択したアドレスに対して、所定の電圧をワー
ド線ＷＬとビット線ＢＬに印加（例えば、ワード線ＷＬ
に５Ｖ，ビット線ＢＬに１Ｖを印加）したとき、ビット
線ＢＬに流れる電流は、Ｙゲートトランジスタ１０７を
介してセンスアンプ回路１０８に入力される。センスア
ンプ回路１０８はパス、フェイルの判定を行い、制御回
路１０１に出力する。

【００４３】本実施の形態において、従来の消去動作と
異なるのは、ベリファイがフェイルのあとにメモリセル
アレイ１０３の閾値電圧を判定し、次の消去処理におけ
る消去電圧（ソース印加電圧）を決定することである。
閾値電圧判定はセンスアンプ回路１０８の数回の判定値
により行う。ここで、メモリセルアレイ１０３の電流値
を測定するが、１ビットごとの電流測定は膨大な時間が
かかるため、電流測定は全ビット同時に行う。全てのメ
モリセルの制御ゲート（すなわち全てのワード線ＷＬ）
に正電圧を印加し、ビット線ＢＬ上の全てのビットに流
れる電流値の総和をセンスアンプ回路１０８に入力し、
パス、フェイルの判定を行う。この電流測定をセンスア
ンプ回路１０８の検知レベルを変えて数回測定し、その
結果を閾値電圧判定回路１１０に出力する。

【００４４】閾値電圧判定回路１１０は、センスアンプ
回路１０８の出力値により、メモリセルアレイ１０３の
閾値電圧を判定し、その結果を電圧変換制御回路１１１
に出力する。電圧変換制御回路１１１は、閾値電圧判定
回路１１０の出力値（閾値電圧）に応じて、メモリセル
のトンネル酸化膜に印加される電界強度が一定になるよ
うに、メモリセルアレイ１０３のソース領域の消去電圧
を決定し、電圧変換回路１０４を制御する。電圧変換回
路１０４は、昇圧回路１０５から出力される所定の電圧
（例えば１２ボルト）を、電圧変換制御回路１１１で決
定された消去電圧に変換して共通ソース線に印加する。

【００４５】なお、センスアンプ回路１０８の動作は、
ベリファイ時も閾値電圧判定時も同じであるが、ベリフ
ァイ時はワード線ＷＬの電位が固定であるのに対し、閾
値電圧判定時は、ワード線ＷＬの電位を変化させて、数
回行う。そして、閾値電圧判定回路１１０は、センスア
ンプ回路１０８の数回の判定値により、例えば１セルあ
たり１μＡの電流が流れたときのワード線ＷＬの電圧値
を閾値電圧とし、この閾値電圧をメモリセルアレイ１０
３の全セルの平均値とするものである。

【００４６】以上のように本実施の形態によれば、閾値
電圧判定回路１１０でメモリセルの閾値電圧を判定し、
その閾値電圧に応じて電圧変換制御回路１１１および電
圧変換回路１０４により、消去処理時にメモリセルのソ
ース領域と浮遊ゲートの間のトンネル酸化膜に印加され
る電界強度が一定になるように、メモリセルのソース領
域の印加電圧を制御することで、消去時間を短くするこ
とができる。図３は、本実施の形態におけるソース領域
の印加電圧の時間変化を示す図であり、メモリセルのト
ンネル酸化膜に印加される電界が一定になるように、ベ
リファイ後の消去処理時のソース領域の印加電圧Ｖｓが
増加している。

【００４７】なお、トンネル酸化膜に印加される電界強
度が変化すると、酸化膜中のトラップによる電子の抜け
などの現象が起きる可能性があり、また、トンネル酸化
膜に印加される電界強度を増加させるとトンネル酸化膜
の劣化の原因となるため、本実施の形態のように、トン
ネル酸化膜に印加される電界強度を一定にすることが好
ましい。

【００４８】さらに、過消去は特定の電界強度（１０Ｍ
Ｖ／ｃｍ程度の中電界）で発生するため、消去処理時に
トンネル酸化膜に印加される電界強度を、過消去の発生
しない電界強度で一定にすることにより、過消去の発生
を抑制することができる。

【００４９】〔第２の実施の形態〕図４は本発明の第２
の実施の形態におけるフラッシュＥＥＰＲＯＭの全体構
成を示すブロック図である。このフラッシュＥＥＰＲＯ
Ｍは、負昇圧回路４１１と、負昇圧回路４１１により負
昇圧された電圧値を変化させる電圧変換回路４１２と、
メモリセルの閾値電圧を判定する閾値電圧判定回路４０
９と、電圧変換回路４１２を制御する電圧変換制御回路
４１０を採用している。その他の回路は、制御回路４０
１が負昇圧回路４１１も制御するようにした構成以外、
図６のものと同様である。制御回路４０１は、消去動作
になったときに昇圧回路４０４に正昇圧をさせるのと同
様、負昇圧回路４１１には負昇圧をさせるという制御を
行う。なお、図４におけるＸデコーダ４０２がワード線
電圧印加手段、昇圧回路４０４がソース消去電圧供給手
段、閾値電圧判定回路４０９および閾値電圧を判定する
ために機能するセンスアンプ回路４０７等が閾値電圧測
定手段、負昇圧回路４１１および電圧変換回路４１２が
負電圧供給手段である。

【００５０】図４のフラッシュＥＥＰＲＯＭにおいて、
メモリセルアレイ４０３は、それぞれ図８の構成のメモ
リセルがｍ行ｎ列（ｍ，ｎは複数）のマトリックス状に
配置されている。これらのメモリセルアレイ４０３のソ
ースは共通に接続される。また、メモリセルアレイ４０
３の制御ゲートは行ごとにワード線（行線）ＷＬに接続
される。メモリセルアレイ４０３のドレインは列ごとに
ビット線（列線）ＢＬに接続される。メモリセルアレイ
４０３の共通ソースは、昇圧回路４０４に接続され、消
去に必要な高電圧が供給される。メモリセルアレイ４０
３のワード線ＷＬは、Ｘデコーダ４０２に接続される。
メモリセルアレイ４０３のビット線ＢＬは、Ｙゲートト
ランジスタ４０６を介して、データ読み出し用の負荷ト
ランジスタを含むセンスアンプ回路４０７に接続され
る。

【００５１】このセンスアンプ回路４０７は、外部端子
へデータを入出力するための入出力回路４０８、メモリ
セルアレイ４０３の閾値電圧を判定する閾値電圧判定回
路４０９、各部の動作を制御するための制御回路４０１
に接続される。閾値電圧判定回路４０９は、電圧変換回
路４１２を制御する電圧変換制御回路４１０に接続され
る。Ｙゲートトランジスタ４０６の制御ゲートは、Ｙデ
コーダ４０５に接続される。制御回路４０１は、Ｘデコ
ーダ４０２、Ｙデコーダ４０５、昇圧回路４０４、負電
圧を発生させる負昇圧回路４１１に接続される。負昇圧
回路４１１は、電圧変換回路４１２に接続される。電圧
変換回路４１２は、Ｘデコーダ４０２を介して、メモリ
セルアレイ４０３の制御ゲートに接続される。

【００５２】以上のような構成において、次にその動作
を説明する。制御回路４０１から入力されたアドレスに
対して、Ｘデコーダ４０２はメモリセルアレイ４０３の
ワード線ＷＬを選択し、Ｙデコーダ４０５はメモリセル
アレイ４０３のビット線ＢＬの接続されるＹゲートトラ
ンジスタ４０６を選択する。これにより、選択されたア
ドレスごとに、所定の電圧をワード線ＷＬとビット線Ｂ
Ｌに印加する。各メモリセルに対するデータの書き込み
動作、データの読み出し動作は従来と同様である。

【００５３】本実施の形態における消去動作のフロー
は、図２のステップ２１３において、制御ゲートの印加
電圧を設定することが、第１の実施の形態と異なるだけ
である。すなわち、本実施の形態では、ステップ２０６
でベリファイがフェイルし、ステップ２１０で消去処理
回数Ｎが最大回数ＭＡＸでないと判定されたときに、全
ビット同時に電流測定を行い、メモリセルの閾値電圧を
判定し（ステップ２１２）、その判定値によって制御ゲ
ートの印加電圧を設定する（ステップ２１３）。この設
定された制御ゲートの印加電圧を用いて次の消去処理
（ステップ２０３）を行うようにしている。なお、１回
目の消去処理（ステップ２０３）では、メモリセルの制
御ゲート（ワード線ＷＬ）に予め定めた所定の電圧（例
えば０ボルト）を印加するように電圧変換回路４１２を
設定しておく。あるいは、電圧変換回路４１２からは出
力が無いものとしＸデコーダ４０２から０ボルトを印加
するようにしてもよい。また、消去処理時のソース領域
（共通ソース線）の印加電圧は本実施の形態では常に同
じ（例えば１２ボルト）である。

【００５４】消去処理時において、昇圧回路４０４は、
消去に必要な高電圧を供給する回路であり、昇圧回路４
０４で供給された高電圧は、メモリセルアレイ４０３の
共通ソース線に印加される。また、負昇圧回路４１１か
ら供給された負電圧は、電圧変換回路４１２により幾つ
かの電圧値に変換され、Ｘデコーダ４０２を介して、メ
モリセルアレイ４０３の制御ゲートに印加される。電圧
変換回路４１２は、電圧変換制御回路４１０によって制
御される。

【００５５】ベリファイ時において、メモリセルアレイ
４０３の選択したアドレスに対して、所定の電圧をワー
ド線ＷＬとビット線ＢＬに印加したとき、ビット線ＢＬ
に流れる電流は、Ｙゲートトランジスタ４０６を介して
センスアンプ回路４０７に入力される。センスアンプ回
路４０７はパス、フェイルの判定を行い、制御回路４０
１に出力する。

【００５６】本実施の形態において、従来の消去動作と
異なるのは、ベリファイがフェイルのあとにメモリセル
アレイ４０３の閾値電圧を判定し、次の消去処理におけ
る制御ゲートの印加電圧を決定することである。閾値電
圧判定はセンスアンプ回路４０９の数回の判定値により
行う。ここで、メモリセルアレイ４０３の電流値を測定
するが、１ビットごとの電流測定は膨大な時間がかかる
ため、電流測定は全ビット同時に行う。ビット線ＢＬ上
の全てのビットに流れる電流値の総和をセンスアンプ回
路４０７に入力し、パス、フェイルの判定を行う。この
電流測定をセンスアンプ回路４０７の検知レベルを変え
て数回測定し、その結果を閾値電圧判定回路４０９に出
力する。

【００５７】閾値電圧判定回路４０９は、センスアンプ
回路４０７の出力値により、メモリセルアレイ４０３の
閾値電圧を判定し、その結果を電圧変換制御回路４１０
に出力する。電圧変換制御回路４１０は、閾値電圧判定
回路４０９の出力値により、メモリセルアレイ４０３の
制御ゲートの電圧を決定し、電圧変換回路４１２を制御
する。電圧変換回路４１２は、負昇圧回路４１１から出
力される所定の負電圧を、電圧変換制御回路４１０で決
定された制御ゲートの電圧に変換してＸデコーダ４０２
を介してワード線ＷＬに印加する。

【００５８】以上のように本実施の形態によれば、閾値
電圧判定回路４０９でメモリセルの閾値電圧を判定し、
その閾値電圧に応じて電圧変換制御回路４１０および電
圧変換回路４１２により、消去処理時にメモリセルのソ
ース領域と浮遊ゲートの間のトンネル酸化膜に印加され
る電界強度が一定になるように、メモリセルの制御ゲー
トの印加電圧を制御することで、消去時間を短くするこ
とができる。図５は、図４の実施の形態における制御ゲ
ートの印加電圧の時間変化を示す図であり、メモリセル
のトンネル酸化膜に印加される電界が一定になるよう
に、ベリファイ後の制御ゲートの印加電圧が減少してい
る。

【００５９】さらに、過消去は特定の電界強度で発生す
るため、消去処理時にトンネル酸化膜に印加される電界
強度を、過消去の発生しない電界強度で一定にすること
により、過消去の発生を抑制することができる。

【００６０】

【発明の効果】以上述べたように、本発明によれば、消
去動作における消去処理時にメモリセルのソース領域と
浮遊ゲートの間の第一の絶縁膜（トンネル酸化膜）に印
加される電界強度が一定になるように、メモリセルのソ
ース領域の印加電圧、または制御ゲートの印加電圧を制
御することで、消去時間を短くすることができる。

【００６１】さらに、過消去は特定の電界強度で発生す
るため、消去処理時にメモリセルのトンネル酸化膜に印
加される電界強度を、過消去の発生しない電界強度で一
定にすることにより、過消去の発生を抑制することがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるフラッシュ
ＥＥＰＲＯＭの構成を示すブロック図。

【図２】本発明の第１の実施の形態における消去動作を
示すフローチャート。

【図３】本発明の第１の実施の形態におけるソース領域
の印加電圧の時間変化を示す図。

【図４】本発明の第２の実施の形態におけるフラッシュ
ＥＥＰＲＯＭの構成を示すブロック図。

【図５】本発明の第２の実施の形態における制御ゲート
の印加電圧の時間変化を示す図。

【図６】従来例のフラッシュＥＥＰＲＯＭの構成を示す
ブロック図。

【図７】従来例における消去動作を示すフローチャー
ト。

【図８】フラッシュＥＥＲＲＯＭのメモリセルの断面構
造を示す模式図。

【図９】消去電圧が一定であるときのメモリセルの閾値
電圧Ｖｔとメモリセルのトンネル酸化膜に印加される電
界Ｅを示す図。

【図１０】メモリセルの異なる閾値電圧Ｖｔに対する消
去電圧Ｖｓとメモリセルのトンネル酸化膜に印加される
電界Ｅの関係を示す図。

【符号の説明】

１０１，４０１ 制御回路 １０２，４０２ Ｘデコーダ １０３，４０３ メモリセルアレイ １０４，４１２ 電圧変換回路 １０５，４０４ 昇圧回路 １０６，４０５ Ｙデコーダ １０７，４０６ Ｙゲートトランジスタ １０８，４０７ センスアンプ回路 １０９，４０８ 入出力回路 １１０，４０９ 閾値電圧判定回路 １１１，４１０ 電圧変換制御回路 ４１１ 負昇圧回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第一導電型半導体基板の一主面に形成さ
   れた第二導電型のソース領域およびドレイン領域と、前
   記ソース領域とドレイン領域との間の前記半導体基板上
   に第一の絶縁膜を介して設けた浮遊ゲートと、前記浮遊
   ゲート上に第二の絶縁膜を介して設けた制御ゲートとを
   有するメモリセルを複数備えた不揮発性半導体記憶装置
   の前記メモリセルのデータ消去を、前記制御ゲートおよ
   び前記ソース領域に消去用の電圧を印加する消去処理
   と、前記消去処理により前記メモリセルのデータ消去が
   達成されたか否かを確認する消去確認処理とを繰り返し
   ながら行う不揮発性半導体記憶装置の消去方法であっ
   て、 前記消去処理は前記制御ゲートに所定の電圧を印加し、
   繰り返される各消去処理時における前記ソース領域と前
   記浮遊ゲートの間に印加される電界強度を一定に保つよ
   うに前記ソース領域の印加電圧を制御することを特徴と
   する不揮発性半導体記憶装置の消去方法。
2. 【請求項２】 繰り返される各消去処理時における前記
   ソース領域の印加電圧は、繰り返される各消去処理前の
   前記浮遊ゲートの電荷量により決定することを特徴とす
   る請求項１記載の不揮発性半導体記憶装置の消去方法。
3. 【請求項３】 第一導電型半導体基板の一主面に形成さ
   れた第二導電型のソース領域およびドレイン領域と、前
   記ソース領域とドレイン領域との間の前記半導体基板上
   に第一の絶縁膜を介して設けた浮遊ゲートと、前記浮遊
   ゲート上に第二の絶縁膜を介して設けた制御ゲートとを
   有するメモリセルを複数備えた不揮発性半導体記憶装置
   の前記メモリセルのデータ消去を、前記制御ゲートおよ
   び前記ソース領域に消去用の電圧を印加する消去処理
   と、前記消去処理により前記メモリセルのデータ消去が
   達成されたか否かを確認する消去確認処理とを繰り返し
   ながら行う不揮発性半導体記憶装置の消去方法であっ
   て、 前記消去処理は前記ソース領域に所定の電圧を印加し、
   繰り返される各消去処理時における前記ソース領域と前
   記浮遊ゲートの間に印加される電界強度を一定に保つよ
   うに前記制御ゲートの印加電圧を制御することを特徴と
   する不揮発性半導体記憶装置の消去方法。
4. 【請求項４】 繰り返される各消去処理時における前記
   制御ゲートの印加電圧は、繰り返される各消去処理前の
   前記浮遊ゲートの電荷量により決定することを特徴とす
   る請求項３記載の不揮発性半導体記憶装置の消去方法。
5. 【請求項５】 前記浮遊ゲートの電荷量は、各消去処理
   前に前記制御ゲートに正電圧を印加し、前記ドレイン領
   域と前記ソース領域の間に流れる電流量を測定すること
   により得られることを特徴とする請求項２または４記載
   の不揮発性半導体記憶装置の消去方法。
6. 【請求項６】 第一導電型半導体基板の一主面に形成さ
   れた第二導電型のソース領域およびドレイン領域と、前
   記ソース領域とドレイン領域との間の前記半導体基板上
   に第一の絶縁膜を介して設けた浮遊ゲートと、前記浮遊
   ゲート上に第二の絶縁膜を介して設けた制御ゲートとを
   有するメモリセルを行列状に複数配置し、同じ行のメモ
   リセルの制御ゲートを接続する複数のワード線と、同じ
   列のメモリセルのドレイン領域を接続する複数のビット
   線と、全てのメモリセルのソース領域を接続する共通ソ
   ース線とを有するメモリセルアレイと、 前記ワード線を選択し、選択したワード線に電圧を印加
   するワード線電圧印加手段と、 前記共通ソース線にメモリセルのデータ消去用の電圧を
   供給するソース消去電圧供給手段とを備えた不揮発性半
   導体記憶装置であって、 前記メモリセルアレイ中のメモリセルの閾値電圧を測定
   する閾値電圧測定手段と、 前記ソース領域と前記浮遊ゲートの間に印加される電界
   強度を一定に保つように前記閾値電圧測定手段により測
   定された閾値電圧に応じて前記ソース消去電圧供給手段
   から共通ソース線に供給するデータ消去用の電圧を制御
   するソース消去電圧制御手段とを設けたことを特徴とす
   る不揮発性半導体記憶装置。
7. 【請求項７】 第一導電型半導体基板の一主面に形成さ
   れた第二導電型のソース領域およびドレイン領域と、前
   記ソース領域とドレイン領域との間の前記半導体基板上
   に第一の絶縁膜を介して設けた浮遊ゲートと、前記浮遊
   ゲート上に第二の絶縁膜を介して設けた制御ゲートとを
   有するメモリセルを行列状に複数配置し、同じ行のメモ
   リセルの制御ゲートを接続する複数のワード線と、同じ
   列のメモリセルのドレイン領域を接続する複数のビット
   線と、全てのメモリセルのソース領域を接続する共通ソ
   ース線とを有するメモリセルアレイと、 前記ワード線を選択し、選択したワード線に電圧を印加
   するワード線電圧印加手段と、 前記共通ソース線にメモリセルのデータ消去用の電圧を
   供給するソース消去電圧供給手段とを備えた不揮発性半
   導体記憶装置であって、 前記メモリセルアレイ中のメモリセルの閾値電圧を測定
   する閾値電圧測定手段と、 前記ソース領域と前記浮遊ゲートの間に印加される電界
   強度を一定に保つように前記閾値電圧測定手段により測
   定された閾値電圧に応じて前記ワード線に前記ワード線
   電圧印加手段を介して負電圧を供給する負電圧供給手段
   を設けたことを特徴とする不揮発性半導体記憶装置。