KR100769490B1

KR100769490B1 - 부동 게이트를 이용한 반도체 불휘발성 메모리

Info

Publication number: KR100769490B1
Application number: KR1020010036521A
Authority: KR
Inventors: 기타자키가즈히로
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2001-02-26
Filing date: 2001-06-26
Publication date: 2007-10-24
Also published as: TW512340B; JP2002251887A; KR20020070057A; US6385090B1; JP4205311B2

Abstract

본 발명은 부동(浮動) 게이트를 갖는 메모리에 있어서 제조 변동에 의해 소거 속도가 달라도 터널 절연막에 과대한 전계를 인가하는 일 없이 소거 시간이 길어지는 것을 방지하는 것을 목적으로 한다.

본 발명은 부동 게이트를 갖는 메모리 셀을 복수개 설치한 반도체 불휘발성 메모리에 있어서, 소거 중인 메모리 셀의 상태를 감시하여 소거의 진척 상태에 따라 제어 게이트에 인가하는 소거 전압을 제어함으로써, 제조 변동에 의해 소거 속도가 변동하더라도 최적의 소거 동작을 가능하게 하는 것을 특징으로 한다. 소거 중에 감시하는 메모리 셀 상태의 구체적인 예로서, 소거 중인 메모리 셀의 누설 전류를 감시한다. 예컨대, 소거 중인 메모리 셀의 일부 또는 전부를 선택하고, 소정 전압을 제어 게이트에 인가했을 때의 드레인 전류(이하 셀 누설 전류)를 체크한다. 소거가 충분히 행해지고 있지 않은 상태에서는, 부동 게이트 중에 전자가 다수 남아 있기 때문에, 셀 누설 전류는 작다. 한편, 소거가 진행됨에 따라 부동 게이트 중의 전자가 감소하기 때문에, 셀 누설 전류는 커진다. 따라서, 셀 누설 전류가 작을 때는 부동 게이트 중에 다수의 전자가 남아 있기 때문에, 셀에 인가하는 소거 전압을 낮게 하여 터널 절연막의 전계를 억제한다. 반대로, 셀 누설 전류가 클 때는 부동 게이트 중에 소수의 전자 밖에 남아 있지 않기 때문에, 소거 전압을 높게 하더라도 터널 절연막에 과대하게 전계가 발생하지 않아 소거의 고속화가 가능해진다.

Description

부동 게이트를 이용한 반도체 불휘발성 메모리{SEMICONDUCTOR NONVOLATILE MEMORY USING FLOATING GATE}

도 1은 종래의 반도체 불휘발성 메모리의 셀 구조를 도시한 도면.

도 2는 본 실시예에서의 반도체 불휘발성 메모리의 구성도.

도 3은 기준 셀과 기준 전환 회로의 상세한 예를 도시한 도면.

도 4는 소거 동작의 흐름도.

도 5는 소거 동작에서 소거 전압 제어예를 설명하는 도면.

도 6은 소거 동작에서 소거 전압 제어예를 설명하는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 반도체 기판

11 : 소스 영역

12 : 드레인 영역

13 : 터널 절연막, 터널 산화막

14 : 절연막

FG : 부동 게이트

CG : 제어 게이트

MCA : 메모리 셀 어레이

MC : 메모리 셀

26 : 기준 셀 어레이

30 : 제어 회로

32 : 소거 회로

34 : 누전 검출 회로

42 : 비교기

본 발명은 부동 게이트를 이용한 반도체 불휘발성 메모리에 관한 것으로써, 특히, 소거 동작의 지연을 없애고 또한 터널 절연막으로의 스트레스를 줄인 반도체 불휘발성 메모리에 관한 것이다.

부동 게이트를 이용한 반도체 불휘발성 메모리는 전기적으로 재기록 가능하며, 전원이 오프 상태라도 데이터를 유지할 수 있어 플래시 메모리로서 널리 보급되어 있다.

도 1은 종래의 반도체 불휘발성 메모리의 셀 구조를 도시한 도면이다. 도 1a는 데이터「0」가 기억되는 소거 상태이다. 또한, 도 1b는 데이터「1」이 기억되는 프로그램 상태(기록 상태)이다. 셀 구조에서는 P 형 반도체 기판(10)의 표면에 N 형 소스 영역(11), 드레인 영역(12)이 형성되고, 이들 사이의 채널 영역 상에 터널 절연막(통상은 산화막)(13)을 통해 부동 게이트(FG)가 형성되며 그리고 그 위에 절 연막(14)을 통해 제어 게이트(CG)가 형성되어 있다.

부동 게이트(FG) 내에 전자 등의 전하가 축적되어 있지 않은 경우는 셀 트랜지스터의 한계치 전압이 낮고, 데이터「0」이 기억된 소거 상태이다. 이 상태에서는 제어 게이트(CG)에 소정의 판독 전압을 인가하면 셀 트랜지스터가 도통한다. 한편, 부동 게이트(FG)에 전자 등의 전하가 축적되어 있는 상태는 셀 트랜지스터의 한계치 전압이 높고, 데이터「1」이 기억된 프로그램 상태이다. 이 상태에서는 제어 게이트(CG)에 판독 전압을 인가하더라도 셀 트랜지스터는 도통하지 않는다. 이 셀 트랜지스터의 도통과 비도통에 의해 생성되는 셀 전류에 의해 데이터의 판별이 행해진다. 또한 이하 간단하게 하기 위해서 부동 게이트에 축적되는 전하로서의 전 자를 예로서 설명한다.

데이터의 기록(프로그램)과 소거는 터널 절연막(13)을 통해 전자를 부동 게이트(FG)에 주입하거나 방출하여 행해진다. 기록 동작(프로그램 동작)에서는 소거 상태의 셀에 대해 제어 게이트에 예컨대 10V, 드레인(12)에 예컨대 5V, 소스에 예컨대 0V를 인가함으로써, 채널 영역에 열전자를 발생시키며, 그것은 제어 게이트(CG)에 인가한 정전압에 의한 전계로 인하여 부동 게이트(FG)에 주입된다. 기록이 종료되었는지의 여부는 제어 게이트에 소정의 프로그램 검증(verify) 전압을 인가하여 셀 트랜지스터의 도통, 비도통에 의한 셀 전류를 체크함으로써 행해진다.

소거 동작에서는 프로그램 상태의 셀에 대하여 제어 게이트(CG)에 예컨대 -10V를 인가하고 드레인을 부동 상태로 하고, 또한 소스에 예컨대 5V를 인가한다. 이에 따라, 터널 절연막(13)에 높은 전계가 발생하고, FN(Fowler-Nordheim) 터널링 현상에 의해 부동 게이트(FG)내의 전자가 터널 절연막(13)을 통과하여 소스(11)로 방출된다. 소거가 완료했는지의 여부는 제어 게이트에 소정의 소거 검증 전압을 인가하여 셀 트랜지스터의 도통, 비도통에 의한 셀 전류를 체크함으로써 행해진다.

소거 동작에서는 일반적으로 메모리 셀 단위가 아니라, 복수의 메모리 셀로 이루어지는 블록 단위 또는 칩 단위로 일괄해서 행해진다. 그 때문에, 소거 동작에서는 처음에 모든 셀을 기록 상태(프로그램 상태)로 한다. 그 후, 모든 메모리 셀에 대해 상기 소거 동작을 한다. 또한, 소거 동작은 소거 펄스를 인가할 때마다 소거 검증하면서 행해진다.

판독 동작에서는 선택된 메모리 셀의 제어 게이트에 예컨대 5V, 드레인에 예컨대 1V 및 소스에 예컨대 0V를 인가하여 셀 트랜지스터의 도통 및 비도통을 체크함으로써 행해진다. 제어 게이트에 인가되는 전압은 도 1의 소거 상태와 프로그램 상태(기록 상태)의 한계치 전압의 중간치가 선택된다.

상기 소거 동작에 있어서, 소거 동작이 개시될 때는 부동 게이트 중에 다수의 전자가 잔류해 있다. 따라서, 제어 게이트에 -10V를 인가하면, 부동 게이트 내의 전자에 의한 전위가 가산되어 터널 절연막(13)에 과대한 전계가 인가된다. 터널절연막(13) 사이의 전계가 높으면 터널 전류가 커져서 소거 시간이 짧아지지만, 높은 전계는 터널 절연막에 과대한 스트레스를 주고, 손상을 주어 열화나 파괴를 초래하게 된다. 따라서, 터널 절연막으로의 높은 전계에는 일정한 한계가 있다.

그래서, 종래 소거 동작시에 제어 게이트에 인가하는 전압을 소거 초기에는 낮게 하고, 소거 동작이 진행됨에 따라 인가 전압을 높게 하는 소거 전압 가변 방식이 제안되었다. 이 방식에 따르면, 예컨대, 소거 동작을 개시할 때는 제어 게이트에 약 -6V의 전압을 인가하여 소거가 진행됨에 따라 제어 게이트의 전압을 -10V까지 내리게 된다. 이에 따라, 터널 절연막에 인가되는 전계를 어느 정도 일정하게 유지할 수 있어 터널 절연막으로 과대한 전계가 인가되는 것을 방지하고, 터널 절연막의 열화나 파괴를 억제할 수 있다.

그러나, 종래의 소거 전압 가변 방식은 소거 시간, 구체적으로는 소거 펄스의 수에 따라 제어 게이트와 기판 사이에 인가하는 소거 전압을 일률적으로 변경한다. 예컨대, 메모리의 설계 단계에서 소거 펄스 수에 대해 최적인 소거 전압 상승 곡선을 결정하고, 모든 메모리 디바이스에 그 소거 전압 상승 곡선을 적용한다. 그 결과, 제조 변동에 의해 소거 스피드가 설계치와 다른 경우, 터널 절연막으로의 인가 전계가 지나치게 낮아서 소거 시간이 길어지거나, 반대로 인가 전계가 지나치게 높아서 터널 절연막의 열화를 초래하게 된다.

예컨대, 제조 변동의 전형적인 예로서는 터널 절연막의 막 두께의 변동이 있다. 터널 절연막이 두껍게 된 경우에는 동일한 제어 게이트 전압에 대해 소거 속도가 늦어진다. 이 경우, 어느 정도 소거 시간이 경과하여 소거 전압이 높아짐에 따라 터널 절연막으로의 전계가 높아질 때까지 그다지 소거되지 않고, 설정된 소거 시간보다 실제 소거 시간이 길어진다.

반대로, 터널 절연막이 얇아진 경우는 동일한 소거 전압에 대해 소거 속도가 빨라진다. 이 경우, 터널 절연막에 과대한 전계가 계속해서 인가되고 있기 때문에, 터널 절연막의 열화를 초래한다. 특히, 소거 시간에 따라 일률적으로 소거 전압을 상승시키면, 이러한 과대한 전계는 보다 현저해진다.

그래서, 본 발명의 목적은 제조 변동에 의해 소거 속도가 변하는 메모리에 최적의 소거 전압 가변 방식을 제공하는 데에 있다.

또한, 본 발명의 다른 목적은 제조 변동에 의한 소거 속도의 변동에 대응하여 소거 전압의 변화를 최적으로 제어하는 반도체 불휘발성 메모리를 제공하는 데에 있다.

상기 목적을 달성하기 위해서, 본 발명은 부동 게이트를 갖는 메모리 셀을 복수개 설치한 반도체 불휘발성 메모리에 있어서, 소거 중인 메모리 셀의 상태를 감시하여 소거의 진척 상태에 따라 제어 게이트에 인가하는 소거 전압을 제어함으로써, 제조 변동으로 인해 소거 속도가 변동되더라도 최적의 소거 동작을 가능하게 하는 것을 특징으로 한다. 소거 중에 감시하는 메모리 셀 상태의 구체예로서 소거 중인 메모리 셀의 누설 전류를 감시한다.

예컨대, 소거 중인 메모리 셀의 일부 또는 모두를 선택하고, 소정 전압을 제어 게이트에 인가했을 때의 드레인 전류(이하 셀 누설 전류)를 체크한다. 소거가 충분히 행해지고 있지 않은 상태에서는 부동 게이트 중에 전자가 다수 남아 있기 때문에, 셀 누설 전류는 작아진다. 한편, 소거가 진행됨에 따라 부동 게이트 중의 전자가 감소해 가기 때문에, 셀 누설 전류는 커진다. 따라서, 셀 누설 전류가 작을 때는 부동 게이트 중에 다수의 전자가 남아 있기 때문에, 셀에 인가하는 소거 전압을 낮게 하여 터널 절연막의 전계를 억제한다. 반대로, 셀 누설 전류가 클 때는 부동 게이트 중에 소수의 전자밖에 남아 있지 않기 때문에, 소거 전압을 높게 하더라도 터널 절연막에 과대하게 전계를 발생하지 않아 소거의 고속화가 가능해진다.

상기 발명에 따르면, 셀의 소거 진척 상태를 셀 누설 전류를 통해 검출하고, 그에 따라 소거 전압을 낮은 레벨에서 높은 레벨로 변동 제어하기 때문에, 제조 변동으로 인해 소거 속도가 변동되더라도, 터널 절연막으로의 과대한 전계가 인가되는 것을 피하면서, 소거 시간이 길어지는 것을 방지할 수 있어 최적의 소거 동작을 보증할 수 있다.

상기 목적을 달성하기 위해서, 본 발명의 제1 측면은 반도체 불휘발성 메모리에 있어서, 반도체 기판상에 터널 절연막을 통해 부동 게이트가 설치되고, 또한 제어 게이트를 구비하는 복수의 메모리 셀과,

소거 대상인 메모리 셀의 상기 제어 게이트에 누설 검출 전압을 인가하여 셀 누설 전류를 검출하고 상기 검출되는 셀 누설 전류에 따라 상기 제어 게이트 및 반도체 기판 사이에 인가하는 소거 전압을 서서히 증대하는 소거 제어 회로를 구비하는 것을 특징으로 한다.

상기 발명의 제1 특징에서, 일실시예에서는 상기 소거 제어 회로는 상기 셀 누설 전류가 제1 누설 전류일 때는 상기 소거 전압을 제1 전압으로 제어하고, 상기 셀 누설 전류가 상기 제1 누설 전류보다 큰 제2 누설 전류일 때는 상기 소거 전압을 상기 제1 전압보다 큰 제2 전압으로 제어한다.

또한 상기 발명의 제1 특징에서, 다른 실시예에서 상기 소거 제어 회로는 상기 셀 누설 전류가 소거 시간에 따라 상승하는 기준치보다 낮은 경우, 상기 소거 전압을 소거 시간에 따라 보다 높게 유도하고, 상기 셀 누설 전류가 상기 기준치보다 높은 경우, 상기 소거 전압을 소거 시간에 따라 보다 낮게 유도한다.

상기 목적을 달성하기 위해서, 본 발명의 제2 측면은 반도체 불휘발성 메모리에 있어서, 반도체 기판상에 터널 절연막을 통해 부동 게이트가 설치되며, 제어 게이트를 갖는 복수의 메모리 셀과,

소거 대상인 메모리 셀의 상기 제어 게이트에 누설 검출 전압을 인가하여 셀 누설 전류를 검출하고, 상기 검출되는 셀 누설 전류의 소거 시간에 대한 변화 속도에 따라 상기 제어 게이트 및 반도체 기판 사이에 인가하는 소거 전압의 상기 소거 시간에 대한 상승 속도를 제어하는 소거 제어 회로를 갖는 것을 특징으로 한다.

이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 이러한 실시예가 본 발명의 기술적 범위를 한정하는 것은 아니며, 본 발명의 기술적 범위는 특허청구의 범위와 같다.

도 2는 본 실시예에서의 반도체 불휘발성 메모리의 구성도이다. 도 2에 도시되는 바와 같이, 메모리 셀 어레이(MCA)에 대해 X 디코더(22)와 Y 디코더(24)가 설치된다. 외부로부터의 어드레스 신호 A0∼Am은 어드레스 버퍼(20)를 통해, X, Y 디코더(22, 24)에 공급된다. 메모리 셀 어레이(MCA) 외에 메모리 셀 어레이의 메모리 셀과 동일한 구성의 기준 셀을 복수 갖는 기준 셀 어레이(26)가 설치된다. 이 기준 셀 어레이(26)는 후술하는 바와 같이, 예컨대, 판독용 기준 셀, 기록(프로그램) 검 증용 기준 셀, 소거 검증용 기준 셀 및 누설 전류 검출용 기준 셀을 포함한다.

데이터 입출력 단자(DQ0∼DQn)는 입출력 회로(44)에 접속되어 기록시에는 기록 데이터가 기록 회로(36)에 공급되고, 판독시에는 판독 데이터가 비교기(42)에서 입출력 회로(44)로 공급된다.

반도체 불휘발성 메모리는 판독 동작, 기록 동작(프로그램 동작) 및 소거 동작을 실행한다. 각각의 동작에 있어서, 전술한 바와 같이 메모리 셀의 제어 게이트, 드레인 및 소스에 다른 전압을 인가할 필요가 있다. 그 때문에, 제어 회로(30)와, 이에 따라 제어되는 소거 회로(32), 기록 회로(36), 판독 회로(38, 40) 및 비교 회로(42)를 구비한다. 또한, 소거 동작시에 셀의 누설 전류를 검출하기 위해서 누전 검출 회로(34)가 설치된다.

구체적으로는 기록 동작시에는 제어 회로(30)가 기록 회로(36)에 기록 동작을 명령하고, 그것에 응답하여 기록 회로(36)가 메모리 셀의 제어 게이트, 드레인, 소스에 기록용 전압을 인가하여 부동 게이트로 전자를 주입한다. 그리고, 기록 회로(36)가 기준 전환 회로(28)에 기록 검증용 기준 셀을 선택하는 선택 신호를 부여하여 기록 검증한다. 또한, 판독시에는, 제어 회로(30)가 판독 회로(38)에 판독 동작을 명령하고, 그에 응답하여 기준 전환 회로(28)에 판독용 기준 셀을 선택하는 선택 신호가 부여되어 판독 동작이 행하여진다.

그리고, 소거 동작시에는, 제어 회로(30)가 소거 동작 명령을 소거 회로(32)에 공급하고, 소거 동작 명령에 응답하여, 소거 회로(32)가 소거용 전압을 메모리 셀의 제어 게이트, 드레인 및 소스에 인가하여 부동 게이트로부터 전자를 방출하 고, 소거 검증용 기준 셀을 선택하는 선택 신호를 부여하여 소거 검증한다. 메모리 셀 어레이(MCA)는 각각 복수의 메모리 셀을 갖는 메모리 블록을 복수개 가지며, 소거 동작은 각 메모리 블록마다로 통합하여 행해진다.

도 3은 기준 셀과 기준 전환 회로의 상세한 예를 도시한 도면이다. 도 3에는 워드선(WLOO∼WLm)과 비트선(BLO∼BLn)의 교차 위치에 m+1 행, n+1 열의 메모리 셀(MCOO∼MCmm)을 배치한 메모리 셀 어레이(MCA)가 표시된다. 워드선(WL)은 메모리 셀(MC)의 제어 게이트에 접속되어, 도 2의 X 디코더내의 워드선 구동 회로에 의해 각 동작 전압으로 구동된다. 또한, 메모리 셀의 드레인은 각 비트선(BL)에 접속되고, 그리고 메모리 셀의 소스는 소스선 제어 회로(50)에 의해 제어되는 소스선(SL)에 접속된다. 메모리 셀 어레이(MCA)의 비트선(BL)은 컬럼 게이트(CLGO∼CLGn)를 통해 셀 전류 검출용 저항(R1)에 접속된다. 컬럼 게이트(CLGO∼CLGn)는 Y 디코더 (24)에 의해 생성되는 컬럼 선택 신호(CLO∼CLn)에 의해 각각 도통/비도통으로 제어된다. 그리고, 저항(R1)은 판독 회로(38)의 일부분에 해당한다.

한편, 기준 셀 어레이(26)는 예컨대, 판독용 기준 셀(Qr), 기록 검증용 기준 셀(Qpr) 및 소거 검증용 기준 셀(Qev)을 갖는다. 그리고, 기준 전환 회로(28)의 전환 트랜지스터(Q1∼Q3)를 통해 기준 셀 전류 검출용 저항(R2)에 접속된다. 이 저항(R2)은 판독 회로(40)의 일부분에 해당한다.

또한, 기준 셀 어레이(26)은 소거시의 메모리 셀의 누설 전류를 검출하기 위한 누설 검출용 기준 셀(Qe1O∼Qe1n)을 갖는다. 예컨대, 소거시의 제어 게이트와 기판 사이에 인가하는 소거 전압을 32 단계에서 서서히 상승시키면서 제어할 경우, 이러한 누설 검출용 기준 셀은 32개 또는 31개 설치된다.

도 3에서는 제어 회로(30), 소거 회로(32), 누전 검출 회로(34) 및 기록 회로(36) 등이 기준 어레이(26)의 워드선(WLr)과 기준 선택 회로(28)에의 선택 신호(SEL)를 제어한다.

본 실시예에 있어서, 기록 동작에서는 종래예와 같이 메모리 셀 어레이 내의 선택된 메모리 셀에 기록 펄스가 인가된다. 그 후, 그 메모리 셀의 워드선 및 기준 셀 어레이(26)의 워드선(WLr)에 소정 전압이 인가되어 기준 전환 회로(28)의 트랜지스터(Q2)가 선택된다. 그리고, 기록 검증용 기준 셀(Qpv)에서 저항(R2)으로 흐르는 전류(Iref)로 인한 전압 강하와 메모리 셀로부터 저항(R1)으로 흐르는 셀 전류(IL)로 인한 전압 강하가 비교기(42)에 의해 비교되고, 기록이 종료했는지 아닌지의 여부를 판정하는 프로그램을 검증한다.

판독 동작에서는 종래와 마찬가지로 메모리 셀 어레이의 선택된 메모리 셀의 워드선(WL)과 기준 셀 어레이내의 워드선(Wr)에 판독용 소정 전압이 인가되어 기준 전환 회로(28)의 트랜지스터(Q1)가 선택되고, 상기와 같이 메모리 셀의 셀 전류(IL)와 기준 셀(Qr)의 전류(Iref)가 비교되고 데이터가 판독된다.

소거 동작에서는, 복수의 메모리 셀로 이루어지는 블록 내의 메모리 셀에 소거 펄스가 인가된다. 이 소거 펄스는 메모리 셀의 드레인을 부동 상태로 하고, 소스를 +5V로 한 상태로 워드선(WL)에 인가된다. 소거 펄스의 전압은 소거 전압 가변 방식에 따라, 소거 동작의 처음에는 예컨대 - 6V 정도로 절대치가 낮게 제어되고, 소거 시간의 경과에 따라, 즉 소거 펄스수의 증가에 따라 서서히 절대치가 상승하 여 -10V 정도가 된다. 이에 따라, 부동 게이트 내의 전자량을 고려하여 셀의 터널 절연막(13)에 과대한 전계가 인가되지 않도록 한다.

그리고, 소거 펄스를 인가할 때마다, 기준 셀 어레이의 소거 검증용 기준 셀 (Qev)을 선택하여 메모리 셀(MC)의 워드선(WL)과 기준 셀 어레이(26)의 워드선(WLr)에 소정 전압을 인가하고, 메모리 셀의 셀 전류(IL)와 기준 셀(Qev)의 기준 전류(Iref)를 비교하여 소거를 검증한다. 소거 검증용 기준 셀(Qev)은 셀 어레이 내의 메모리 셀과 같은 셀 구성을 가지며, 그 부동 게이트 내에 소거 검증에 대응하는 양의 전자가 미리 주입되어 있다. 따라서, 소거 펄스를 인가함으로써 메모리 셀의 부동 게이트 내의 전자가 방출되어 그 전자량이 소거 검증용 기준 셀(Qev)의 부동 게이트 내의 전자의 양보다 적다는 것이 각각의 셀 전류(IL) 및 기준 누설 전류(Iref)를 비교함으로써 확인된다.

본 실시예에서는 소거 동작시 소거 펄스 전압을 소거 중인 메모리 셀의 셀 누설 전류에 따라 가변 제어한다. 그 때문에, 소거 중인 메모리 셀의 셀 누설 전류(IL)가 어떤 레벨에 있는지를 검출해야 한다. 메모리 셀의 워드선(WL)에 소정 전압을 인가하여 드레인에 흐르는 셀 누설 전류치를 검출하기 위해서 도 3의 예에서는 기준 셀 어레이 내의 누설 전류 검출용 기준 셀 군(Qe1O∼Qe1n)을 이용한다.

소거 동작 중인 누설 검출 동작에서는, 누전 검출 회로(34)에 의해 X 디코더(22)에 소거 중인 메모리 셀의 일부 또는 전부의 워드선(WL)에 소정 정전압이 인가된다. 이 소정 정전압은 소거 중인 메모리 셀이 약간의 드레인 전류를 흘리는 정도이며, 예컨대 4V 정도이다. 또한, 누전 검출 회로(34)에 의해, Y 디코더에 일부 또는 전부의 비트선이 선택된다. 그리고, 누전 검출 회로(34)는 선택 신호(SEL)에 의해 누설 검출용 기준 셀 선택 트랜지스터(Q4O∼Q4n)를 차례차례 선택하여 메모리 셀로부터의 셀 누설 전류(IL)와 기준 전류(Iref)를 비교하고, 셀 누설 전류(IL)가 어떤 레벨에 있는지를 검출한다.

따라서, 누설 검출용 기준 셀은 각각의 부동 게이트 내의 전자량이 단계적으로 상이하도록 설정되어 기준 전류(Iref)가 단계적으로 상이하게 된다. 따라서, 비교기(42)에 의해 셀 누설 전류(IL)와 기준 전류(Iref)에 의한 저항(R1, R2)의 전압 강하를 비교함으로써 셀 누설 전류가 어떤 레벨에 있는지를 검출할 수 있다.

이와 같이 소거 중인 메모리 셀의 셀 누설 전류치를 검출함으로써, 간접적으로 메모리 셀의 부동 게이트 내의 전자량을 검출할 수 있다. 따라서, 그 셀 누설 전류에 따라 소거 펄스 전압을 -6V에서 -10V까지를 단계적으로 변화시킬 수 있다. 제어되는 소거 펄스 전압은 예컨대 -6V에서 -10V까지 32단계로 가변 제어된다. 그리고, 검출된 셀 누설 전류치가 미리 설정된 기준 전류치가 되도록 셀 누설 전류치가 기준치보다 작은 경우는 소거 펄스 전압을 보다 크게 하고, 셀 누설 전류치가 기준치보다 큰 경우는 소거 펄스 전압을 보다 작게 하도록 제어된다. 단지, 전체적으로는 소거 펄스 전압이 -6V에서 -10V로 순차 변화되도록 제어된다. 그리고, 소거 동작이 메모리 블록마다 행해질 경우, 메모리 블록 내의 모든 메모리 셀의 누설 전류의 합계가 검출된다.

도 4는 소거 동작의 흐름도이다. 전제로서, 도 4의 소거 동작에 들어 가기 전에, 모든 소거 대상 셀이 프로그램 상태로 된다. 이하, 흐름도에 따라 설명하면, 최초로 소거를 검증한다(S10). 소거 검증에서는, 전술한 바와 같이, 소거 대상 메모리 셀의 부동 게이트 내의 전자가 충분히 방출되었는지 아닌지 워드선에 소정의 정전압을 인가했을 때의 셀 전류가 소거 검증용 기준 셀의 기준 전류보다 큰지 여부에 의해 검출된다. 충분히 전자가 방출되면, 셀 트랜지스터의 한계치 전압이 충분히 낮아져서 셀 전류가 기준 전류보다 커지기 때문이다.

통상, 소거 동작의 초기 단계에서는 소거 검증을 통과할 수 없다. 따라서, 소거 대상의 메모리 셀을 갖는 블록에 대해 소거 펄스를 인가한다(S12). 구체적으로는, 메모리 셀의 드레인을 부동 상태로 하여 소스선을 +5V로 하고, 워드선(WL)에 -6V의 소거 펄스를 인가한다. 그리고, 그 소거 펄스 수(N)를 카운트하기 위해서 +1한다.

다음에, 소거 대상 셀의 누설 전류를 검출한다(S14). 구체적으로는, 전술한 바와 같이, 소거 대상 셀의 일부 또는 전부의 워드선에 +4V 정도를 인가하고, 마찬가지로 기준 셀의 워드선에도 +4V 정도를 인가한다. 그리고, 기준 전환 회로의 트랜스퍼 게이트(Q4O∼Q4n)를 순차적으로 선택하고, 메모리 셀의 드레인으로부터 누설하는 셀 누설 전류(IL)와 기준 셀로부터의 기준 전류(Iref)를 순차로 비교하여 셀 누설 전류가 어떤 레벨에 있는지를 검출한다.

검출된 셀 누설 전류가 기준이 되는 누설 전류보다 낮은 경우는, 메모리 셀의 소거 속도가 느려서 예정한 레벨만큼 부동 게이트 내의 전자가 방출되지 않는다는 것을 의미한다. 따라서, 소거 펄스 전압을 예정보다도 높게 하여 소거 속도를 높이도록 제어한다(S22).

검출된 셀 누설 전류가 기준이 되는 누설 전류보다 높은 경우는, 메모리 셀의 소거 속도가 빨라서 예정한 레벨 이상 부동 게이트 내의 전자의 방출이 행해진 것을 의미한다. 따라서, 이 경우는, 터널 절연막으로의 과대한 전계가 인가되는 상태를 완화하기 위해서 소거 펄스 전압을 강하시키도록, 또는 소거 펄스 전압의 상승을 억제하도록 제어한다(S18).

검출된 셀 누설 전류가 기준이 되는 누설 전류와 동등하면, 소거 펄스 전압을 예정한 레벨로 유지한다(S20).

이상, 소거 검증(S10)과 소거 펄스 인가(S12)와 소거 대상 셀의 누설 전류의 검출(S14)과 그에 따라 소거 전압의 제어 신호(S18, S20, S22)가 소거 검증에서 통과할 때까지 반복된다.

도 5 및 도 6은 소거 동작에서의 소거 전압 제어예를 설명하는 도면이다. 도 5는 소거 동작이 느린 메모리 경우의 소거 동작을 설명하고, 도 6은 소거 동작이 빠른 메모리 경우의 소거 동작을 각각 도시한다. 도면 중에서 소거 펄스 전압(VCG)과 부동 게이트내의 전자량(NFG)과 셀 누설 전류(IL)가 횡축의 소거 시간 t(소거 펄스 수)에 대하여 도시된다. 그리고, 도면 중에서 실선은 미리 설정된 소거 시간에 대한 이상적인 소거 펄스 전압, 부동 게이트 내의 전자량 및 셀 누설 전류이며, 파선은 상기한 이상적인 소거 펄스 전압 곡선(실선)으로 제어한 경우의 부동 게이트 내의 전자량과 셀 누설 전류이며, 또한 일점 쇄선이 본 실시예의 방법으로 소거 펄스 전압을 제어한 경우의 부동 게이트내의 전자량과 셀 누설 전류이다.

미리 설정한 소거 펄스 전압(VCG)은 부동 게이트내의 전자량(NFG)의 감소에 따른 셀의 누설 전류(IL)의 증가에 따라 -6V에서 서서히 그 절대치가 상승하여-10V까지 제어되고, 그 후는 소거 검증을 통과할 때까지 -10V가 유지된다.

이에 대하여, 도 5의 소거 속도가 느린 메모리 셀의 경우, 소거 펄스 전압 (VCG)을 소거 시간에 따라 획일적으로 실선대로 제어하면, 파선으로 표시되는 대로 부동 게이트내의 전자량(NFG)의 감소가 완만해지고, 그에 따라 셀의 누설 전류 (IL)의 증가도 완만해진다. 그 결과, 총 소거 시간이 이상적으로는 t0인 것에 대해 t1으로 시간이 늦어진다. 따라서, 본 실시예에서는 셀 누설 전류(IL)가 실선으로 표시한 기준치보다 낮아지는 경우가 검출되면, 그에 응답하여 소거 펄스 전압(VCG)이 실선의 기준치보다 높아지도록 제어된다. 즉, 일점 쇄선으로 표시한 바와 같이, 소거 펄스 전압(VCG)의 상승 곡선이 보다 급격해지도록 제어된다. 이에 따라, 터널 절연막에는 보다 높은 전계가 인가되고, 예컨데 터널 절연막이 공정 변동으로 인해 두껍더라도, 이상적인 곡선과 같이 부동 게이트 내의 전자량이 감소하고, 셀의 누설 전류가 증가한다. 그 결과, 소거 시간은 이상적인 시간 t0로 된다. 이 경우, 소거 전압이 보다 높아지도록 유도되더라도 터널 절연막이 두껍기 때문에, 과대한 전계가 인가되지는 않는다.

한편, 도 6의 소거 속도가 빠른 메모리 셀의 경우, 소거 펄스 전압(VCG)을 실선대로 제어하면, 파선으로 표시되는 대로 부동 게이트 내의 전자량(NFG)이 급격히 감소하고, 그에 따른 셀 누설 전류(IL)의 증가가 급격해진다. 그 결과, 터널 절연막에는 과대한 전계가 인가된 상태가 계속된다. 따라서, 본 실시예에서는 셀 누설 전류(IL)가 실선의 기준치보다 높은 경우가 검출하면, 일점 쇄선으로 표시한 바 와 같이, 소거 펄스 전압(VCG)을 실선의 기준치보다 낮아지도록 제어한다. 이에 따라, 터널 절연막에 인가되는 과대한 전계가 완화된다. 이러한 제어로 인해 터널 현상에 의한 전자의 방출 속도는 둔화하지만, 소거 시간의 기준치 t0보다 소거 시간이 늦어지는 일은 없다.

도 5 및 도 6에서 도시한 바와 같이, 소거 회로는 셀 누설 전류(IL)가 작은 기간은 부동 게이트 내의 전자가 아직 많기 때문에, 소거 펄스 전압(VCG)의 절대치를 낮게 억제하여 터널 절연막에 과대한 전계가 인가되는 것을 방지하고, 셀 누설 전류(IL)가 커지는 기간은 부동 게이트내의 전자는 적어지고 있기 때문에, 소거 펄스 전압(VCG)의 절대치를 높게 하여 소거의 고속화를 꾀할 수 있다. 그리고, 제조 변동으로 인해 소거 속도가 변동되더라도, 셀 누설 전류(IL)에 따라 소거 펄스 전압의 절대치를 서서히 상승시키기 때문에, 최적의 소거 동작 곡선에 따라 소거를 할 수 있어 터널 절연막으로의 과대한 전계의 인가를 피하면서 소거 시간이 길어지는 것을 방지할 수 있다.

본 실시예에서는, 터널 절연막으로의 과대한 전하의 인가를 피하기 위해서는 부동 게이트 내의 축적 전자 수의 변화를 감시하여, 도 6과 같이 소거 속도가 빠른 경우는 소거 전압의 상승을 억제하도록 하고, 도 5와 같이 소거 속도가 느린 경우는 소거 전압의 상승을 촉진하여 소거 시간이 길어지지 않도록 한다. 소거 속도가 느린 경우는 터널 절연막의 막 두께가 두껍기 때문에 소거 전압의 상승을 빠르게 하더라도 터널 절연막에 과대한 전계가 인가되는 일은 없다. 그 때문에, 셀 누설 전류가 소거 시간(소거 펄스수)에 따라 상승하는 기준치보다 높은지 낮은지를 판정 하고 있다.

따라서, 다른 제어 방법으로서 셀 누설 전류의 변화 속도를 감시하도록 하더라도 같은 제어가 가능하다. 즉, 도 5와 같이 셀 누설 전류의 상승 속도가 낮은 경우는 소거 펄스 전압의 절대치를 높게 유도하고, 도 6과 같이 셀 누설 전류의 상승 속도가 높은 경우는 소거 펄스 전압의 절대치를 낮게 유도함으로써도 같은 제어를 할 수 있다. 이 제어 방법의 경우는 도 4의 흐름도의 공정 S16에서 검출된 셀 누설 전류의 변화 속도가 기준치에 대하여 높은지 낮은지에 의해 각각 소거 펄스 전압(VCG)이 제어된다.

이상의 실시예를 정리하면 이하의 부기(附記)하는 바와 같다.

(부기 1) 반도체 불휘발성 메모리에 있어서,

반도체 기판상에 터널 절연막을 통해 부동 게이트가 설치되고, 또한 제어 게이트를 갖는 복수의 메모리 셀과,

소거 대상인 메모리 셀의 상기 제어 게이트에 누설 검출 전압을 인가하여 셀 누설 전류를 검출하고, 상기 검출되는 셀 누설 전류에 따라 상기 제어 게이트 및 반도체 기판 사이에 인가하는 소거 전압을 서서히 증가시키는 소거 제어 회로를 갖는 것을 특징으로 하는 반도체 불휘발성 메모리.

(부기 2) 부기 1에 있어서,

상기 소거 제어 회로는 상기 셀 누설 전류가 제1 누설 전류일 때는 상기 소거 전압을 제1 전압으로 제어하고, 상기 셀 누설 전류가 상기 제1 누설 전류보다 큰 제2 누설 전류일 때는 상기 소거 전압을 상기 제1 전압보다 큰 제2 전압으로 제 어하는 것을 특징으로 하는 반도체 불휘발성 메모리.

(부기 3) 부기 2에 있어서, 각각 누설 전류가 다른 복수의 기준 셀을 더 구비하며,

상기 소거 제어 회로는 상기 셀 누설 전류와 상기 복수의 기준 셀의 기준 누설 전류를 각각 비교하여 상기 비교 결과에 따라 상기 셀 누설 전류를 검출하는 것을 특징으로 하는 반도체 불휘발성 메모리.

(부기 4) 부기 1 또는 2에 있어서, 소거 동작은 복수의 메모리 셀을 갖는 블록 단위로 행해지고,

상기 소거 제어 회로는 소거 대상인 블록내 메모리 셀의 셀 누설 전류의 총합을 검출하여 상기 셀 누설 전류의 총합에 따라 상기 소거 전압을 가변 제어하는 것을 특징으로 하는 반도체 불휘발성 메모리.

(부기 5) 부기 1 또는 2에 있어서, 상기 소거 제어 회로는 상기 누설 전류가 소거 시간에 따라 상승하는 기준 전류치와 동등한 경우는 상기 소거 전압을 소거 시간에 따라 상승하는 기준 전압치로 유지하고, 상기 셀 누설 전류가 소거 시간에 따라 상승하는 기준 전류치보다 낮은 경우는 상기 소거 전압을 소거 시간에 따라 상승하는 기준 전압치보다 높게 유도하며, 상기 셀 누설 전류가 상기 기준 전류치보다 높은 경우는, 상기 소거 전압을 소거 시간에 따라 상승하는 기준 전압치보다 낮게 유도하는 것을 특징으로 하는 반도체 불휘발성 메모리.

(부기 6) 부기 1 또는 2에 있어서, 상기 소거 제어 회로는 상기 셀 누설 전류가 소거 시간에 대해 제1 변화 속도를 갖는 경우는 상기 소거 전압을 소거 시간 에 대해 제1 상승 속도로 상승시키고, 상기 셀 누설 전류가 상기 제1 변화 속도보다 빠른 변화 속도를 갖는 경우는 상기 소거 전압을 상기 제1 상승 속도보다 느린 상승 속도로 상승시키며, 상기 셀 누설 전류가 상기 제1 변화 속도보다 느린 변화 속도를 갖는 경우는 상기 소거 전압을 상기 제1 상승 속도보다 빠른 상승 속도로 상승시키는 것을 특징으로 하는 반도체 불휘발성 메모리.

(부기 7) 부기 1 또는 2에 있어서, 상기 소거 제어 회로는 소거 동작시에 소거 검증, 소거 전압의 인가 및 상기 셀 누설 전류의 검출을 상기 소거 검증을 통과할 때까지 반복하여 행하는 것을 특징으로 하는 반도체 불휘발성 메모리.

(부기 8) 반도체 불휘발성 메모리에 있어서,

소거 대상인 메모리 셀의 상기 제어 게이트에 누설 검출 전압을 인가하여 셀 누설 전류를 검출하고, 상기 검출되는 셀 누설 전류의 소거 시간에 대한 변화 속도에 따라 상기 제어 게이트 및 반도체 기판 사이에 인가하는 소거 전압의 상기 소거 시간에 대한 상승 속도를 제어하는 소거 제어 회로를 갖는 것을 특징으로 하는 반도체 불휘발성 메모리.

(부기 9) 부기8에 있어서, 상기 소거 제어 회로는 상기 셀 누설 전류가 소거시간에 대한 제1 변화 속도를 갖는 경우는 상기 소거 전압을 제1 상승 속도로 제어하고, 상기 셀 누설 전류가 상기 제1 변화 속도보다 빠른 제2 변화 속도를 갖는 경우는 상기 소거 전압을 상기 제1 상승 속도보다 느린 제2 상승 속도로 제어하는 것 을 특징으로 하는 반도체 불휘발성 메모리.

이상, 본 발명에 따르면, 제조 변동이 발생하더라도, 부동 게이트를 갖는 메모리 셀의 터널 절연막에 과대한 전계를 인가하지 않고, 소거 시간이 길어지는 것을 방지하여 최적의 소거 동작을 할 수 있다.

Claims

반도체 불휘발성 메모리에 있어서,

반도체 기판상에 터널 절연막을 통해 부동 게이트가 설치되고, 또한 제어 게이트를 갖는 복수의 메모리 셀과,

소거 대상인 메모리 셀의 상기 제어 게이트에 누설 검출 전압을 인가하여 셀 누설 전류를 검출하는 누전 검출 회로와,

상기 누전 검출 회로에 의해 검출된 셀 누설 전류에 따라 상기 제어 게이트 및 반도체 기판 사이에 인가하는 소거 전압을 서서히 증가시키는 소거 제어 회로를 갖는 것을 특징으로 하는 반도체 불휘발성 메모리.
제1항에 있어서, 상기 소거 제어 회로는 상기 셀 누설 전류가 제1 누설 전류 일 때는 상기 소거 전압을 제1 전압으로 제어하고, 상기 셀 누설 전류가 상기 제1 누설 전류보다 큰 제2 누설 전류일 때는 상기 소거 전압을 상기 제1 전압보다 큰 제2 전압으로 제어하는 것을 특징으로 하는 반도체 불휘발성 메모리.
제2항에 있어서, 각각 누설 전류가 다른 복수의 기준 셀을 더 구비하며,

상기 소거 제어 회로는 상기 셀 누설 전류와 상기 복수의 기준 셀의 기준 누설 전류를 각각 비교하여 상기 비교 결과에 따라 상기 셀 누설 전류를 검출하는 것을 특징으로 하는 반도체 불휘발성 메모리.
제1항 또는 제2항에 있어서, 상기 소거 제어 회로는 상기 누설 전류가 소거 시간에 따라 상승하는 기준 전류치와 동등한 경우는 상기 소거 전압을 소거 시간에 따라 상승하는 기준 전압치로 유지하고, 상기 셀 누설 전류가 소거 시간에 따라 상승하는 기준 전류치보다 낮은 경우는 상기 소거 전압을 소거 시간에 따라 상승하는 기준 전압치보다 높게 유도하며, 상기 셀 누설 전류가 상기 기준 전류치보다 높은 경우는 상기 소거 전압을 소거 시간에 따라 상승하는 기준 전압치보다 낮게 유도하는 것을 특징으로 하는 반도체 불휘발성 메모리.
제1항 또는 제2항에 있어서, 상기 소거 제어 회로는 상기 셀 누설 전류가 소거 시간에 대해 제1 변화 속도를 갖는 경우는 상기 소거 전압을 소거 시간에 대해 제1 상승 속도로 상승시키고, 상기 셀 누설 전류가 상기 제1 변화 속도보다 빠른 변화 속도를 갖는 경우는 상기 소거 전압을 상기 제1 상승 속도보다 느린 상승 속도로 상승시키며, 상기 셀 누설 전류가 상기 제1 변화 속도보다 느린 변화 속도를 갖는 경우는 상기 소거 전압을 상기 제1 상승 속도보다 빠른 상승 속도로 상승시키는 것을 특징으로 하는 반도체 불휘발성 메모리.
반도체 불휘발성 메모리에 있어서,

반도체 기판상에 터널 절연막을 통해 부동 게이트가 설치되고, 또한 제어 게이트를 갖는 복수의 메모리 셀과,

소거 대상인 메모리 셀의 상기 제어 게이트에 누설 검출 전압을 인가하여 셀 누설 전류를 검출하는 누전 검출 회로와,

상기 누전 검출 회로에 의해 검출된 셀 누설 전류의 소거 시간에 대한 변화 속도에 따라 상기 제어 게이트 및 반도체 기판 사이에 인가하는 소거 전압의 상기 소거 시간에 대한 상승 속도를 제어하는 소거 제어 회로를 갖는 것을 특징으로 하는 반도체 불휘발성 메모리.