JPH08273378A - 不揮発性メモリの消去特性向上回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＥＥＰＲＯＭ等のデータの書き込み読み出し
が可能であり且つデータの電気的消去が可能な不揮発性
メモリの消去電圧の大きさを可変できる不揮発性メモリ
の消去特性向上回路を提供することを目的とする。 【構成】 ビット線８に流れる電流に応じて不揮発性メ
モリの消去電圧の大きさを制御できる様にした。これに
より、不揮発性メモリのデータの消去特性を向上させる
ことができ、不揮発性メモリにデータを再書き込みする
場合の書き込み回数の向上を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＥＥＰＲＯＭ等のデー
タの書き込み読み出しが可能な不揮発性メモリのデータ
を消去するのに好適な不揮発性メモリの消去特性向上回
路に関する。

【０００２】

【従来の技術】最近、データの書き込み及び読み出しが
可能で且つ書き込み済みデータを電気的に消去可能なＥ
ＥＰＲＯＭは、マスクＲＯＭに代わりマイクロコンピュ
ータ内部に内蔵され、該マイクロコンピュータの動作制
御用のプログラムデータが書き込まれて使用される用途
が多い。特に、マスクＲＯＭとＥＥＰＲＯＭとを比較す
ると、プログラムデータを変更するには、前者のマスク
ＲＯＭの場合は新たなマスクを起こさなければならない
為にコストも時間もかかる問題があるが、後者のＥＥＰ
ＲＯＭの場合には電気的に書き込み済みデータの消去が
可能な為、ＥＥＰＲＯＭ自体はマスクＲＯＭに比べて高
価ではあるものの何度でもデータの書き換えをできる利
点を持っている。

【０００３】ここで、図３を用いて、ＥＥＰＲＯＭの１
個のメモリセルに対する書き込み及び読み出し動作につ
いて説明する。図３は、フローティングゲートを有する
ＭＯＳトランジスタであり、ＥＥＰＲＯＭの１ビット分
のメモリセルとして機能するものである。図３におい
て、（１）はフローティングゲート、（２）はゲート、
（３）はドレイン、（４）はソース、（５）は絶縁膜で
ある。そして、ソース（４）、ドレイン（３）及びゲー
ト（２）には各々電圧Ｖ１、Ｖ２及びＶ３が印加され
る。

【０００４】まず、フローティングゲート（１）に電荷
を蓄える場合、ソース（４）に電圧Ｖ１（例えば１２ボ
ルト）を印加し、ドレイン（３）に電圧Ｖ２（例えば
０．７ボルト）を印加し、更にゲート（２）に電圧Ｖ３
（例えば２ボルト）を印加する。すると、ゲート（２）
が正に帯電されると共にソース（４）及びドレイン
（３）間に１１．３ボルトもの大きい電位差が生じる
為、このソース（４）及びドレイン（３）間に負の電荷
が生じてソース（４）からドレイン（３）に電流が流れ
る。この時、ソース（４）及びドレイン（３）間には両
電極間の大きい電位差に従ってホットエレクトロンと称
する電荷が生じ、この電荷が絶縁膜（５）の障壁を越え
てフローティングゲート（１）に入り込み、即ち、フロ
ーティングゲート（１）には負の電荷が蓄えられたこと
になる。こうして、フローティングゲート（１）に負の
電荷を蓄えたＭＯＳトランジスタを導通させようとして
ゲート（２）及びソース（４）間に一定の電位差を与え
ても、フローティングゲート（１）が負に帯電されてい
ることから、ソース（４）及びドレイン（３）間のチャ
ンネルのフローティングゲート（１）付近の電流路のみ
正に帯電されてしまい、これよりソース（４）及びドレ
イン（３）間に電流が流れることはない。この、フロー
ティングゲート（１）に電荷を蓄えた状態をデータ
「０」の書き込み状態と定義する。

【０００５】一方、フローティングゲート（１）に電荷
を蓄えない場合、ドレイン（３）に印加される電圧Ｖ２
を０．７ボルトから４ボルトに上昇させる。これによ
り、ドレインソース間の電位差が８ボルトとなって前記
ホットエレクトロンが発生しなくなり、フローティング
ゲート（１）が負に帯電されることはない。従って、フ
ローティングゲート（１）が負に帯電されていないＭＯ
Ｓトランジスタのゲート（２）及びソース（４）間に導
通の為の一定電位差を与えると、ゲート（２）及びフロ
ーティングゲート（１）が正に帯電されることからソー
スドレイン間には負の電荷が帯電することになり、これ
よりソースドレイン間に電流が流れる。この、フローテ
ィングゲート（１）に電荷を蓄えない状態をデータ
「１」の書き込み状態と定義する。

【０００６】上記の如くして、ＥＥＰＲＯＭを構成する
各フローティングゲート付きＭＯＳトランジスタ（メモ
リセル）に「１」又は「０」を書き込むことにより、前
記ＥＥＰＲＯＭをプログラムメモリとして機能させるこ
とができる。ところで、ＥＥＰＲＯＭは上記の如くデー
タの電気的消去が可能である。これを実行するには、ゲ
ート（２）に、フローティングゲート（１）に負の電荷
を蓄える時以上に高い電圧Ｖ３（例えば１５ボルト）を
印加してやればよい。こうすることにより、ゲート
（２）が正に帯電されることから、フローティングゲー
ト（１）に帯電していた負の電荷がゲート（２）側に移
動し、フローティングゲート（１）の帯電電荷を除去し
て元の状態に戻すことができる。

【０００７】

【発明が解決しようとする課題】ところで、上記従来の
技術において、フローティングゲート（１）の負の帯電
電荷をどの程度除去できるかは、一定時間当たりにゲー
ト（２）に印加される電圧Ｖ３の大きさによることにな
る。即ち、ゲート（２）への電圧Ｖ３が大きいほどフロ
ーティングゲート（１）の負の帯電電荷を確実に除去で
きることになる。

【０００８】しかしながら、従来は、フローティングゲ
ート（１）の負の電荷を除去することを目的として、ゲ
ート（２）に印加される電圧Ｖ３の大きさも印加時間も
一定であった。その為、ＥＥＰＲＯＭのデータの電気的
消去を何度も繰り返していると、場合によっては、電気
的消去を行ったつもりでいてもＥＥＰＲＯＭの一部のメ
モリセルのフローティングゲートでは負の電荷が完全に
除去されないで一部残っている状況が起こり得る。する
と、フローティングゲートに負の電荷が残った状態の所
定のメモリセルをデータ「１」の書き込み状態としたい
場合（フローティングゲートへの負の電荷の帯電を行い
たくない場合）、既にフローティングゲートが負に帯電
されてしまっている為、このメモリセルはデータ「０」
の書き込み状態となってしまい、使用者の意図に反した
データの書き込み状態となってしまい、即ち、誤ったプ
ログラムデータがＥＥＰＲＯＭに書き込まれてマイクロ
コンピュータの誤動作の原因となる問題があった。

【０００９】そこで、本発明は、ＥＥＰＲＯＭ等のデー
タの書き込み読み出しが可能であり且つデータの電気的
消去が可能な不揮発性メモリの消去電圧の大きさを可変
できる不揮発性メモリの消去特性向上回路を提供するこ
とを目的とする。

【００１０】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、データの書き込み読み出しが可能な不揮発性メモ
リを構成する複数のメモリセルを、マトリクス配置され
た複数のビット線及びワード線の交差上に接続し、選択
されたワード線に対応するビット線に流れる電流を電圧
に変換する電流電圧変換手段と、前記電流電圧変換手段
から得られた電圧をデジタル値に変換するＡＤ変換手段
と、前記ＡＤ変換手段から得られるデジタル値と基準と
なるデジタル値とを比較判定する比較判定手段と、前記
比較判定手段の出力に応じて、前記メモリセルのデータ
を消去する為の消去電圧の大きさを制御して、対応する
前記ワード線に一定時間印加させる消去電圧制御手段
と、を備えた点である。

【００１１】

【作用】本発明によれば、ビット線に流れる電流に応じ
て不揮発性メモリの消去電圧の大きさを制御できる様に
した。これにより、不揮発性メモリのデータの消去特性
を向上させることができ、不揮発性メモリにデータを再
書き込みする場合の書き込み回数の向上を図ることがで
きる。

【００１２】

【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明の不揮発性メモリの消去特性向上回路
を示す図である。尚、図１の構成はマイクロコンピュー
タ内部に集積化されているものとする。図１において、
（６）はフローティングゲートを有する１個のＭＯＳト
ランジスタであり、該ＭＯＳトランジスタ（６）の複数
の集合体から、データの書き込み読み出しが可能で且つ
データの電気的消去が可能なＥＥＰＲＯＭ（図示せず）
が構成される。該ＥＥＰＲＯＭには、マイクロコンピュ
ータの動作を制御する為のプログラムデータが記憶され
るプログラム領域又は各種データ領域等が振り分けられ
ている。尚、ＭＯＳトランジスタ（６）のゲートはワー
ド線（７）と接続され、ドレインはビット線（８）と接
続され、ソースはソース線（９）と接続されている。ワ
ード線（７）及びビット線（８）は複数のＭＯＳトラン
ジスタ（６）を接続できる様にマトリクス配置されてい
るものとする。また、ワード線（７）にはＮＭＯＳトラ
ンジスタ（１０）を介してデータ消去の為の高電圧の消
去電圧Ｖｅｒｓ（後述する電圧Ｖ１〜Ｖ４の何れか）が
印加されるか、又は、ＮＭＯＳトランジスタ（１１）を
介してＭＯＳトランジスタ（６）のデータの書き込み又
は読み出しの為のＷ／Ｒ電圧が印加される構成となって
いる。

【００１３】（１２）はセンスアンプ（電流電圧変換手
段）であり、ワード線（７）が選択されて読み出し電圧
がＭＯＳトランジスタ（６）のゲートに印加された時の
ビット線（８）に流れる電流を検出し、該電流を電圧に
変換するものである。例えば、ＭＯＳトランジスタ
（６）のフローティングゲートに負の電荷が蓄えられて
いる場合、データ「０」が書き込まれた状態であるが、
この場合はゲートに読み出し電圧を印加しても、ドレイ
ンソース路に電流が流れない為、ビット線（８）に電流
は流れない。反対に、ＭＯＳトランジスタ（６）のフロ
ーティングゲートに電荷を蓄えない場合、データ「１」
を書き込んだ状態であるが、この場合はゲートに読み出
し電圧を印加すると、ドレインソース路に電流が流れＭ
ＯＳトランジスタ（６）がオンする為、ビット線（８）
には電流が流れる。また、ＭＯＳトランジスタ（６）の
書き込み済みデータの消去を行ったもののフローティン
グゲートに負の電荷が多少なりとも残っている場合、ゲ
ートに読み出し電圧を印加すると、ドレインソース間の
チャンネルの一部が僅かに正に帯電するものの、ドレイ
ンソース間が導通してビット線（８）に僅かながら電流
が流れることになる。即ち、ＭＯＳトランジスタ（６）
のフローティングゲートに対する負の電荷の蓄積量に応
じた電流がビット線（８）に流れることになる。具体的
にはフローティングゲートへの負の電荷の蓄積量が少な
いとビット線（８）に大きい電流が流れ、逆にフローテ
ィングゲートへの負の電荷の蓄積量が多いとビット線
（８）に小さい電流しか流れないことになる。本発明
は、このビット線（８）を流れる電流の大きさを基にＭ
ＯＳトランジスタ（６）のデータの消去電圧の大きさを
制御するものである。

【００１４】（１３）はＡＤ変換器（ＡＤ変換手段）で
あり、センスアンプ（１２）から得られたアナログの電
圧値をデジタル値に変換するものである。本実施例で
は、２ビットの４種類のデジタル値「１１」「１０」
「０１」「００」に変換するものとする。また、ＡＤ変
換器（１３）は２ビットのデジタル値を出力すると共
に、マイクロコンピュータに対してＭＯＳトランジスタ
（６）のデータ消去の為の消去電圧の大きさを制御する
為のサブルーチンプログラムを実行させるべくその旨の
割り込み信号も発生する。

【００１５】（１４）はアキュムレータ（ＡＣＣ）であ
り、ＡＤ変換器（１３）から出力された２ビットのデジ
タル値を一時的に保持するものである。（１５）はマス
クＲＯＭ、（１６）はマスクＲＯＭ（１５）のアドレス
をアクセスするプログラムカウンタＰＣである。ここ
で、本実施例においては、マスクＲＯＭ（１５）内部に
は、テーブルデータとして、ＡＤ変換器（１３）から出
力され得る４種類の２ビットデジタル値に対応するＴＢ
１，ＴＢ２，ＴＢ３及びＴＢ４の４種類が記憶されてい
るものとする。この４種類のテーブルデータは、各々３
ビットの制御ビットＡＢＣから成るものであり、後述す
るレジスタにセットされるデジタル値である。（１７）
は判別部であり、後述するＡＬＵの演算結果に基づきプ
ログラムカウンタ（１６）の値を変更するものである。
（１８）は演算論理ユニット（ＡＬＵ）であり、アキュ
ムレータ（１４）に一時保持されている２ビットデジタ
ル値とＲＯＭ（１５）から読み出された基準となる２ビ
ットデジタル値とを比較して一致しているか否かの判定
結果を内部バス（１９）を介して判別部（１７）に印加
させるものである。

【００１６】（２０）は３ビット構成のレジスタであ
り、ＲＯＭ（１５）から読み出されたデータブルデータ
ＴＢ１〜ＴＢ４の何れか１つに設定されている３ビット
ＡＢＣの制御ビットがセットされるものである。（２
１）は昇圧回路であり、電源Ｖｄｄ（５ボルト）を１６
ボルトまで昇圧するものである。この昇圧回路（２１）
の出力電圧１６ボルトをＶ１とする。昇圧回路（２１）
の出力には、各々のゲート及びドレインが接続されたＮ
ＭＯＳトランジスタ（２２）〜（２７）が直列接続され
ている。そして、ＮＭＯＳトランジスタ（２２）（２
３）の両端にはトランスミッションゲート（２８）が並
列接続され、ＮＭＯＳトランジスタ（２４）（２５）の
両端にはトランスミッションゲート（２９）が並列接続
され、更にＮＭＯＳトランジスタ（２６）（２７）の両
端にはトランスミッションゲート（３０）が並列接続さ
れている。そして、３個のトランスミッションゲート
（２８）（２９）（３０）の制御端には各々レジスタ
（２０）にセットされた制御ビットＡＢＣが印加され、
各ゲートの開閉制御を行う様になっている。ＮＭＯＳト
ランジスタ（２７）のソースが消去電圧Ｖｅｒｓとな
る。

【００１７】ここで、ＮＭＯＳトランジスタ（２２）〜
（２７）の電圧降下を０．５ボルトとすると、ＮＭＯＳ
トランジスタ（２３）（２４）の接続点電圧Ｖ２、ＮＭ
ＯＳトランジスタ（２５）（２６）の接続点電圧Ｖ３、
及びＮＭＯＳトランジスタ（２７）のソース電圧Ｖ４
は、各々トランスミッションゲート（２８）（２９）
（３０）が全て開いている状態で１５ボルト、１４ボル
ト、及び１３ボルトとなる。これらの電圧Ｖ１〜Ｖ４の
何れか１つをトランスミッションゲート（２８）（２
９）（３０）の開閉制御により消去電圧Ｖｅｒｓとする
のである。

【００１８】（３１）はタイマであり、ＭＯＳトランジ
スタ（６）に消去電圧を印加する為の一定時間を計数す
るものであり、リセット信号ＲＥＳＥＴによりリセット
された後、スタート信号ＳＴＡＲＴが印加されると、ク
ロックＣＬＫを計数し前記一定時間経過後にオーバーフ
ロー信号ＯＦを出力する。該タイマ（３１）は内部にお
いて、オーバーフロー信号ＯＦの発生により計数動作を
停止する。（３２）は消去時間制御回路であり、前記ス
タート信号ＳＴＡＲＴがタイマ（３１）と同時に印加さ
れてから該タイマ（３１）のオーバーフロー信号ＯＦが
発生するまでの期間だけハイレベルを出力する。この消
去時間制御回路（３２）の出力はＮＭＯＳトランジスタ
（１０）のゲートに印加される他にＮＭＯＳトランジス
タ（１１）のゲートにインバータ（３３）を介して印加
される。即ち、ＮＭＯＳトランジスタ（１０）は消去時
間制御回路（３２）のハイレベル出力期間だけオンし、
ＭＯＳトランジスタ（６）のゲートにデータ消去の為に
必要に応じた大きさの消去電圧を印加できることにな
る。

【００１９】以下、図１の動作を図２のフローチャート
を用いて説明する。通常は消去時間制御回路（３２）の
出力はローレベルになっている為、ＮＭＯＳトランジス
タ（１１）がオンし、ＭＯＳトランジスタ（６）のゲー
トには書き込み又は読み出し電圧が印加される状態とな
っている。さて、データの電気的消去を何回か繰り返し
たことのあるＥＥＰＲＯＭの中で、選択されたワード線
（７）にＮＭＯＳトランジスタ（１１）を介して読み出
し電圧を印加し、ビット線（８）に流れる電流をセンス
アンプ（１２）で検出し電圧に変換するものとする。例
えば、以前においてＭＯＳトランジスタ（６）のフロー
ティングゲートの負の電荷の帯電が完全に除去されず僅
かに残っているものとすると、ビット線（８）には、フ
ローティングゲートに負の電荷が帯電されている場合と
帯電されていない場合との間の大きさの電流が流れる。
この時の電流がセンスアンプ（１２）で電圧として出力
され、ＡＤ変換器（１３）でＡＤ変換されて２ビットの
デジタル値として出力される。例えばＡＤ変換出力が
「１０」であるとし、ＡＤ変換器（１３）から割り込み
信号が発生すると、プログラムカウンタ（１６）の値が
制御され、プログラムはメインルーチンからサブルーチ
ンへと移行する。そして、マスクＲＯＭ（１５）からは
２ビットデータ「１１」が出力され、演算論理ユニット
（１８）にてアキュムレータ（１４）に保持された「１
０」とＲＯＭ（１５）から読み出された「１１」との一
致比較が行われる。

【００２０】ここで、ＡＤ変換器（８）出力の「１１」
「１０」「０１」「００」とテーブルデータＴＢ１，Ｔ
Ｂ２，ＴＢ３，ＴＢ４との関係について説明する。ＡＤ
変換出力が「１１」ということは、ビット線（８）に流
れる電流が最も大きいことを意味しているから、ＭＯＳ
トランジスタ（６）のフローティングゲートには負の電
荷の帯電は殆どないものと見なし、消去電圧Ｖｅｒｓを
最も小さいＶ４とするテーブルデータＴＢ１がＡＤ変換
出力「１１」に対応する。具体的には、テーブルデータ
ＴＢ１の制御ビットＡＢＣは「０００」である。反対
に、ＡＤ変換出力が「００」ということは、ビット線
（８）に流れる電流が最も小さいことを意味しているこ
とから、ＭＯＳトランジスタ（６）のフローティングゲ
ートには負の電荷が最も帯電している状態と見なされ、
消去電圧Ｖｅｒｓを最も大きいＶ１とするテーブルデー
タＴＢ４がＡＤ変換出力「００」に対応する。具体的に
は、テーブルデータＴＢ４の制御ビットＡＢＣは「１１
１」である。従って、ＡＤ変換出力「１０」「０１」に
は各々テーブルデータＴＢ２及びＴＢ４が対応し、各々
の制御ビットＡＢＣは「００１」「０１１」となる。即
ち、ＡＤ変換出力が「１１」から「００」に向かうほ
ど、消去電圧は高くなる。尚、従来における消去電圧は
ＡＤ変換出力「０１」に対応しているものと仮定する。

【００２１】再び話を演算論理ユニット（１８）に戻
し、演算論理ユニット（１８）からは不一致であること
を示す論理演算出力が内部バス（１９）を介して判別部
（１７）に印加される。すると、プログラムカウンタ
（１６）の値が変更され、マスクＲＯＭ（１５）からは
２ビットデータ「１０」が読み出され、演算論理ユニッ
ト（１８）にてアキュムレータ（１４）の２ビットデー
タ「１０」とマスクＲＯＭ（１５）の読み出し出力「１
０」との一致比較が行われる。この場合、演算論理ユニ
ット（１８）からは一致出力データが得られる為、判別
部（１７）にてプログラムカウンタ（１６）の値が変更
され、マスクＲＯＭ（１５）からはテーブルデータＴＢ
２が読み出され、該テーブルデータＴＢ２に対応する制
御ビットＡＢＣ＝「００１」がレジスタ（２０）にセッ
トされる。すると、トランスミッションゲート（３０）
のみがゲートを閉じ、電圧Ｖ３が消去電圧Ｖｅｒｓとな
る。そして、スタート信号ＳＴＡＲＴがリセット後のタ
イマ（３１）に印加されると、クロックＣＬＫを計数し
始める。タイマ（３１）が計数を開始してからオーバー
フロー信号ＯＦを出力するまでの一定時間だけ、消去時
間制御回路（３２）の出力はハイレベルとなる為、ＭＯ
Ｓトランジスタ（６）のゲートにはテーブルデータＴＢ
２に対応する大きさの消去電圧Ｖｅｒｓ（＝Ｖ３）が前
記一定時間だけ印加され、ＭＯＳトランジスタ（６）の
フローティングゲートに残っている負の電荷をより確実
に除去できる。この場合、従来に比べて低い消去電圧で
データ消去を確実に行える為、消費電力の低減も可能で
ある。

【００２２】また、ＡＤ変換結果が「００」の場合、従
来よりも大きい消去電圧となる。この場合、従来の方法
ではフローティングゲートに帯電している負の電荷を完
全には除去しきれないが、従来より大きい消去電圧をＭ
ＯＳトランジスタ（６）のゲートに印加する為、フロー
ティングゲートの負の電荷をより完全に除去でき、即ち
ＥＥＰＲＯＭのデータの消去特性を向上できることにな
る。

【００２３】尚、ＭＯＳトランジスタ（６）のデータ消
去の為の電圧Ｖ１〜Ｖ４は、ＭＯＳトランジスタ（６）
のフローティングゲートに帯電している負の電荷を除去
するのに十分な値に設定されている。また、本実施例に
おいては、レジスタ（２０）に設定すべき値のテーブル
データをマスクＲＯＭ（１５）に書き込んだが、別段こ
れに限定されることなく、マスクＲＯＭ（１５）を設け
ずにＥＥＰＲＯＭのプログラム領域にテーブルデータを
書き込み、ＥＥＰＲＯＭのデータ領域を電気的に消去す
る様にしても何ら差し支えない。

【００２４】以上より、ＥＥＰＲＯＭへの正しいデータ
の書き込みが可能となり、マイクロコンピュータ常に正
常動作させることが可能となる。

【００２５】

【発明の効果】本発明によれば、不揮発性メモリの各メ
モリセルが接続配置されているビット線を流れる電流に
応じて各メモリセルのデータ消去電圧の大きさを制御で
きる様にした。これにより、従来の様に消去電圧が状況
に関係なく一定であるということがなくなる為、消去電
圧が従来より低くて済む場合には消費電流を低減でき、
また、従来よりも大きい消去電圧も設定できる為、この
場合には従来の消去し残し等の不都合を確実に防止でき
る。

【図面の簡単な説明】

【図１】本発明の不揮発性メモリの消去特性向上回路を
示す図である。

【図２】図１の動作を示すタイムチャートである。

【図３】フローティングゲート付ＭＯＳトランジスタを
示す図である。

【符号の説明】

（６） ＭＯＳトランジスタ （７） ワード線 （８） ビット線 （１２） センスアンプ （１３） ＡＤ変換器 （１５） ＲＯＭ （２０） レジスタ （２１） 昇圧回路 （２２）〜（２７） ＮＭＯＳトランジスタ （２８）〜（３０） トランスミッションゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データの書き込み読み出しが可能な不揮
   発性メモリを構成する複数のメモリセルを、マトリクス
   配置された複数のビット線及びワード線の交差上に接続
   し、選択されたワード線に対応するビット線に流れる電
   流を電圧に変換する電流電圧変換手段と、 前記電流電圧変換手段から得られた電圧をデジタル値に
   変換するＡＤ変換手段と、 前記ＡＤ変換手段から得られるデジタル値と基準となる
   デジタル値とを比較判定する比較判定手段と、 前記比較判定手段の出力に応じて、前記メモリセルのデ
   ータを消去する為の消去電圧の大きさを制御して、対応
   する前記ワード線に一定時間印加させる消去電圧制御手
   段と、 を備えたことを特徴とする不揮発性メモリの消去特性向
   上回路。
2. 【請求項２】 前記消去電圧制御手段は、前記比較判定
   手段の出力に応じた複数の制御ビットがセットされるレ
   ジスタと、前記制御ビットに応じて複数の異なる大きさ
   の消去電圧の内の何れか１つを選択して前記ワード線に
   印加させる選択手段と、から成ることを特徴とする請求
   項１記載の不揮発性メモリの消去特性向上回路。