JPH04252498A

JPH04252498A - 非揮発性レジスタ

Info

Publication number: JPH04252498A
Application number: JP3228114A
Authority: JP
Inventors: Christopher M Hall; クリストファー　エム．　ホール
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1990-06-01
Filing date: 1991-05-31
Publication date: 1992-09-08
Also published as: EP0459246A3; EP0459246A2; US5274778A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリセルに関するもの
であって、更に詳細には、電気的にプログラム可能なレ
ジスタを形成することを可能とするＥＰＲＯＭ装置を具
備する集積回路において使用する回路に関するものであ
る。

【０００２】

【従来の技術】半導体メモリ装置は従来公知である。多
くの適用場面において、非揮発性、即ちパワーを取除い
た場合にメモリの内容を失うことがないが、所望により
消去し且つ再書込みすることが可能なメモリ装置を提供
することが望ましい。このために、消去可能プログラム
可能リードオンリメモリ（ＥＰＲＯＭ）及び電気的に消
去可能書込み可能リードオンリメモリ（ＥＥＰＲＯＭ）
が、例えば、スタンドアロンメモリチップ及びマイクロ
プロセサ及びマイクロコントローラ内のメモリ位置に対
しての多様な回路において使用されている。

【０００３】ＥＰＲＯＭは、制御ゲート下側に位置され
ている浮遊ゲートによって動作する。浮遊ゲートを消去
するために紫外線が使用され、浮遊ゲート上に格納され
ている電子に絶縁酸化物内の導電性バンドに入り込むの
に十分なエネルギを与えることにより、該電子が該装置
のチャンネル又は基板へ漏れ出ることにより消去が行な
われる。一方、プログラミング、即ち書込みは、制御ゲ
ートを高電圧（典型的に、ＥＰＲＯＭを製造するのに使
用したプロセスに依存して、１１乃至２４Ｖ）へ上昇さ
せ、且つドレインを別の高電圧（典型的に、７乃至２４
Ｖ）へ上昇させることによって行なわれる。チャンネル
内にホットエレクトロン（熱電子）が発生され、その内
の幾つかが浮遊ゲート上に格納され、その際に、制御ゲ
ートスレッシュホールド電圧を増加させる。プログラム
されていないＥＰＲＯＭセルは、その制御ゲートへ印加
される通常の５Ｖ読取り信号によってターンオンされる
ことはなく、一方プログラムされていないＥＰＲＯＭセ
ルは５Ｖの読取り信号によってターンオンされる。

【０００４】ＥＰＲＯＭの主要な欠点の１つは、アレイ
内の全てのビットが紫外線の照射によって同時的に消去
されねばならないということである。このことは、ＥＥ
ＰＲＯＭと対比される点であり、ＥＥＰＲＯＭの場合に
は、個々のビット、ワード又はビットのバンクを、アレ
イ内の他のビットに影響を与えることなしに、電気的に
消去することが可能である。ＥＥＰＲＯＭは、ドレイン
近くの薄いトンネル動作用酸化物を介して浮遊ゲートへ
電子を入れたり出したりするためにファウラーノルトハ
イムトンネル動作原理を使用する。この量子機械的トン
ネル動作は、プログラミング及び消去ステップ期間中に
、制御ゲートとドレインとの間の高電界に応答して実施
される。ＥＥＰＲＯＭは、例えば、Ｙａｒｏｎ　　ｅｔ
ａｌ．著「新しいアレイアーキテクチャ及び設計組込み
信頼性特徴を使用した１６ＫＥ２ＰＲＯＭ」、ＩＥＥＥ
ジャーナル・オブ・ソリッドステート・サーキッツ、Ｖ
ｏｌ．ＳＣ−１７、Ｎｏ．５、１９８２年１０月、８３
３−８４０頁の文献に記載されている。ＥＰＲＯＭに関
する１つの困難性は、書込み及び消去のためにホットキ
ャリア注入を与えるために最適化されているので、同一
の機構による不本意の書込み及び消去の影響を受ける傾
向があるという点である。

【０００５】従来、半導体製造業者は、特定の装置にお
いて使用するためのＥＰＲＯＭ又はＥＥＰＲＯＭプロセ
ス及び回路の何れか一方を選択する。ＥＰＲＯＭ技術は
プロセスの観点からは比較的簡単であり、従ってＥＥＰ
ＲＯＭ技術よりも廉価であるが、ＥＰＲＯＭ技術を使用
することは、何れか１つのビットの内容を変更させる場
合に、紫外線照射を使用して全てのビットが同時的に消
去されることを必要とする。逆に、ＥＥＰＲＯＭ技術は
個々のビットを変更させることを可能とするが、それは
著しく一層複雑であり且つ高価なプロセスである。

【０００６】ユーザが種々の異なった動作モードを特定
することを可能とするコンフィギュレーション（形態）
レジスタを集積回路内に設けることが望ましいことが多
い。このようなデータは、好適には、ユーザによって書
込むことが可能なものであり、その場合に半導体装置の
製造業者が多数の「一般的」な装置を製造し、該装置が
ユーザによってデータをコンフィギュレーションレジス
タ内に書込むことにより特定の形態のものとすることが
可能であることか望ましい。多くの場合において、この
コンフィギュレーション情報が常に使用可能であること
が重要であり、従ってメモリアレイ内に含まれるデータ
として格納するのに適したものではない。

【０００７】

【発明が解決しようとする課題】従って、プログラム可
能、即ち書込み可能であり且つ常にそのデータを供給す
ることが可能な低コストのメモリ装置を供給する必要性
が存在している。非同期的に動作する典型的な従来のプ
ログラミング（書込み）装置におけるメモリセルの書込
みを行なう場合に使用する１個又は複数個のセキュリテ
ィビットとして作用することが可能であるように、クロ
ックに対する必要性なしに、このような非揮発性データ
を提供することが特に望ましい。

【０００８】

【課題を解決するための手段】本発明によれば、ＥＰＲ
ＯＭレジスタは、同一の集積回路上に含まれる主要なＥ
ＰＲＯＭアレイをプログラム、即ち書込むために使用さ
れる態様と実質的に同一の態様でプログラム、即ち書込
みが行なわれる。しかしながら、このＥＰＲＯＭレジス
タ及び主要なＥＰＲＯＭアレイからの情報の読取りは異
なった態様で実施される。主要なＥＰＲＯＭアレイにお
けるデータを使用するために、それは、適宜のアドレス
及び出力イネーブル信号を印加することにより読出しが
行なわれねばならない。その時においてのみ、且つその
読取りサイクル期間中においてのみ、主要なＥＰＲＯＭ
アレイ内の特定のアドレスされた位置からのデータがデ
ータバス上に与えられる。そのアレイ位置における情報
が読取られない場合には、その内容を知る方法は存在し
ない。より重要なことは、それは容易に入手可能ではな
いので、そのデータは制御のために使用することはでき
ない。本発明によれば、常にデータを使用可能とするこ
との可能なＥＰＲＯＭレジスタが使用される。

【０００９】

【実施例】図１は、本発明の一実施例に基づいて構成さ
れた非揮発性ＥＰＲＯＭコンフィギュレーション（ＥＣ
ＯＮ）レジスタを示したブロック図である。図１の回路
は、例えば、ＥＰＲＯＭメモリを有するマイクロコント
ローラ等のようなより複雑な集積回路において使用され
る。レジスタ１００は、例えば、アドレス動作を必要と
することなしに任意の時間において読取ることの可能な
集積回路用のコンフィギュレーション（形態）情報を格
納するために書込むことが可能な非揮発性メモリとして
作用する。レジスタ１００は、入力データバス１０１を
介して、夫々、入力データＤＩ０乃至ＤＩ７に対応する
８個の出力データビットＯＵＴ０乃至ＯＵＴ７を出力デ
ータバス１０４上に供給することが可能であり、且つ所
望により、該データはレジスタ１００と同様な付加的な
レジスタ（不図示）へ印加される。以下の表１は図１に
示した信号を説明している。

【００１０】メモリ装置内にデータを書込むためにＰＲＯＭプログラ
マを使用することは公知である。このようなプログラマ
即ち書込み器は、非同期装置であり、即ち、それらはク
ロックを使用することなしに動作する。ある複雑な装置
は、例えば、プログラミング、即ち書込みのためにＥＰ
ＲＯＭエミュレーションモードで動作することが可能で
ある。ＥＰＲＯＭエミュレーションモード期間中はクロ
ックが存在せず、その場合、ＥＰＲＯＭ及びＥＣＯＮビ
ットの読取り及び書込みをするために、該装置を典型的
な従来のＥＰＲＯＭプログラマ内に配置することを可能
とする。更に、ＥＰＲＯＭエミュレーションモード期間
中、書込まれた情報が権限なく開示されることを防止す
るために、セキュリティ機能が活性化されねばならない
。

【００１１】従って、ＥＣＯＮレジスタ出力（それは、
例えば、セキュリティ及びコンフィギュレーション機能
をイネーブルさせることが可能である）は、クロックの
ない場合であっても、パワーアップの時から機能可能な
ものでなければならない。このことは、専用のＥＣＯＮ
レジスタの代わりに、永久的にコンフィギュレーション
データを格納するための選択したＥＰＲＯＭ行、連続的
な読取りのためにコンフィギュレーション情報を格納す
るための別のＲＡＭタイプレジスタ、及びデータをＥＰ
ＲＯＭからレジスタへ移動させるための同期型ステート
マシンの使用を防止する。

【００１２】図２において、３つの書込みモード期間中
のロードラインセル１０６を介してのＥＣＯＮへの書込
み及びビット評価回路２０５による評価は非同期的活動
である。ラッチ２１０の周期的なリフレッシュは同期的
であり且つクロック動作されるステートマシン（不図示
）と共に動作され、それは図６に示した如き波形を与え
、それは図３の回路を参照して以下に更に詳細に説明す
る。このようなクロック状態マシンは当業者に公知であ
り、従ってここでの詳細な説明は割愛する。ＥＰＲＯＭ
　　ＦＥＴ（例えば、２０１）は、基本的にはアナログ
の性質であり、且つビット評価回路２０５によって実施
される電流検知対電圧変換を有するものでなければなら
ない。例えば図２及び３の回路への入力信号として示し
た入力制御信号の如きその動作を取巻く回路はデジタル
的である。従って、ＥＣＯＮレジスタ及び制御論理は、
アナログと、デジタルと、同期型と、非同期型の回路の
混合である。例えばＥＣＯＮビットにおいて使用される
トランジスタ２０１の如きＥＰＲＯＭトランジスタのス
テート（状態）を検知するための電流センスを実施する
ために通常３つの主要な方法が存在している。スタティ
ックモードにおいては、弱いプルアップトランジスタが
ターンオンされる。ダイナミックモードにおいては、Ｅ
ＰＲＯＭトランジスタ２０１のドレインノードがプリチ
ャージされ、次いでＥＰＲＯＭトランジスタ２０１のゲ
ートが論理１レベルとされ、それがドレインを放電させ
るか否かを判別する。又は、典型的なセンスアンプにお
いては（ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＲＡＭ等
において見出される）、問題の装置と基準装置の両方の
ドレインをプリチャージし、両方の制御ゲートを論理１
レベルとさせ、差動増幅器を使用してドレイン電圧を比
較する。ＥＣＯＮは、ビット評価回路２０５において最
初の２つの方法を使用する。なぜならば、３番目のもの
は、レジスタに対してビット毎に１つづつ実現するため
には極めて大型であるからである。

【００１３】ソフト書込みは、例えばトランジスタ２０
１等のようなＥＰＲＯＭＦＥＴのドレインが評価、パワ
ーアップ等の期間中に通常の論理１（ＶＣＣ）レベルと
された場合に発生することがある欠陥のタイプである。書込みのされていない装置の場合にはホットエレクトロ
ン発生、又はプログラムされている装置の場合には強い
電界が不適切な時期において浮遊ゲートへ又は浮遊ゲー
トからエレクトロン（電子）をジャンプさせる場合があ
る。このことは、スレッシュホールド電圧において不所
望の変化を発生し、その結果ＥＰＲＯＭ状態の信頼性の
ない即ち不正確な評価、即ち不良データを発生すること
がある。主要なＥＰＲＯＭ及びＥＣＯＮレジスタの両方
は、約２Ｖであるオンチップのアナログから派生された
電圧ＶＣＣＰ、及び上述したイベントを防止するために
図３に示したソースホロワＮチャンネルＦＥＴ５０２を
使用している。

【００１４】図２は、本発明の一実施例に基づいて構成
したＥＰＲＯＭレジスタビットセル２００を示したブロ
ック図である。ＥＰＲＯＭレジスタビットセル２００は
、図３に示した如き種々の要素を有しており、それらは
例えば、ＥＰＲＯＭトランジスタ２０１等の如く、同様
の要素には同様の参照番号が付してある。

【００１５】ＥＰＲＯＭトランジスタ２０１が書込みが
行なわれるか否か（又は、その逆に、ＵＶ消去を行なう
か否か）を決定するために、約ＶＣＣの読取り電圧がＥ
ＰＲＯＭトランジスタ２０１のゲートへ印加された場合
に、それがソース−ドレイン電流を通過させるか否かを
決定するために評価が行なわれねばならない。一実施例
においては、複数個のプルアップが、ＥＰＲＯＭトラン
ジスタ２０１のドレインへ接続されている出力リードを
有するビット評価回路２０５によって与えられる。これ
は、異なった動作モードにおいて多様性及び所要の機能
性を与えている。

【００１６】スタティック評価モードは、パワーアップ
及び他のアドレスの書込み期間中に使用される。例えば
、１つのレジスタバイトが既に制御データで書込まれて
いる場合には、残部の書込み期間中にその制御データが
影響を与えることが望ましい場合がある。このような制
御データは、例えば、セキュリティ機能をイネーブルさ
せるか、又は資源をイネーブル又はディスエーブルさせ
るために使用される。この制御データを使用可能とさせ
るために、ＥＰＲＯＭレジスタバイトはスタティックに
評価される。このことは、書込み動作又は検証のために
別のＥＰＲＯＭレジスタバイト又は主要なＥＰＲＯＭバ
イトが準備されている場合であっても発生することが可
能である。

【００１７】マージンテストは、ＥＰＲＯＭトランジス
タ２０１内に格納されているビット値が状態を変化する
場合のＥＰＲＯＭトランジスタ２０１の制御ゲートへ印
加されるＶＣＣレベルの感度モニタ動作であり、従って
ＥＰＲＯＭスレッシュホールド電圧ＶＴにおける変化を
測定する。周期的リフレッシュは、通常のＣＰＵ動作期
間中に実施され、且つ低パワーを消費すべく構成されて
いる。ＥＰＲＯＭトランジスタ２０１内に格納されてい
るビット値を読取り且つバッファするために使用される
回路の周期的なリフレッシュ動作は、ノイズ、アルファ
粒子衝撃、電磁干渉、電源スパイク等のラッチ２１０内
に格納されているＥＰＲＯＭトランジスタ２０１の読取
り値を不所望に変化させる場合のあるものに起因する潜
在的なエラーを回避する。ＥＰＲＯＭソフト書込み保護
は、ビット評価回路２０５において行なわれる。それは
、アナログ電圧ＶＣＣＰを使用し、該電圧は、例えば、
主要なＥＰＲＯＭアレイ（不図示）において発生され且
つＥＰＲＯＭレジスタ２００へ与えられる。ＶＣＣＰの
発生は、当該技術分野において公知の任意の所望の態様
で達成することが可能である。一実施形態においては、
ＶＣＣＰは約２ＶのＤＣ電圧である。

【００１８】ビット評価回路２０５内のインバータ５１
１（図３に示してある）は、ＥＰＲＯＭ２０１のドレイ
ン電圧をバッファし、ＥＣＯＮビット値のバッファした
ものをラッチ２１０へ送給する反転増幅器として作用す
る。スタティックラッチ２１０は、フロースルー又はオ
ープン及びクローズ態様の何れかで動作することが可能
である。ＥＰＲＯＭトランジスタ２０１内に格納されて
いる値はスタティックラッチ２１０内に保持され、従っ
て、ラッチ２１０がクローズ、即ち閉成されると、ＥＰ
ＲＯＭトランジスタ２０１を介しての電流経路はターン
オフされる。このことはパワー、即ち電力を節約し、且
つラッチ２１０内に格納されているＥＰＲＯＭトランジ
スタ２０１内に格納されている値を維持し、且つ一例と
して、他の回路（不図示）を制御し及び／又はコンフィ
ギャ、即ち所定の形態とさせるためにフルタイムで使用
可能な状態とさせる。ラッチ２１０へ印加されるイネー
ブル制御信号は、ラッチ２１０をオープン、即ち開成さ
せるか、又は該ラッチを「フロースルーモード」で動作
することを可能とする。即ち、該ラッチイネーブル制御
信号（ＥＮＬＡＴ）がアクティブ、即ち活性状態である
限り、ビット評価回路２０５からのデータはラッチ２１
０を介してフロー、即ち流れ、出力バッファ２１２に対
して与えられる。このラッチイネーブル信号（ＥＮＬＡ
Ｔ）が非アクティブであると、ラッチ２１０は最も最近
のデータを保持し、且つビット評価はターンオフさせる
ことが可能である（脱活性化）。ラッチ２１０の「フロ
ースルー」モードの動作は、クロックが存在しない場合
に、ＥＰＲＯＭモードにおける書込みパルスの間におい
て有用である。

【００１９】一実施例においては、ラッチ２１０内のコ
ンデンサ（ＭＯＳコンデンサとして作用するために接続
されている図３のトランジスタ５１４及び５１７）は、
ラッチ２１０をパワーアップにより既知の状態へ向かう
傾向とさせ、従ってリセット信号は必要とはされない。一実施例においては、選択された状態はＥＰＲＯＭトラ
ンジスタ２０１の書込まれた値に対応をしている。従っ
て、パワーアップされると、ビットＯＵＴ０乃至ＯＵＴ
７（図１）の各々は、それらの夫々のＥＰＲＯＭトラン
ジスタ２０１内に格納されている実際の値が読取られ、
安定化し且つラッチ２１０を介してフローする迄、その
ビットがあたかも書込まれているような値をとる。

【００２０】出力バッファ２１２はラッチ２１０内に格
納されている値を受取り、且つそれを、コンフィギュレ
ーションリードＯＵＴ０を介して他の回路（不図示）に
よって使用するためにそれをセル２００から送給する。ＥＰＲＯＭトランジスタ２０１への書込みは、電圧レベ
ル変換回路２０２を必要とする。高電圧が、レベル変換
回路２０２によってＥＰＲＯＭトランジスタ２０１の制
御ゲートへ印加され、且つそのドレインはロードライン
回路１０６によって高電圧高電流供給源へ接続されてい
るか（論理０の書込みのため）、又は浮遊状態とされる
（消去され、書込まれていない論理１を維持するため）
。ロードラインセル１０６は高電圧ＶＰＰＮを受取る。

【００２１】ＥＰＲＯＭトランジスタ２０１のゲートは
、３つの電圧の内の１つをとることが可能でなければな
らない。ＶＣＣ（約５Ｖ）は評価電圧である。ＶＰＰＰ
は、ＶＰＰピン電圧のポンプした、即ち励起したもので
あり（典型的に約１５Ｖ）、それはＥＰＲＯＭゲート書
込みレベルである。ＶＳＳ（約０Ｖ）は不活性レベルで
ある。ＶＣＣ及びＶＰＰＰは電圧レベル変換器２０２へ
供給される。電圧レベル変換器２０２として使用するの
に適した電圧制御回路の一実施例は、発明者Ｈａｌｌの
「オーバーラップなしでの複数個の電圧の１つの選択」
という名称の米国特許出願０７／４８１，３５５号に記
載されている。

【００２２】書込み動作のためにＥＰＲＯＭトランジス
タ２０１のドレインへ充分に高い電圧を印加するために
、２つの他のセルが使用される。書込みレベル変換回路
１０５（図１及び５）は、書込みパルスＰＧＭＢ及びデ
ータバスビット値ＤＩを結合し、次いでＶＰＰＤへレベ
ル変換する。ＶＰＰＤは、ＶＰＰピン電圧（典型的に約
１５Ｖ）の別のポンプした、即ち励起型のものである。ＥＰＲＯＭの書込みのために使用されるＶＰＰピンは約
１３Ｖへ上昇される。その電流は、ロードラインセル１
０６によって書込み動作のためにＥＰＲＯＭトランジス
タ２０１へ流される。ＶＰＰＰ供給源からの１５Ｖは、
書込み動作期間中、ＶＰＰピン（１３Ｖ）からＥＰＲＯ
Ｍトランジスタへの経路における電圧降下を回避するた
めに使用される。

【００２３】ＤＡＴＡＩＯＥ出力リードがロードライン
セル１０６へ接続されている。ロードラインセル１０６
は、大型の電流制限型スイッチであり、ＶＰＰパッド（
ＶＰＰＮ）からＥＰＲＯＭトランジスタ２０１のドレイ
ンへの経路を与えている。一実施例においては、ロード
ラインセル１０６は、１つの列における全てのビットの
間で共用され、一方、各ビットは内側に最終的ロードゲ
ート５０３を有する。ロードラインセル１０６及びデー
タ入力セルＤＡＴＡＩＯＥは、スタックアップされた任
意の数のレジスタ１０７に対して書込み電圧及び電流を
供給することが可能である。レベル変換されたロード信
号が、回路（不図示）によって供給され且つロードゲー
ト５０３へ送給される。ロードゲート５０３は、書込み
動作のためにのみ使用され、且つオン又はオフとされる
ことが必要である。「オフ」は０Ｖであり、「オン」は
ＶＰＰＰ（約１５Ｖ）である。

【００２４】ＥＰＲＯＭトランジスタ２０１が書込まれ
た後に、高電圧はそのドレインから放電される。ＶＤＳ
保護回路２１１は、評価も書込みも行なわれない場合に
、ドレインを接地レベルに維持するために使用される。ロードラインセル１０６上の信号ＮＰＧＭＸを有する同
様のタップがそれを放電する。主要なＥＰＲＯＭアレイ
内で形成される信号ＮＰＧＭＸは、プログラムパルスの
後端の後のパルスである。それは、ロードラインセル１
０６内に包含されているプルダウンを接地へターンオン
させ、従ってその書込み動作が完了した後にＥＰＲＯＭ
トランジスタ２０１のドレインを放電させる。注意すべ
きことであるが、ロードラインセル１０６は２つ又はそ
れ以上のレジスタ１０７へ接続させることが可能である
。レジスタ１０７内のロードトランジスタ５０３は、書
込みパルスの終了時にターンオフされる。ＥＰＲＯＭト
ランジスタ２０１のドレイン及びロードラインセル１０
６が書込み動作の後に別々に放電されない場合には、不
正確なＥＰＲＯＭ評価又は次のアドレスの書込み動作が
発生する場合がある。

【００２５】図３は、ＥＰＲＯＭレジスタビットセル１
０７の一実施例を示した概略図であり、それは、ＥＣＯ
Ｎトランジスタ２０１と、ビット評価回路２０５と、Ｖ
ＤＳ保護回路２１１と、スタティックラッチ２１０と、
出力バッファ２１２とを有している。この実施例は、非
常に小型の回路を与えており、特に、セル１０７は、各
ＥＣＯＮビットに、センスアンプ、ラッチ、テスト機能
、ダイナミック／擬似スタティックリフレッシュ、安全
なパワーアップ及びＥＰＲＯＭソフト書込み動作からの
保護の全部と均等の資源を与える点を考慮すると特にそ
のことが理解される。

【００２６】ＥＰＲＯＭトランジスタ２０１のゲートは
、セル端子ＥＰＲＯＭＧとして使用可能である。ＥＰＲ
ＯＭトランジスタ２０１のドレインへは、ロードゲート
５０３を介して書込み電流が供給される。ＶＤＳ保護回
路２１１は、ＦＥＴ５０４を有しており、該トランジス
タは、ＥＰＲＯＭトランジスタ２０１のドレインを放電
させ及び／又は該ドレインを接地に維持するべく作用す
る。このことは、ドレイン対基板電圧ＶＤＳが、ＥＰＲ
ＯＭトランジスタ２０１が使用されていない場合に、未
知の電圧レベルへフロートすることを防止する。このこ
とは、ＥＰＲＯＭトランジスタ２０１のスレッシュホー
ルド電圧における不所望の変化が発生することを防止し
、それは、充分なものである場合には、ＥＰＲＯＭトラ
ンジスタ２０１の不所望のソフト書込みを発生させる場
合がある。

【００２７】ソフト書込みに対する別の保護は、ＶＣＣ
Ｐ直列パストランジスタ５０２によって与えられている
。ＶＣＣＰは約２Ｖである。プルアップ５０６，５０７
，５０８，５０９／５１０の何れかが活性化されると、
パストランジスタ５０２はソースホロワとして作用し、
そのゲートからソース端子へはＶｔ降下が存在する。こ
の場合に、ＥＰＲＯＭトランジスタ２０１のドレインは
、通常動作及び評価期間中に、ＶＣＣＰ−Ｖｔ、即ち約
１．３Ｖを超えて上昇することはない。書込み動作期間
中、ＥＰＲＯＭトランジスタ２０１のドレインは、ロー
ドＦＥＴ５０３によって、高電圧とされる。その時に、
ＶＣＣＰパストランジスタ５０２は、評価ノード５９１
及びトランジスタ５０６，５０７，５０８，５１０が高
電圧及びブレークダウンを経験することを防止する。

【００２８】装置の寸法及び比は、ＥＰＲＯＭレジスタ
ビットセル１０７のビット評価回路２０５において意味
がある。ビット評価回路２０５は、ＥＰＲＯＭトランジ
スタ２０１が書込まれているか否か又はそのＵＶ消去状
態に留まっているか否かを決定すべく作用し、その結果
は評価ノード５９１上に表われる。ＥＰＲＯＭトランジ
スタ２０１のスレッシュホールド電圧は、消去されてい
る場合には、約１．５Ｖであり、且つ書込まれている場
合には、約７Ｖである。しかしながら、ＥＰＲＯＭトラ
ンジスタ２０１のスレッシュホールド電圧は、書込まれ
ている場合には、実際には、例えば時間の経過に基づく
電圧ドリフト又はＥＰＲＯＭトランジスタ２０１が経験
する読取りサイクル又は消去／書込みサイクルの数に起
因するドリフト等のような環境変化に起因して５Ｖ迄低
くなる場合がある。従って、評価のためには、そのスレ
ッシュホールド電圧が約１．５Ｖ（消去時）又は５Ｖ又
はそれ以上（書込み時）である場合に、ＥＰＲＯＭトラ
ンジスタ２０１を介しての電流の流れにおける差異を検
知することが可能であることが必要である。

【００２９】スタティック評価プルアップトランジスタ
５０７は、全ての可能な条件下において、妥当な程度に
広い電圧のスイングに対して寸法形成されている。即ち
、高温から低温、低から高ＶＣＣ、及びプロセス変動に
対して、このＥＰＲＯＭトランジスタ２０１の書込み状
態のアナログ検知は尚且つ機能性を保持する。消去され
たＥＰＲＯＭトランジスタ２０１は評価ノード５９１及
びＥＰＲＯＭトランジスタ２０１のドレインを、スタテ
ィック評価プルアップトランジスタ５０７によって供給
される電流に対して、接地近くへプルダウンさせる。逆に、書込みが行なわれたＥＰＲＯＭトランジスタ２０
１は、電流を殆ど又は全くシンク、即ち吸込むことはな
い。従って、スタティック評価プルアップトランジスタ
５０７は、評価ノード５９１をＶＣＣ近くへチャージア
ップする。ＥＰＲＯＭトランジスタ２０１のドレインは
、ＶＣＣＰ−Ｖｔ（約１．３Ｖ）迄チャージアップし、
且つカットオフする。従って、ＥＰＲＯＭトランジスタ
２０１のドレインは、２Ｖ未満のスイングを有しており
、且つソフト書込み動作から保護されている。同時に、
評価ノード５９１は、フル、即ち完全なレールからレー
ル（即ち、ＶＳＳからＶＣＣ迄）のスイング、即ち振れ
を有している。

【００３０】反転増幅器５１１は評価ノード５９１上の
信号をバッファし、それはＥＰＲＯＭトランジスタ２０
１内に格納されているビットの状態を検知する。これら
３つの要素、即ちスタティック評価プルアップトランジ
スタ５０７、ＥＰＲＯＭトランジスタ２０１、及びセン
スインバータ５１１は、評価セクションの基本的なコア
を形成する。それらの装置寸法は、そのセクションの残
部の殆どを支配する。適切な信号電圧スイングを得るた
めに、これら３つの要素装置寸法が選択されると、本明
細書の開示を参考に当業者にとって明らかな如く、残り
の装置寸法の多くは直接的に出てくる。

【００３１】ＥＰＲＯＭトランジスタ２０１は、一実施
例においては、主要なＥＰＲＯＭメモリ（不図示）にお
けるＥＰＲＯＭトランジスタと同一の寸法に設定され、
且つそれは最小の容易に製造可能な寸法のものであり、
且つ従来の態様で製造される。ロード、短、及びＶＣＣ
Ｐ保護トランジスタ５０３，５０４，５０２の夫々は、
主要なＥＰＲＯＭにおける均等なトランジスタと同様の
寸法に選択される。トランジスタモデルを使用するコン
ピュータシュミレーションを使用して、スタティック評
価５０７プルアップの装置寸法を設定した。ＥＰＲＯＭ
トランジスタ２０１の寸法が最初に選択されたので、ス
タティック評価プルアップ５０７の装置寸法は、シュミ
レーションが、前述した如く、ＥＰＲＯＭトランジスタ
２０１のドレイン及び評価ノード５９１において適切な
電圧が示される迄、調節を行なった。前述した如く、書
込みが行なわれているＥＰＲＯＭトランジスタ２０１の
スレッシュホールド電圧は約５乃至７Ｖである。前者の
場合においては、ＶＣＣは、ＥＰＲＯＭスレッシュホー
ルドを多少超える場合がある。このことは、評価ノード
がＶＣＣのそのレール電圧から少しプルダウンされるこ
ととなる場合がある。このことが誤ったビット値とする
ことがないことを確保するために、反転増幅器５１の中
間点は、ＶＣＣ／２よりも僅かに低く選択される。

【００３２】高電圧（書込み用）経路内のＥＰＲＯＭト
ランジスタ２０１以外の全てのトランジスタは、好適に
は、通常のものよりも一層長いチャンネル長さを有して
いる。ロードライン回路１０６内のトランジスタ４０１
，４０２，４０３，４０４，４０５，４０６及びＥＰＲ
ＯＭトランジスタ２０１へ接続されているトランジスタ
５０２，５０３，５０４が最小チャンネル長を有してい
る場合には、それらは、書込み動作期間中にソース対ド
レインブレークダウンを発生する場合がある。より長い
チャンネル長を有するトランジスタは、プロセス変動に
よって影響を受ける可能性が少なく、且つ短チャンネル
効果を被ることはない。特に、反転増幅器５１１がその
トリップ点を著しく変動することがないことが重要であ
る。ＥＰＲＯＭトランジスタ２０１は最小チャンネル長
で製造され、書込み動作のためのホットエレクトロンを
効率的に発生する。

【００３３】マージンテストは診断テストとして作用し
、半導体装置の製造業者は、バーンイン期間中にＥＰＲ
ＯＭトランジスタ２０１のスレッシュホールド電圧にお
ける変動、例えば温度、ＶＣＣ、湿度又はその他の環境
サイクル動作、消去／書込み寿命サイクル、処理変動等
をモニタすることを所望する場合がある。顧客は、ＥＰ
ＲＯＭトランジスタ２０１内に格納されているビットが
上昇されたＶＣＣで書込み状態を保持するか否かを判別
するためのチェックを行なう場合がある。戻された欠陥
性のダイについてマージンテストを行ない。問題はＥＰ
ＲＯＭトランジスタ２０１に起因するものであるか、そ
れがプロセス、適用、又は取扱いに関連したものである
かを判別することが可能である。

【００３４】外部的には、マージンテストは、ＶＣＣを
与えられたレベルへセットし、マージンテストモードを
活性化し、次いでＥＰＲＯＭトランジスタ２０１からデ
ータを読取ることによって実施される。次いで、ＶＣＣ
を増加させ（例えば、０．１Ｖだけ）、且つ該テストを
繰返し行なう。書込んだビットが不正確に読出される場
合（それが書込まれていないかの如く）、ＶＣＣの値が
示される。この値が明細以外のものである場合（絶対的
）、又は以前に行なったテストから変化した場合（相対
的）、ＥＰＲＯＭトランジスタ２０１の欠陥が発生した
ものと推定される。

【００３５】マージンテストは、スタティック評価トラ
ンジスタ５０７を介してのスタティック評価プルアップ
の代わりに活性化されるマージンテストプルアップトラ
ンジスタ５０８を介しての極めて弱いプルアップから構
成されている。評価ノード５９１の作用等は機能的に同
様であり、マージンテストはスタティック評価のより弱
いものであるに過ぎない。約５Ｖの書込みが行なわれて
いるＥＰＲＯＭトランジスタのスレッシュホールド電圧
Ｖｔの場合、スタティック評価は、約ＶＣＣ＝８Ｖにお
いて、図３の出力端子上にビット出力信号を与える。マ
ージンテスト評価は、約ＶＣＣ＝６Ｖにおいて出力する
。ＭＯＳＦＥＴの電流駆動は（Ｖｉｎ−Ｖｔ）２へ比例
している。スタティック評価の場合、これは（８Ｖ−５
Ｖ）２＝９である。マージンテストの場合、これは（６
Ｖ−５Ｖ）２＝１である。

【００３６】該電流は、ＶＣＣ＝６Ｖにおいてマージン
テストに対してビットがフリップするよりも、ＶＣＣ＝
８Ｖにおいてスタティック評価に対してビットがフリッ
プする場合の方が約９倍強い。これは、スタティックプ
ルアップトランジスタ５０７及びマージンテストプルア
ップトランジスタ５０８の装置寸法比率とほぼ一致して
いる。従って、マージンテストは、ＥＰＲＯＭトランジ
スタ２０１のスレッシュホールド電圧の高感度測定であ
り、一方スタティック評価は通常動作期間中にビットを
不正確にフリップさせる蓋然性はより少ない。

【００３７】プリチャージトランジスタ５０６及びイネ
ーブルプリチャージキーパトランジスタ５０９は、ＥＰ
ＲＯＭトランジスタ２０１の周期的なリフレッシュ期間
中に、共同的に動作する。このモードの場合、通常動作
期間中、クロック動作されるシーケンサ（不図示）が評
価ノード５９１のダイナミック／擬似スタティック動作
をサイクル動作させる。ＤＣ経路が存在しないので、ス
タティック評価に対して電流節約が実現される。周期的
なリフレッシュ期間中に、スタティック評価トランジス
タもマージンテストプルアップトランジスタ５０７及び
５０８も使用されることはない。

【００３８】周期的リフレッシュのための動作は以下の
如くであり、且つ図６に示した周期的リフレッシュ波形
の結果として発生される。ＥＰＲＯＭトランジスタ２０
１のゲートが低（約０Ｖ）であり且つ短トランジスタ５
０４がターンオフされた状態で、Ｐチャンネルプリチャ
ージプルアップトランジスタ５０６がターンオンされる
。即ち、そのゲートは低である。評価ノード５９１がＶ
ＣＣ（論理１レベル、又は約５Ｖ）へチャージアップし
、且つＥＰＲＯＭトランジスタ２０１のドレインがＶＣ
ＣＰ−Ｖｔ（約１．３Ｖ）へ移行する。このことは、Ｅ
ＰＲＯＭトランジスタ２０１が書込まれているか消去さ
れているかに拘らず行なわれる。なぜならば、そのゲー
トは低であるからである。

【００３９】イネーブルプリチャージキーパトランジス
タ５０９は、この期間中オンであるべきである。しかし
ながら、それは、評価ノード５９１の初期的な充電へは
それ程貢献することはない。むしろ、後にそれをスイッ
チングさせることが発生する場合がある何らかの擾乱を
回避するためにそれはオンである。何れの場合において
も、評価ノード５９１が上昇すると、インバータ５１１
の出力が降下し、且つプリチャージァキーパトランジス
タ５１０がターンオンする。そのイネーブル装置５０９
もオンであるので、ＶＣＣへの経路が存在し、且つ評価
ノード５９１はＶＣＣ電位に静かに維持される。

【００４０】イネーブルプリチャージァキーパトランジ
スタ５１０はオン状態を維持し、且つプリチャージプル
アップトランジスタ５０６はターンオフされる。次いで
、ＥＰＲＯＭトランジスタ２０１のゲートがＶＣＣへ上
昇される。ＥＰＲＯＭトランジスタ２０１が書込まれる
と（高スレッシュホールド電圧）、それはターンオンす
ることはなく、且つＥＰＲＯＭトランジスタ２０１のド
レインも評価ノード５９１も放電することはない。逆に
、ＥＰＲＯＭトランジスタ２０１が消去されると（低ス
レッシュホールド電圧）、それはターンオンする。ＥＰ
ＲＯＭトランジスタ２０１のドレイン及び評価ノード５
９１の両方は接地へ放電される。このことは、インバー
タ５１１の出力信号をＶＣＣへスイッチさせる。このこ
とは、プリチャージァキーパトランジスタ５１０をター
ンオフさせ、ＶＣＣから評価ノード５９１への経路を取
除く。

【００４１】従って、両方の場合において（ＥＰＲＯＭ
トランジスタ２０１の消去及び書込み）、評価セクショ
ンの出力において確実なＥＰＲＯＭビット値レベルが得
られる。更に、ＶＣＣとＶＳＳとの間に定常的なＤＣ経
路が存在することはない。勿論、過渡的な電流の流れは
存在するが、何れの定常状態においても、僅かの量の漏
れ以外の電流の流れが発生することはない。

【００４２】プリチャージプルアップトランジスタ５０
６の寸法は臨界的なものではない。一実施例においては
、プリチャージプルアップトランジスタ５０６は、全て
の条件下において、１クロックサイクルよりもかなり早
く評価ノード５９１及びＥＰＲＯＭトランジスタ２０１
のドレインをチャージアップすることが可能であるよう
に寸法構成されている。同一の寸法が、イネーブルプリ
チャージキーパトランジスタ５０９に対して使用されて
いる。プリチャージキーパトランジスタ５１０は、前述
したものと同様の理由で、スタティック評価プルアップ
トランジスタ５０７と同一の寸法である。プリチャージ
キーパトランジスタ５１０がスタティック評価トランジ
スタ５０７と寸法が同じでない場合には、周期的なリフ
レッシュ期間中に不適切なＥＰＲＯＭビット評価が発生
する場合がある。例えば、プリチャージキーパトランジ
スタ５１０が大きすぎる場合には、その電流は書込みが
行なわれていないＥＰＲＯＭトランジスタ２０１がシン
クするのに大きすぎるものである場合がある。このこと
は、評価ノード５９１を接地（ＶＳＳレベル）近くへプ
ルすることがないことがあり、且つ誤ったビット値が増
幅され且つラッチされることがある。逆に、プリチャー
ジキーパトランジスタ５１０の寸法が小さすぎる場合に
は、僅かに書込みが行なわれたＥＰＲＯＭトランジスタ
２０１を極めて容易にプルダウンさせ、低ＶＣＣビット
フリップを発生させる場合がある。

【００４３】重要なことであるが、ある状況下において
は、プリチャージキーパトランジスタなしで、評価ノー
ドがゆっくりと放電し、且つ誤ったビット値が発生する
場合がある。相補型のクロック動作される転送ゲートフ
ィードバックＤスタイルラッチ２１０は、評価セクショ
ンの後に続いている。該クロックはイネーブルラッチ（
ＥＮＬＡＴ）及びその補元（ＥＮＬＡＴＮ）と呼ばれ、
且つフィードバック経路５１３を閉成する一方フィード
ホワード経路５１２を開放し、又その逆も真である。ラ
ッチ２１０の内側には、２つのコンデンサ接続したＦＥ
Ｔ５１４及び５１７が使用されている。Ｎ型５１４が接
地へ移行し、且つ基板によって裏打ちされている。Ｐ型
５１７はＶＣＣへ移行し、且つそのＮ−ウエルで裏打ち
されている。パワーアップされると、各コンデンサはそ
のゲートをそのバックプレート電位へ向けてプルする傾
向となる。それらは同一に配列されており、従って、ラ
ッチ２１０が開放され且つＥＰＲＯＭビットの新たな値
が流れ込むまでは、ラッチ２１０内には初期的に既知の
値が存在している。リセットは必要とされないので、こ
のことは、セキュリティを破ろうとする敵対的な試みを
防止することに貢献する。正確なラッチピックオフ点に
おいて、インバータ５１８はビット値をバッファする。それは、従来の極性でセルから送給され、且つインバー
タバッファ５１８によって駆動され、従って外部信号ロ
ードがラッチ２１０内に格納されている値をアップセッ
トすることはない。

【００４４】図４は、ロードラインセル１０６の一実施
例を示した概略図である。ロードラインセル１０６は６
個のトランジスタを有しており、それに対し、本発明に
基づいて多様な装置寸法を使用することが可能である。データ書込みラインＮＤＰＧＭ上の高電圧は、ＶＰＰＮ
からロードラインセル出力リード９１への経路内のＦＥ
Ｔ４０１，４０６の両方をターンオンさせる。このこと
は、ＥＰＲＯＭトランジスタ２０１へ書込み電流を与え
ることを可能とする（図２及び３）。

【００４５】ダイオード接続されているＦＥＴ４０２は
逆極性保護として作用する。ＶＰＰピン（ＶＰＰＮへ接
続されており且つ書込み動作のために使用される）がＶ
ＳＳより低い電圧へ接続された場合（偶然に又は故意に
）、ＥＰＲＯＭが損傷するか又はプログラムの消去が発
生する場合がある。このことを防止するために、保護装
置４０２がＶＰＰＮパストランジスタ４０１及び４０６
の間のノードがＶＣＣ−Ｖｔ、即ち約４Ｖ以下に降下す
ることを阻止する。

【００４６】ＮＰＧＭＸ　　ＦＥＴ４０５は、ロードラ
イン端子９１から高電圧を放電するために使用される。入力信号ＮＰＧＭＸは、書込みパルスの後端の後に供給
されるパルスである。書込みパルスはＰＧＭＢ、アクテ
ィブ低、であり、図５に示されたその名称の端子、即ち
書込みデータレベル変換セル乃至はＮＤＰＧＭ発生器へ
印加される。ＰＧＭＢの後端の後の書込みパルスＰＧＭ
Ｂ及びＮＰＧＭＸパルスの両方は、制御回路によって供
給される（不図示、しかし当業者にとって公知の通常の
もの）。

【００４７】２つのダイオード接続されたＦＥＴ４０３
及び４０４がデータ書込み入力端子ＮＤＰＧＭ及びロー
ドライン出力端子９１の間に使用されている。それらは
、ＦＥＴ４０６のゲートとソースとの間に２つのダイオ
ード降下（２Ｖｔ）の拘束条件を与えている。このこと
は、ロードライン端子９１を介してＶＰＰＮからＥＰＲ
ＯＭ２０１のドレインへの電流を制限すべく作用する。なぜならば、その電流は、Ｖｇｓ及びＦＥＴ４０６の装
置寸法によって制限されるからである。この点に関する
１つの条件は、ＮＤＰＧＭ発生器（図５に関して以下に
説明する）が弱いプルアップを有するものでなければな
らず、従ってＮＤＰＧＭ信号電圧がダイオード接続され
たＦＥＴ４０３及び４０４によってプルダウンすること
が可能でなければならないということである。実際には
、ＮＤＰＧＭ電圧をプルダウンする助けとしてトランジ
スタ４０３及び４０４を使用することは、該回路の他の
部分がロードライン端子９１上の過剰な電圧によって損
傷されることを防止する場合の助けとなるが、ＥＰＲＯ
Ｍ　　ＦＥＴ２０１自身が、通常は電流の引出しを制限
する。

【００４８】図５は、図１の書込みレベル変換回路１０
５の一実施例の概略図である。データＤＩ及びプログラ
ムパルスＰＧＭＢはＮＯＲゲート３０１によって結合さ
れている。装置３０２，３０３，３０４，３０５，３０
６から構成されているレベル変換器の基本は交差結合及
び相補的動作である。一方の側がプルダウンすると、他
方が高電圧供給レベル迄プルアップする。このことは、
第一の側のプルアップを完全にターンオフし、従ってＤ
Ｃ電流ドレイン経路は存在しない。出力トランジスタ３
０７及び３０８は、弱いプルアップトランジスタ３０７
（その必要性は、図４のロードライン回路１０６に関し
て前に説明した）及び電源接続を除いて、通常のインバ
ータと同様である。一実施例においては、図５のＰチャ
ンネルトランジスタ３０２，３０４，３０７は、接合ブ
レークダウンを防止するために、同一の高電圧供給源へ
接続されているＮ−ウエル内に形成される。このレベル
変換器に関しては、前述した米国特許出願０７／４８１
，３５５号に更に詳細に説明されている。

【００４９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに、種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】　　本発明の一実施例に基づいて構成された非
揮発性ＥＰＲＯＭコンフィギュレーションレジスタを示
したブロック図。

【図２】　　図１のＥＰＲＯＭコンフィギュレーション
レジスタにおいて使用されるタイプのＥＰＲＯＭレジス
タビットセルのより詳細な一実施例を示したブロック図
。

【図３】　　図２のブロック図内に示されるＥＰＲＯＭ
レジスタビットセルの一実施例を示した概略図。

【図４】　　図２のブロック図のロードラインセル１０
６の一実施例を示した概略図。

【図５】　　図２の実施例の書込みデータレベル変換回
路１０５の一実施例を示した概略図。

【図６】　　図２の実施例のラッチ２１０の周期的リフ
レッシュを実施するために使用される信号を示したタイ
ミング線図。

【符号の説明】

１００　　レジスタ１０１　　入力データバス１０４　　出力データバス１０５　　書込みデータレベル変換回路１０６　　ロー
ドラインセル

Claims

【特許請求の範囲】

【請求項１】　　ソースとドレインと制御ゲートと浮遊
ゲートとを持った格納トランジスタが設けられており、
前記浮遊ゲート上に電荷を格納させて選択したデータ値
を格納するために前記格納トランジスタの制御ゲートス
レッシュホールド電圧を変更させるために前記格納トラ
ンジスタへ選択した電圧を印加する手段が設けられてお
り、前記格納トランジスタ内に格納されているデータ値
が何であるか決定する評価手段が設けられており、前記
評価手段は前記格納トランジスタ内に格納されている前
記データ値を表わすフルタイムのスタティック出力信号
を非同期的に供給することが可能であることを特徴とす
る非揮発性レジスタ。
【請求項２】　　請求項１において、前記評価手段によ
って決定された前記データ値に関連する値をラッチし且
つラッチした出力信号を供給するラッチ手段が設けられ
ていることを特徴とするレジスタ。
【請求項３】　　請求項１において、前記評価手段が、
複数個の評価モードの１つを選択的に与えることが可能
であることを特徴とするレジスタ。
【請求項４】　　請求項３において、前記複数個の評価
モードが、スタティック評価、マージンテスト、及び擬
似スタティック評価からなる一群の評価モードから選択
されるものであることを特徴とするレジスタ。
【請求項５】　　請求項４において、前記スタティック
評価を与える手段が、前記格納トランジスタの制御ゲー
トへセンス電圧を印加する手段と、前記格納トランジス
タのソース及びドレインを横断して電圧を印加する手段
と、前記格納トランジスタを介しての電流の流れを検知
する手段と、前記格納トランジスタ内に格納されている
データ値を表わす前記電流の流れの状態を表わす出力信
号を供給する手段とを有することを特徴とするレジスタ
。
【請求項６】　　請求項４において、前記マージンテス
トを実施する手段が、前記格納トランジスタのソースと
ドレインとを横断して電圧を印加する手段と、前記格納
トランジスタの制御ゲートへマージンテストセンス電圧
を印加する手段と、前記格納トランジスタを介しての電
流の流れを検知する手段と、前記格納トランジスタを介
しての電流の流れにおける変化を検知する一方前記マー
ジンテストセンス電圧を変更する手段とを有することを
特徴とするレジスタ。
【請求項７】　　請求項４において、前記擬似スタティ
ック評価を与える手段が、前記格納トランジスタのドレ
インをプリチャージする手段と、前記格納トランジスタ
のソースを選択した電圧レベルへ結合させる手段と、前
記格納トランジスタの制御ゲートへセンス電圧を印加す
る手段と、前記格納トランジスタのゲートへの前記セン
ス電圧の印加に応答して前記ドレインがプリチャージし
たままであるか否かを検知し且つそれに応答してデータ
信号を供給する手段とを有することを特徴とするレジス
タ。
【請求項８】　　請求項７において、前記データ信号を
格納し且つそれに応答して出力信号を供給するラッチが
設けられていることを特徴とするレジスタ。
【請求項９】　　請求項８において、前記擬似スタティ
ック評価を周期的に実施させその際に前記ラッチ内に格
納されているデータをリフレッシュさせる制御手段が設
けられていることを特徴とするレジスタ。
【請求項１０】　　請求項８において、前記ラッチがパ
ワーアップ時に選択した状態をとり、その際に前記擬似
スタティック評価を実施する前に既知の値の出力信号を
供給することを特徴とするレジスタ。
【請求項１１】　　同期的に読取ることが可能な複数個
のデータビットを格納する半導体メモリアレイ、及び非
揮発性レジスタを有する回路において、前記非揮発性レ
ジスタが、ソースとドレインと制御ゲートと浮遊ゲート
とを持った格納トランジスタと、前記浮遊ゲート上に電
荷を格納させて選択したデータ値を格納するために前記
格納トランジスタの制御ゲートスレッシュホールド電圧
を変更させるために前記格納トランジスタへ選択した電
圧を印加する手段と、前記格納トランジスタ内に格納さ
れているデータ値を決定する評価手段と、を有しており
、前記評価手段が前記格納トランジスタ内に格納されて
いるデータ値を表わすフルタイムのスタティック出力信
号を非同期的に供給することが可能であることを特徴と
する回路。