JPS6089895A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6089895A JPS6089895A JP58197573A JP19757383A JPS6089895A JP S6089895 A JPS6089895 A JP S6089895A JP 58197573 A JP58197573 A JP 58197573A JP 19757383 A JP19757383 A JP 19757383A JP S6089895 A JPS6089895 A JP S6089895A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 210000000352 storage cell Anatomy 0.000 abstract description 2
- 210000004027 cell Anatomy 0.000 description 35
- 230000004888 barrier function Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
-
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
- G11C7/1024—Extended data output [EDO] mode, i.e. keeping output buffer enabled during an extended period of time
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、記憶データを常時読み出し可能とすることに
より記憶装置の機能拡大を図った半導体記憶装置に関す
るものである。
より記憶装置の機能拡大を図った半導体記憶装置に関す
るものである。
（従来例の構成とその問題点）
半導体メモリは大容量のデータを記憶するのに用いられ
、任意のアドレスのデータをビット線を介して入出力す
るものであるが、ディジタル信号処理の多機能化に伴っ
て、記憶データの一部をアドレス信号とは無関係に常時
読み出しを行う機能が要求される。
、任意のアドレスのデータをビット線を介して入出力す
るものであるが、ディジタル信号処理の多機能化に伴っ
て、記憶データの一部をアドレス信号とは無関係に常時
読み出しを行う機能が要求される。
第１図は従来の半導体記憶装置の記憶セルの一部を示す
ものである。１０１．１０２はベースとコレクタが交叉
接続されたマルチエミッタトランジスタ対であシ、１０
３．１０４は負荷抵抗、１１７．１１８はショットキバ
リアダイオードである。１０１．、１０２゜１０３１１
０４、１１７．１１８で構成されるＣ１が１ビツトの記
憶セルである。Ｃ２，Ｃ３，Ｃ４はＣＩと同じ構成の記
憶セルであり、このような記憶セルが全記憶 ″容量分
だけ配置されて記憶装置全体が構成されている。１０５
．１０７はワード■線、１０６．１０８はワードｅ線で
あシ各記憶セルのマルチェミッタトランジスクの一方の
エミッタが共通接続され定電流源に接続される。ワード
■線１０５．１０７はそれぞれアドレスデコーダに接続
され、選択時には高電位に、非選択時には低電位になる
。１０９．１１０および１１１．、１１２はビット線で
定電流源１１３〜１１６に接続され、選択きれたワード
の読み出しデータおよび書き込みデータがこの線に入出
力される。
ものである。１０１．１０２はベースとコレクタが交叉
接続されたマルチエミッタトランジスタ対であシ、１０
３．１０４は負荷抵抗、１１７．１１８はショットキバ
リアダイオードである。１０１．、１０２゜１０３１１
０４、１１７．１１８で構成されるＣ１が１ビツトの記
憶セルである。Ｃ２，Ｃ３，Ｃ４はＣＩと同じ構成の記
憶セルであり、このような記憶セルが全記憶 ″容量分
だけ配置されて記憶装置全体が構成されている。１０５
．１０７はワード■線、１０６．１０８はワードｅ線で
あシ各記憶セルのマルチェミッタトランジスクの一方の
エミッタが共通接続され定電流源に接続される。ワード
■線１０５．１０７はそれぞれアドレスデコーダに接続
され、選択時には高電位に、非選択時には低電位になる
。１０９．１１０および１１１．、１１２はビット線で
定電流源１１３〜１１６に接続され、選択きれたワード
の読み出しデータおよび書き込みデータがこの線に入出
力される。
このような記憶装置の読み出し動作は、読み出したいワ
ードのワード線をアドレスデコーダ出力によシ高電位に
することにより行われる。つまり、データ線には各記憶
セルのマルチエミッタトランジスタ対のエミッタが共通
に接続されているため、このデータ線には各記憶セルの
マルチエミッタトランジスタ対のベース電位の内、最も
高い電位のものが出力される。即ち、ワード線の電位の
高い記憶セルのデータ内容が出力されることになる。
ードのワード線をアドレスデコーダ出力によシ高電位に
することにより行われる。つまり、データ線には各記憶
セルのマルチエミッタトランジスタ対のエミッタが共通
に接続されているため、このデータ線には各記憶セルの
マルチエミッタトランジスタ対のベース電位の内、最も
高い電位のものが出力される。即ち、ワード線の電位の
高い記憶セルのデータ内容が出力されることになる。
又、書き込み動作は、省き込みデータをデータ線に加え
、ワード線が高電位となった記憶セルにおいて、データ
線に接続された定電流回路の電流をマルチエミッタトラ
ンジスタ対のどちらのトランジスタから流すかにより、
書き込みを行っている。
、ワード線が高電位となった記憶セルにおいて、データ
線に接続された定電流回路の電流をマルチエミッタトラ
ンジスタ対のどちらのトランジスタから流すかにより、
書き込みを行っている。
このように、従来の記憶装置においては、アドレス信号
により、全記憶データの内、アドレス信号によシ選択し
たワードの記憶データをデータ線に読み出していだが、
前述のような記憶データの一部をアドレス信号とは無関
係に常時読み出しを行う要求に対応するには、記憶装置
とは別にレジスタファイルを用意し、このレジスタファ
イルにデータを書き込み、出力を常時読み出していた。
により、全記憶データの内、アドレス信号によシ選択し
たワードの記憶データをデータ線に読み出していだが、
前述のような記憶データの一部をアドレス信号とは無関
係に常時読み出しを行う要求に対応するには、記憶装置
とは別にレジスタファイルを用意し、このレジスタファ
イルにデータを書き込み、出力を常時読み出していた。
この様な場合、レジスタファイルと記憶装置にそれぞれ
書き込み制御回路が必要となり回路構成が複雑となって
いた。
書き込み制御回路が必要となり回路構成が複雑となって
いた。
（発明の目的）
本発明は上記欠点に鑑みてなされたもので、記憶データ
の一部を常時読み出すことができる機能を有する半導体
記憶装置を簡単な回路構成で実現せんとするものである
。
の一部を常時読み出すことができる機能を有する半導体
記憶装置を簡単な回路構成で実現せんとするものである
。
（発明の構成）
本発明は記憶セルの記憶データを差動トランジスタ対に
入力し、との差動トランジスタ対の出力を取り出すこと
によシ、任意のピットを常時読み出し可能とするもので
ある。
入力し、との差動トランジスタ対の出力を取り出すこと
によシ、任意のピットを常時読み出し可能とするもので
ある。
（実施例の説明）
第２図は本発明の半導体記憶装置の一実施例の構成を示
す回路図である。ここで、マルチエミッタトランジスタ
２０１．２０２ 、抵抗２０３，２０４およびショット
キバリヤダイオード２０５．２０６で構成される記憶セ
ルＣ１は第１図の従来例で説明した記憶セルと同一構成
であり、記憶セルＣ２も同一構成であり、記憶装置を構
成する記憶セルの大部分がこの記憶セルである。
す回路図である。ここで、マルチエミッタトランジスタ
２０１．２０２ 、抵抗２０３，２０４およびショット
キバリヤダイオード２０５．２０６で構成される記憶セ
ルＣ１は第１図の従来例で説明した記憶セルと同一構成
であり、記憶セルＣ２も同一構成であり、記憶装置を構
成する記憶セルの大部分がこの記憶セルである。
本発明は上記記憶セルを用いた従来の記憶装置の動作に
、任意のビットの記憶データを常時読み出す機能を付加
したものである。ここで、マルチエミッタトランジスタ
２０７．２０８、抵抗２０９．２１０およびショットキ
バリヤダイオード２１１．２１２で構成される記憶セル
と、エミッタが共通接続された差動トランジスタ対２１
３．２１４および抵抗２１５゜２１６で構成される差動
スイッチから成るセルＭ１は記憶装置を構成する記憶セ
ルの内、記憶データの常時読み出しを行うセルとして用
いる。２１７はワード■線で、アドレスデコーダからの
信号により選択時には高電位に、非選択時には低電位と
なる。２１８はワードｅ線であり記憶セルのマルチエミ
ッタトランジスタの共通接続されたエミッタが接続され
る。次に、２１９は電源ライン、２２０はワード■線、
２２１はワードｅ線であり、２２２は共通エミッタライ
ンである。２２３〜２２６はビット線であり、２２７〜
２３３は定電流源で、定電流源２２７は前記ワードＯ線
２１８に、定電流源２２８はワードθ線２２１に、定電
流源２２９は共通エミッタライン２２２に、また定電流
源２３０〜２３３はビット線２２３〜２２６にそれぞれ
接続されている。まだ、２３４〜２３７は常時読み出し
データ出力端子である。
、任意のビットの記憶データを常時読み出す機能を付加
したものである。ここで、マルチエミッタトランジスタ
２０７．２０８、抵抗２０９．２１０およびショットキ
バリヤダイオード２１１．２１２で構成される記憶セル
と、エミッタが共通接続された差動トランジスタ対２１
３．２１４および抵抗２１５゜２１６で構成される差動
スイッチから成るセルＭ１は記憶装置を構成する記憶セ
ルの内、記憶データの常時読み出しを行うセルとして用
いる。２１７はワード■線で、アドレスデコーダからの
信号により選択時には高電位に、非選択時には低電位と
なる。２１８はワードｅ線であり記憶セルのマルチエミ
ッタトランジスタの共通接続されたエミッタが接続され
る。次に、２１９は電源ライン、２２０はワード■線、
２２１はワードｅ線であり、２２２は共通エミッタライ
ンである。２２３〜２２６はビット線であり、２２７〜
２３３は定電流源で、定電流源２２７は前記ワードＯ線
２１８に、定電流源２２８はワードθ線２２１に、定電
流源２２９は共通エミッタライン２２２に、また定電流
源２３０〜２３３はビット線２２３〜２２６にそれぞれ
接続されている。まだ、２３４〜２３７は常時読み出し
データ出力端子である。
上記ワード■線２１７、ワードｅ線２１８、ピント＠
２２３〜２２６に接続された記憶セルＣＩ、Ｃ２は第１
図に示す従来例と同一の接続となっており、読み出し時
にはアドレス信号により選択されたワードの記憶セルの
記憶データがビット線に出力され、書き込み時にはビッ
ト線に入力されたデータがアドレス信号により選択され
たワードの記憶セルに書き込まれる。次に、ワード■線
２２ｏ１ ワードｅ線２２１およびビット線２２３．２
２４に接続される冑ルチェミッタトランジスタ２０７．
２０８ 、抵抗２０９゜２１０およびショットキバリア
ダイオード２１１．２１２で構成された記憶セルは、ｃ
ｌで示す記憶セルと同一構成でアシ、書き込みにおいて
は、第１図に示す従来例と同じ動作で書き込まれる。っ
まシ、ビット線に入力されたデータがアドレス信号にょ
シ選択されワード■線が高電位となるワードの記憶セル
に書き込まれる。読み出しにおいては、ビット線２２３
〜２２６には、アドレス信号により選択され、ワード■
線が高電位となるワードの記憶セルに書き込まれている
データが出力される。っまシ、ビット線にはアドレス信
号によって選択されたワードの記憶データのみが出力さ
れる。
２２３〜２２６に接続された記憶セルＣＩ、Ｃ２は第１
図に示す従来例と同一の接続となっており、読み出し時
にはアドレス信号により選択されたワードの記憶セルの
記憶データがビット線に出力され、書き込み時にはビッ
ト線に入力されたデータがアドレス信号により選択され
たワードの記憶セルに書き込まれる。次に、ワード■線
２２ｏ１ ワードｅ線２２１およびビット線２２３．２
２４に接続される冑ルチェミッタトランジスタ２０７．
２０８ 、抵抗２０９゜２１０およびショットキバリア
ダイオード２１１．２１２で構成された記憶セルは、ｃ
ｌで示す記憶セルと同一構成でアシ、書き込みにおいて
は、第１図に示す従来例と同じ動作で書き込まれる。っ
まシ、ビット線に入力されたデータがアドレス信号にょ
シ選択されワード■線が高電位となるワードの記憶セル
に書き込まれる。読み出しにおいては、ビット線２２３
〜２２６には、アドレス信号により選択され、ワード■
線が高電位となるワードの記憶セルに書き込まれている
データが出力される。っまシ、ビット線にはアドレス信
号によって選択されたワードの記憶データのみが出力さ
れる。
記憶データの常時読み出しを行うには記憶セルに記憶さ
れているデータをビット線を介さずに読み出すことによ
シ行う。記憶セルＭｌ内のマルチエミッタトランジスタ
、 、、２０−７ 、、、．２０８のコレクタ電位はア
ドレス信号とは無関係に記憶データの内容に応じて電位
差が生じており、この信号をエミッタが共通接続された
差動トランジスタ対２１３．２１４および抵抗２１５．
２１６で構成される差動スイッチの差動トランジスタ対
２１３．２１４のベースへ入力し、差動スイッチの出力
端子である常時読み出しデータ出力端子２３４．２３５
より出力信号を取り出すことによりアドレス信号とは無
関係に記憶データの常時読み出しを行うことができる。
れているデータをビット線を介さずに読み出すことによ
シ行う。記憶セルＭｌ内のマルチエミッタトランジスタ
、 、、２０−７ 、、、．２０８のコレクタ電位はア
ドレス信号とは無関係に記憶データの内容に応じて電位
差が生じており、この信号をエミッタが共通接続された
差動トランジスタ対２１３．２１４および抵抗２１５．
２１６で構成される差動スイッチの差動トランジスタ対
２１３．２１４のベースへ入力し、差動スイッチの出力
端子である常時読み出しデータ出力端子２３４．２３５
より出力信号を取り出すことによりアドレス信号とは無
関係に記憶データの常時読み出しを行うことができる。
Ｍ２はＭｌと同一構成の記憶セルであシ、データの読み
出しはワード単位で行なわれるのが一般的であり、常時
読み出し可能な記憶セルＭ１をワード単位で配置してお
シ、差動トランジスタ対２１３、２１４の共通エミッタ
はワード単位で共通の共通エミッタ２イ／２２２に接続
しており、定電流源２２９によりワード単位のセルを共
通に駆動している。２１９は電源ラインであ’ｉ 、２
３６，２３７−１ａ記憶セルＭ２の常時読み出しデータ
出力端子である。
出しはワード単位で行なわれるのが一般的であり、常時
読み出し可能な記憶セルＭ１をワード単位で配置してお
シ、差動トランジスタ対２１３、２１４の共通エミッタ
はワード単位で共通の共通エミッタ２イ／２２２に接続
しており、定電流源２２９によりワード単位のセルを共
通に駆動している。２１９は電源ラインであ’ｉ 、２
３６，２３７−１ａ記憶セルＭ２の常時読み出しデータ
出力端子である。
以上説明した様に、記憶セルの記憶データをビット線を
介さずに差動スイッチに入力し、この差動スイッチの出
力よシデータを取り出すことにより、アドレス信号とは
無関係に任意のビットの記憶データを常時読み出すこと
が可能となる。
介さずに差動スイッチに入力し、この差動スイッチの出
力よシデータを取り出すことにより、アドレス信号とは
無関係に任意のビットの記憶データを常時読み出すこと
が可能となる。
（発明の効果）
本発明によれば簡単な回路構成で記憶データの常時読み
出しを行うことができ、従来個別に構成していたレジス
タファイルと記憶装置を一体化することができる。した
がってレジスタファイルの書き込み制−回、路が不要と
なシ、簡単な回路構成で複雑々機能に対応できる記憶装
置を実現できる。
出しを行うことができ、従来個別に構成していたレジス
タファイルと記憶装置を一体化することができる。した
がってレジスタファイルの書き込み制−回、路が不要と
なシ、簡単な回路構成で複雑々機能に対応できる記憶装
置を実現できる。
又、データの常時読み出しをワード単位で行う場合には
、差動スイッチを構成する差動トランジスタ対の共通エ
ミッタをワード単位で共通接続し、共通の定電流源で駆
動できるので回路構成素子数を少くすることができる。
、差動スイッチを構成する差動トランジスタ対の共通エ
ミッタをワード単位で共通接続し、共通の定電流源で駆
動できるので回路構成素子数を少くすることができる。
第１図は従来の半導体記憶装置の記憶セルの一部を示す
図、第２図は本発明の半導体記憶装置の一実施例の構成
を示す回路図である。 ２０１．２０２．２０７．２０８・・・・・・・・・マ
ルチエミッタトランジスタ、 ２０３．２０４．２０９
．２１０．２１５．２１６・・・・・・・・抵抗、２０
５，２０６，２１１，２１２・・・・・・・・・ショッ
トキバリヤダイオード、２１３，２１４・・・・・・・
・・差動トランジスタ対、 ２１？、 ２２０・・・・
・・・・・ ワード■線、 ２１８．２２１・・・・・
・・・・ ワードθ線、２１５・・・・・・・・・電源
ライン、２２２・・・・・・・・・共通エミッタライン
、２２３〜２２６・・・・・−・・ビット線、２２７〜
２３３・・・・・・・・・定電流源、２３４〜２３７・
・・・・・・・・常時読み出しデータ出力端子、ＣＩ、
Ｃ２・・・・・・・・・記憶セル、Ｍｌ、Ｍ２・・・
・・・・・・常時読み出し可能な記憶セル。 特許出願人 松下電器産業株式会社 ・、−ン′
図、第２図は本発明の半導体記憶装置の一実施例の構成
を示す回路図である。 ２０１．２０２．２０７．２０８・・・・・・・・・マ
ルチエミッタトランジスタ、 ２０３．２０４．２０９
．２１０．２１５．２１６・・・・・・・・抵抗、２０
５，２０６，２１１，２１２・・・・・・・・・ショッ
トキバリヤダイオード、２１３，２１４・・・・・・・
・・差動トランジスタ対、 ２１？、 ２２０・・・・
・・・・・ ワード■線、 ２１８．２２１・・・・・
・・・・ ワードθ線、２１５・・・・・・・・・電源
ライン、２２２・・・・・・・・・共通エミッタライン
、２２３〜２２６・・・・・−・・ビット線、２２７〜
２３３・・・・・・・・・定電流源、２３４〜２３７・
・・・・・・・・常時読み出しデータ出力端子、ＣＩ、
Ｃ２・・・・・・・・・記憶セル、Ｍｌ、Ｍ２・・・
・・・・・・常時読み出し可能な記憶セル。 特許出願人 松下電器産業株式会社 ・、−ン′
Claims (1)
- （１）交叉接続されたマルチエミッタトランジスタ対で
構成される記憶セルを有する記憶装置であって、前記記
憶セルの記憶信号をビット線を介さずに取シ出す手段と
、前記記憶信号が入力され工ｉ ツタが共通接続された
差動トランジスタ対で構成される差動スイッチとを有し
、前記差動スイッチの出力より前記記憶信号を常時読み
出すことを特徴とする半導体記憶装置。 （り 差動スイッチが、個々のベースが交叉接続された
マルチエミッタトランジスタ対の個々のコレクタに接続
される差動トランジスタ対により構成されることを特徴
とする特許請求の範囲第（１）項記載の半導体記憶装置
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197573A JPS6089895A (ja) | 1983-10-24 | 1983-10-24 | 半導体記憶装置 |
| US06/662,900 US4635231A (en) | 1983-10-24 | 1984-10-19 | Semiconductor memory with constant readout capability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197573A JPS6089895A (ja) | 1983-10-24 | 1983-10-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6089895A true JPS6089895A (ja) | 1985-05-20 |
| JPH0442759B2 JPH0442759B2 (ja) | 1992-07-14 |
Family
ID=16376744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58197573A Granted JPS6089895A (ja) | 1983-10-24 | 1983-10-24 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4635231A (ja) |
| JP (1) | JPS6089895A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5016214A (en) * | 1987-01-14 | 1991-05-14 | Fairchild Semiconductor Corporation | Memory cell with separate read and write paths and clamping transistors |
| US4864539A (en) * | 1987-01-15 | 1989-09-05 | International Business Machines Corporation | Radiation hardened bipolar static RAM cell |
| US5274778A (en) * | 1990-06-01 | 1993-12-28 | National Semiconductor Corporation | EPROM register providing a full time static output signal |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54144834A (en) * | 1978-05-04 | 1979-11-12 | Nippon Telegr & Teleph Corp <Ntt> | Mis memory circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4125877A (en) * | 1976-11-26 | 1978-11-14 | Motorola, Inc. | Dual port random access memory storage cell |
| EP0052669B1 (de) * | 1980-11-26 | 1985-03-27 | Ibm Deutschland Gmbh | Mehrfach adressierbarer hochintegrierter Halbleiterspeicher |
-
1983
- 1983-10-24 JP JP58197573A patent/JPS6089895A/ja active Granted
-
1984
- 1984-10-19 US US06/662,900 patent/US4635231A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54144834A (en) * | 1978-05-04 | 1979-11-12 | Nippon Telegr & Teleph Corp <Ntt> | Mis memory circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0442759B2 (ja) | 1992-07-14 |
| US4635231A (en) | 1987-01-06 |
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