JPS6037651B2 - 機能メモリ・セル - Google Patents
機能メモリ・セルInfo
- Publication number
- JPS6037651B2 JPS6037651B2 JP51048709A JP4870976A JPS6037651B2 JP S6037651 B2 JPS6037651 B2 JP S6037651B2 JP 51048709 A JP51048709 A JP 51048709A JP 4870976 A JP4870976 A JP 4870976A JP S6037651 B2 JPS6037651 B2 JP S6037651B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
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- Physics & Mathematics (AREA)
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- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はアレー論理に関するものであり、更に具体的に
は、アレー内部において論理操作を遂行するメモリに使
用されるセルに関するものである。
は、アレー内部において論理操作を遂行するメモリに使
用されるセルに関するものである。
過去において、連想アレーやランダム・アクセス・アレ
ー内で論理動作を行なうために多状態セルを用いること
が提案された。
ー内で論理動作を行なうために多状態セルを用いること
が提案された。
例えば、米国特許第３５４３２９６号明細書には、４状
態セルを用いた機能メモリが開示されている。これらの
セルは、単一の２進入力によって各々アドレスされる。
一致又は不一致についてセルを質問するため、２進入力
は補教化された後、マスクを介して各セルの平衡ビット
線へ送られる。このような４状態セルを用いると、４種
類の状態をとり得る情報を記憶させることができる。そ
のうちの３状態が連想メモリ構成において解読可能（ｄ
ｅｃｉｐｈｅｒａｂｌｅ）である。言い換えれば、或る
セルがこのような３状態のうちの１つの状態にあると、
このセルがメモリのマスクされないビット線を介して質
問された時には、一致条件を得ることができる。これに
対し、質問時にそのセルが４番目の状態にあると、一致
条件を得ることはできない。解読可能な３種類の状態は
、各々“０”状態、“１”状態及び“Ｘ’ｔ又は“無視
（Ｄｏｎ’ ｔ Ｃａｒｅ）”状態と呼ばれる。４番目
の状態貝０ち解読不能の状態は“Ｙ”状態と呼ばれる。
態セルを用いた機能メモリが開示されている。これらの
セルは、単一の２進入力によって各々アドレスされる。
一致又は不一致についてセルを質問するため、２進入力
は補教化された後、マスクを介して各セルの平衡ビット
線へ送られる。このような４状態セルを用いると、４種
類の状態をとり得る情報を記憶させることができる。そ
のうちの３状態が連想メモリ構成において解読可能（ｄ
ｅｃｉｐｈｅｒａｂｌｅ）である。言い換えれば、或る
セルがこのような３状態のうちの１つの状態にあると、
このセルがメモリのマスクされないビット線を介して質
問された時には、一致条件を得ることができる。これに
対し、質問時にそのセルが４番目の状態にあると、一致
条件を得ることはできない。解読可能な３種類の状態は
、各々“０”状態、“１”状態及び“Ｘ’ｔ又は“無視
（Ｄｏｎ’ ｔ Ｃａｒｅ）”状態と呼ばれる。４番目
の状態貝０ち解読不能の状態は“Ｙ”状態と呼ばれる。
論理は、これらのセルの１つがその論理状態について質
問された時に遂行される。
問された時に遂行される。
従って、上記米国特許明細書に開示されている機能メモ
リは、論理操作を行なうことができる。しかしながら、
各セルの４種類の論理状態のうちの３つだけが解読可能
であるため、アレーの論理能力の２５％が矢なわれるこ
とになる。更に、４状態の連想セル構成は、極めて簡単
な論理操作だけを実行することができ、排他的オアの如
きより高次の論理を遂行するためには、メモリの出力部
に余分の論理回路を設けたり、メモリ中に余分のワード
を設けたりすることが必要になる。米国特許第３５９３
３１７号明細書には、解読装置を用いることによってア
レー中で高次の論理操作を遂行するための技術が開示さ
れており、またこの技術を機能メモリへ応用して、解読
不能な状態を最少にし且つより高次の論理操作を遂行し
得るようにすることにより、このような機能メモリの論
理能力を高めるための技術が米国特許第３７６１９０２
号明細書に開示されている。
リは、論理操作を行なうことができる。しかしながら、
各セルの４種類の論理状態のうちの３つだけが解読可能
であるため、アレーの論理能力の２５％が矢なわれるこ
とになる。更に、４状態の連想セル構成は、極めて簡単
な論理操作だけを実行することができ、排他的オアの如
きより高次の論理を遂行するためには、メモリの出力部
に余分の論理回路を設けたり、メモリ中に余分のワード
を設けたりすることが必要になる。米国特許第３５９３
３１７号明細書には、解読装置を用いることによってア
レー中で高次の論理操作を遂行するための技術が開示さ
れており、またこの技術を機能メモリへ応用して、解読
不能な状態を最少にし且つより高次の論理操作を遂行し
得るようにすることにより、このような機能メモリの論
理能力を高めるための技術が米国特許第３７６１９０２
号明細書に開示されている。
これら両特許においては、多状態セルとして単一の多状
態セル又は複数個の双安定若しくは４安定セルが用いら
れ、これらのセルは、２以上のデータ・ビットを解読す
る解読器によりそれらのビット線を介してアドレスされ
、そしてそれらの出力線へ論理結果を与える。例えば、
１母氏態セルが用いられる場合には、１筋種類の可能な
状態のうちの１つだけが解読不能であり、これは前述の
４状態セルにおける１／４の解読不能に比べて明らかに
優れている。更に、上記両米国特許明細書に述べられて
いるような解読装置を用いることにより、排他的オアの
如きより高次の論理操作の遂行が可能である。これらの
先行技術に対し、本発明は、上述の両米国特許における
ような多ビット解読装置を用いることなく高次の論理操
作を遂行し得る多状態論理セルを提供するものである。
態セル又は複数個の双安定若しくは４安定セルが用いら
れ、これらのセルは、２以上のデータ・ビットを解読す
る解読器によりそれらのビット線を介してアドレスされ
、そしてそれらの出力線へ論理結果を与える。例えば、
１母氏態セルが用いられる場合には、１筋種類の可能な
状態のうちの１つだけが解読不能であり、これは前述の
４状態セルにおける１／４の解読不能に比べて明らかに
優れている。更に、上記両米国特許明細書に述べられて
いるような解読装置を用いることにより、排他的オアの
如きより高次の論理操作の遂行が可能である。これらの
先行技術に対し、本発明は、上述の両米国特許における
ような多ビット解読装置を用いることなく高次の論理操
作を遂行し得る多状態論理セルを提供するものである。
本発明に従うセルは、２個のトランジスタから成り、そ
れらのコレク外ま出力線に接続され、そしてェミッタは
１変数の真数又は補数信号を送る線に接続される。これ
らのトランジスタのベースは、セルが２個の変数の１鏡
蚤類の２進論理機能を遂行し得るように、第２変数の真
数及び複数へ選択的に接続されるか又は２つの基準レベ
ル（論理レベル）の一方に固定される。従って本発明の
目的は、論理遂行能力の高い新規な機能メモリ・セルを
提供することにある。
れらのコレク外ま出力線に接続され、そしてェミッタは
１変数の真数又は補数信号を送る線に接続される。これ
らのトランジスタのベースは、セルが２個の変数の１鏡
蚤類の２進論理機能を遂行し得るように、第２変数の真
数及び複数へ選択的に接続されるか又は２つの基準レベ
ル（論理レベル）の一方に固定される。従って本発明の
目的は、論理遂行能力の高い新規な機能メモリ・セルを
提供することにある。
以下、添付図面を参照して、本発明の良好な実施例につ
き具体的に説明する。図は、ｍ行ｎ列に配列されたセル
１２のアレ−１０を示したものである。
き具体的に説明する。図は、ｍ行ｎ列に配列されたセル
１２のアレ−１０を示したものである。
セル１２の各列は６本の入力線１４，１６，１８，２０
，２２及び２４を介してアドレスされ、各行は１本の出
力線２６によりアドレスされる。図示のように、各セル
１２は２個のトランジスタ２８及び３０を有している。
これらのトランジスタのコレクタは共に出力線２６に接
続され、ヱミッタは入力線１４及び２４の一方に薮続さ
れる。トランジスタ２８及び３０のベースは他の４本の
入力線１６，１８，２０及び２２のうちの１本に選択的
に接続される。入力線１６及び１８は、第２入力変数の
真数及び補数を伝達し、他の２本の入力線２０及び２２
は、２つの異なったレベルの電位（一方は２進“１”入
力レベルを表わし、他方は２進“０”入力レベルを表わ
す）を伝達する。各ワード線２６は、抵抗３２を介して
正電源に接続され、従って何れのトランジスタも、その
ェミツ夕が低い論理レベルにあり且つベースが高い論理
レベルにあれば、導通して出力線２６へ低い論理レベル
を供給する。
，２２及び２４を介してアドレスされ、各行は１本の出
力線２６によりアドレスされる。図示のように、各セル
１２は２個のトランジスタ２８及び３０を有している。
これらのトランジスタのコレクタは共に出力線２６に接
続され、ヱミッタは入力線１４及び２４の一方に薮続さ
れる。トランジスタ２８及び３０のベースは他の４本の
入力線１６，１８，２０及び２２のうちの１本に選択的
に接続される。入力線１６及び１８は、第２入力変数の
真数及び補数を伝達し、他の２本の入力線２０及び２２
は、２つの異なったレベルの電位（一方は２進“１”入
力レベルを表わし、他方は２進“０”入力レベルを表わ
す）を伝達する。各ワード線２６は、抵抗３２を介して
正電源に接続され、従って何れのトランジスタも、その
ェミツ夕が低い論理レベルにあり且つベースが高い論理
レベルにあれば、導通して出力線２６へ低い論理レベル
を供給する。
所与の出力線２６に接続されたどのトランジスタもこの
ようにバイアスされなければ、出力線２６は高い論理レ
ベルにある。２個のトランジスタ２８及び３０のベース
に対する接続は、１筋種類の異なった組合わせが可能で
あり、各紙合わせは、入力線１４及び２４並びに１６及
び１８へ各々員加される２個の入力変数に対する異なっ
た論理機能を与える。
ようにバイアスされなければ、出力線２６は高い論理レ
ベルにある。２個のトランジスタ２８及び３０のベース
に対する接続は、１筋種類の異なった組合わせが可能で
あり、各紙合わせは、入力線１４及び２４並びに１６及
び１８へ各々員加される２個の入力変数に対する異なっ
た論理機能を与える。
これらの論理機能を明らかにした真理値表を下に示す。
この真理値表の左端にある４個の行記号は、左側のトラ
ンジスタ２８のベースに対する可能な接続を表わし、上
端にある４個の列信号は、右側のトランジスタ３０のベ
ースに対する可能な接続を表わす。
この真理値表の左端にある４個の行記号は、左側のトラ
ンジスタ２８のベースに対する可能な接続を表わし、上
端にある４個の列信号は、右側のトランジスタ３０のベ
ースに対する可能な接続を表わす。
各々の行記号及び列記号の交点のボックス内に示される
ステートメントは、セルのトランジスタ２８及び３０の
べ−スが対応する行記号及び列記号で表わされるように
接続されている時に、そのセルによって遂行される論理
機能である。例えば、図の左上のセル１２ａにおけるよ
うに、左側のトランジスタ２８のベースが第１変数の真
数“Ａ”を含む入力線１６ａに接続され、一、こ方、右
側のトランジスタ３０のベースが同じ変数の補数平‐Ａ
ＩＪ’を含む線１８ａに接続されていると、出力線２６
★モリぬ信号は、２個の入力変数Ａ及びＢの一致論理（
Ａ＝Ｂうを表わす。即ち、入力変数Ａ及びＢが一致した
場合にのみ（トランジスタ２８及び３０は両方共導通し
ない）、出力線２６ａ上に高い論理レベルの出力が得ら
れる。左下のセル１２ｂにおけるように、トランジスタ
２８及び３０のベースが共に一定の高いレベルにある線
２０ａに接続されていると、出力線２６ｂには、入力変
数Ａ及びＢの値に関係なく、低い論理レベルの出力が供
給される。このように、トランジスタ２８及び３０のベ
ース接続の組合わせを種々に変えることにより、上の表
に示される任意の論理機能を遂行することができる。ト
ランジスタ２８及び３０のベースは、各入力線を横切る
方向に延びている線３４及び３６に各々接続される。
ステートメントは、セルのトランジスタ２８及び３０の
べ−スが対応する行記号及び列記号で表わされるように
接続されている時に、そのセルによって遂行される論理
機能である。例えば、図の左上のセル１２ａにおけるよ
うに、左側のトランジスタ２８のベースが第１変数の真
数“Ａ”を含む入力線１６ａに接続され、一、こ方、右
側のトランジスタ３０のベースが同じ変数の補数平‐Ａ
ＩＪ’を含む線１８ａに接続されていると、出力線２６
★モリぬ信号は、２個の入力変数Ａ及びＢの一致論理（
Ａ＝Ｂうを表わす。即ち、入力変数Ａ及びＢが一致した
場合にのみ（トランジスタ２８及び３０は両方共導通し
ない）、出力線２６ａ上に高い論理レベルの出力が得ら
れる。左下のセル１２ｂにおけるように、トランジスタ
２８及び３０のベースが共に一定の高いレベルにある線
２０ａに接続されていると、出力線２６ｂには、入力変
数Ａ及びＢの値に関係なく、低い論理レベルの出力が供
給される。このように、トランジスタ２８及び３０のベ
ース接続の組合わせを種々に変えることにより、上の表
に示される任意の論理機能を遂行することができる。ト
ランジスタ２８及び３０のベースは、各入力線を横切る
方向に延びている線３４及び３６に各々接続される。
図示の論理アレーに使用される種々の線は、この論理ア
レーを含むモノリシツク・チップ上の絶縁層を間にして
その上下に設けることができる。例えば、出力線２６並
びにベース接続線３４及び３６は、チップ表面への拡散
により形成され、入力線１４乃至２４は、チップ表面上
の絶縁層の上側表面に金属線として形成されてもよい。
線１６乃至２２と線３４及び３６との接続は、絶縁層中
の開孔を介して行なわれる。これとは別に、米国特許出
願第５３７２１ｙ戦こ記載されているようなアドレス格
子の形に線を形成することもできる。図示のアレーは、
或るアレーの出力が他のアレーへの入力になるように組
合わせ用いることができる。
レーを含むモノリシツク・チップ上の絶縁層を間にして
その上下に設けることができる。例えば、出力線２６並
びにベース接続線３４及び３６は、チップ表面への拡散
により形成され、入力線１４乃至２４は、チップ表面上
の絶縁層の上側表面に金属線として形成されてもよい。
線１６乃至２２と線３４及び３６との接続は、絶縁層中
の開孔を介して行なわれる。これとは別に、米国特許出
願第５３７２１ｙ戦こ記載されているようなアドレス格
子の形に線を形成することもできる。図示のアレーは、
或るアレーの出力が他のアレーへの入力になるように組
合わせ用いることができる。
更に、論理ァレ−の所与の１行又は１列において２以上
の論理操作が行なわれるように．、入力線及び出力線が
分割されてもよい。例えば、入力変数Ａ及びＢを用いる
所与の論理操作がセル１２ａで実行されて、その結果が
出力線２６ａの左側へ与えられ、一方では、別の入力変
数Ｃ及びＤを用いる別の論理操作がセル１２ｃで実行さ
れて、その結果が出力線２６ａの右側へ与えられるよう
に、出力線２６ａを分割することができる。同様に、入
力線１４乃至２４を分割することもできる。例えば、入
力線１４乃至２４を上下２つに分割すると、入力変数Ｃ
及びＤに対する論理結果が上側の部分で得られ、一方で
は、別の入力変数Ｆ及びＧに対する論理結果が下側の部
分で得られる。図示の例では３組の入力線が用いられて
いるが、これを４組以上にして、トランジスタ２８及び
３０のェミッタがベースと同じように任意の入力線へ選
択的に接続され得るようにすることもできよう。
の論理操作が行なわれるように．、入力線及び出力線が
分割されてもよい。例えば、入力変数Ａ及びＢを用いる
所与の論理操作がセル１２ａで実行されて、その結果が
出力線２６ａの左側へ与えられ、一方では、別の入力変
数Ｃ及びＤを用いる別の論理操作がセル１２ｃで実行さ
れて、その結果が出力線２６ａの右側へ与えられるよう
に、出力線２６ａを分割することができる。同様に、入
力線１４乃至２４を分割することもできる。例えば、入
力線１４乃至２４を上下２つに分割すると、入力変数Ｃ
及びＤに対する論理結果が上側の部分で得られ、一方で
は、別の入力変数Ｆ及びＧに対する論理結果が下側の部
分で得られる。図示の例では３組の入力線が用いられて
いるが、これを４組以上にして、トランジスタ２８及び
３０のェミッタがベースと同じように任意の入力線へ選
択的に接続され得るようにすることもできよう。
この構成は、同じ列のセルにおいて、異なった入力変数
を用いる論理操作の実行を可能にする。入力変数が４以
上の場合には、マルチ・ェミツタ・トランジスタが使用
され得る。更に、／ベィポーラ・トランジスタ２８及び
３０の代りに電解効果トランジスタを用いることもでき
る。
を用いる論理操作の実行を可能にする。入力変数が４以
上の場合には、マルチ・ェミツタ・トランジスタが使用
され得る。更に、／ベィポーラ・トランジスタ２８及び
３０の代りに電解効果トランジスタを用いることもでき
る。
図は本発明に従う機能メモリ・セルを組込んだ論理ァレ
ーの一部を示す回路図である。
ーの一部を示す回路図である。
Claims (1)
- 【特許請求の範囲】 １ 第１入力端子、第２入力端子及び出力端子を各々有
し、上記第１及び第２入力端子に印加された入力信号の
レベルに応じて、上記出力端子へ高レベル又は低レベル
の出力端子を供給する２個の３端子素子と、該素子の上
記出力端子へ共通に接続された出力線と、少なくとも２
つの入力変数の真数及び補数並びに上記入力変数の高論
理レベルに対応する第１基準信号及び上記入力変数の低
論理レベルに対応する第２基準信号を各々供給するため
の複数の入力線と、一方の素子の上記第１入力端子を第
１入力変数の真数を供給する入力線へ接続し、他方の素
子の上記第１入力端子を上記第１入力変数の補数を供給
する入力線へ接続し、且つ上記素子の上記第２入力端子
を他の入力線の少くとも１つへ選択的に接続するための
手段とより成る機能メモリ・セル。 ２ 上記３端子素子がバイポーラ・トランジスタで構成
されていることを特徴とする特許請求の範囲第１項記載
の機能メモリ・セル。 ３ 上記バイポーラ・トランジスタのエミツタを上記第
１入力端子とし、ベースを上記第２入力端子とし、コレ
クタを上記出力端子とすることを特徴とする特許請求の
範囲第２項記載の機能メモリ・セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/578,300 US4009472A (en) | 1975-05-16 | 1975-05-16 | Dynamic associative cell |
| US578300 | 1975-05-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51140531A JPS51140531A (en) | 1976-12-03 |
| JPS6037651B2 true JPS6037651B2 (ja) | 1985-08-27 |
Family
ID=24312274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51048709A Expired JPS6037651B2 (ja) | 1975-05-16 | 1976-04-30 | 機能メモリ・セル |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4009472A (ja) |
| JP (1) | JPS6037651B2 (ja) |
| GB (1) | GB1499964A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5884445A (ja) * | 1981-11-16 | 1983-05-20 | Hitachi Ltd | 大規模集積回路 |
| US5023775A (en) * | 1985-02-14 | 1991-06-11 | Intel Corporation | Software programmable logic array utilizing "and" and "or" gates |
| GB2171231B (en) * | 1985-02-14 | 1989-11-01 | Intel Corp | Software programmable logic array |
| US4858180A (en) * | 1986-02-28 | 1989-08-15 | Data General Corporation | Content addressable memory and self-blocking driver |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3949383A (en) * | 1974-12-23 | 1976-04-06 | Ibm Corporation | D. C. Stable semiconductor memory cell |
-
1975
- 1975-05-16 US US05/578,300 patent/US4009472A/en not_active Expired - Lifetime
-
1976
- 1976-03-24 GB GB11805/76A patent/GB1499964A/en not_active Expired
- 1976-04-30 JP JP51048709A patent/JPS6037651B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51140531A (en) | 1976-12-03 |
| US4009472A (en) | 1977-02-22 |
| GB1499964A (en) | 1978-02-01 |
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