JPH0413798B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクセスタイムの向上および消費電力
の低減が可能な半導体メモリ装置に関するもので
ある。

〔従来の技術〕

第２図は従来の半導体メモリ装置を示すブロツ
ク図である。同図において、１はマトリクス状に
配列し、その詳細な回路を第３図に示すメモリセ
ル、２ａおよび２ｂは相補的な関係にある一対の
ビツト線、３は選択時に同一行上にあるメモリセ
ル１を活性化するワード線、４は行アドレス情報
を解読する行デコーダ、５は行アドレス信号線、
６ａおよび６ｂは前記ビツト線２ａおよび２ｂに
それぞれ接続するビツト線負荷、７は電源端子で
ある。

なお、第３図に示すメモリセル１において、８
ａおよび８ｂはMOSトランジスタ、抵抗などで
構成する負荷素子、９ａおよび９ｂはインバータ
トランジスタ、１０ａおよび１０ｂはアクセスト
ランジスタ、１１ａおよび１１ｂはメモリセル１
のストアノードである。

次に、上記構成による半導体メモリセル装置の
動作について、一例として、ストアノード１１ａ
および１１ｂがそれぞれ“Ｈ”レベルおよび
“Ｌ”レベルに書き込まれている場合について説
明する。まず、読み出しの場合には読み出そうと
するセルのアドレス情報をアドレス信号線５に入
力すると、行デコーダ４を通し、所望のワード線
３を活性化する。そして、このワード線３が活性
化されると、“Ｌ”レベルをストアしているアク
セストランジスタ１０ｂが導通する。このため、
電源端子７からビツト線負荷６ｂ、ビツト線２
ｂ、アクセストランジスタ１０ｂ、インバータト
ランジスタ９ｂの経路を電流が流れ、読み出すこ
とができる。

この構成による半導体メモリセル装置は同一行
上のすべてのメモリセルが活性化されるので、全
列に電源からメモリセルに電流が流れ込み、コラ
ム数の多い大容量スタテイツクRAMを構成する
場合、消費電流が大きくなる。そこで、消費電流
を少なくするため、従来、第４図に示す半導体メ
モリ装置が提案されている。この場合、行デコー
ダ４をメモリセルプレーンの中央に配し、ワード
線を左側ワード線３ａおよび右側ワード線３ｂに
分割し、左右のメモリセル群の選択された方のメ
モリセル群のワード線のみ活性化することによ
り、全列の内、半数の列にだけ電流パスを生じさ
せるものである。なお、１２ａおよび１２ｂはそ
れぞれ左側ワード線３ａあるいは右側ワード線３
ｂを選択するアンドゲート、１３ａおよび１３ｂ
はそれぞれこのアンドゲート１２ａおよび１２ｂ
を開状態にするゲート信号線である。

次に、第５図は第４図の思想に基づいて構成し
た従来の半導体メモリ装置を示す配置図である。
この場合、行デコーダ４ａおよび４ｂを複数列配
置し、ワード線３ａ〜３ｂをその倍数だけ分割
し、直流電流路のできる数を減少させるものであ
る。

〔発明が解決しようとする問題点〕 しかしながら、従来の半導体メモリ装置は数多
くの行デコーダを設ける必要がある。このため、
チツプ面積の増大を招き、速度性能や歩留まりを
損なうなどの欠点があつた。

従つて、本発明の目的は、高速で、しかも低消
費電力の大容量の半導体メモリ装置を提供するも
のである。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、メ
モリセルをマトリクス状に配置したメモリセルア
レイを列方向に分割して配列した複数のメモリセ
ル群と、この複数のメモリセル群の各々に対応し
て設けられ各メモリセル群のうちの特定のものを
選択するメモリセル群選択線と、複数のメモリセ
ル群の配列方向の中間に設けられアクセスすべき
メモリセル群の行アドレス情報を解読する行デコ
ーダと、この行デコーダの出力端子に接続され複
数のメモリセル群に亘つて配置された前置ワード
線と、複数のメモリセル群の各々に対応して設け
られメモリセル群選択線の選択信号と前置ワード
線の選択信号とに基づいて活性化される分割ワー
ド線とを設けるようにしたものである。

〔作用〕

本発明に係る半導体メモリ装置は高速で、しか
も低消費電力である。

〔実施例〕

第１図は、本発明に係わる半導体メモリ装置の
一実施例を示すブロツク図であり、一例として、
列方向に３個に分割したメモリセル群１ａ，１ｂ
および１ｃを配置した場合を示す。同図におい
て、１４ａ，１４ｂおよび１４ｃはこのメモリセ
ル群１ａ〜１ｃを選択するメモリセル群選択線、
１５は分割ワード線としてのワード線３ａ〜３ｃ
と同一方向に並行して配置した前置ワード線、１
６ａ，１６ｂおよび１６ｃは入力端子がそれぞれ
前置ワード線１５とメモリセル群選択線１４ａ〜
１４ｃに接続し、出力端子がそれぞれワード線３
ａ〜３ｃに接続するアンドゲートである。行デコ
ーダ４はメモリセル群の配列方向の中間に配置さ
れている。

次に、上記構成による半導体メモリ装置の動作
について説明する。まず、例えばメモリセル群１
ａ内のメモリセルを選択する場合、アクセスすべ
きメモリセル群１ａの行アドレス情報を行デコー
ダ４で解読し、前置ワード線１５の１本を活性化
する。そして、メモリセル群選択線１４ａに選択
信号を加えると、アンドゲート１６ａが開き、ワ
ード線３ａを活性化する。したがつて、図示せぬ
電源から図示せぬビツト線を経て、メモリセル群
１ａへ流れ込むコラム電流が流れるのは選択され
たメモリセル群１ａ内にあるコラムのみである。

なお、以上はメモリセル群１ａ内のメモリセル
の選択について説明したが、他のメモリセル群１
ｂおよび１ｃについても同様にできることはもち
ろんである。さらに、メモリセル群を３個に分割
した場合について説明したがＮ個（Ｎ≧２）に分
割しても同様にできることはもちろんである。ま
た、前置ワード線１５のみを低抵抗材料で構成し
ておけば、ワード線は抵抗が多少大きくても長さ
が短いため容量が小さく、高速にメモリセルをア
クセスすることができる。また、アンドゲート１
６ａ〜１６ｃは入力端子が２個、出力端子が１個
のため、回路構成が簡単になるので、チツプ面積
の増大を無視することができる。

以上詳細に説明したように、本発明に係わる半
導体メモリ装置によれば、メモリセルの選択を前
置ワード線とワード線の２段階に分けて行なうよ
うに、行選択を階層的に行なうため、列の直流電
流路のある列数を減少することができるので、高
速で、しかも低消費電力の大容量の半導体メモリ
装置を構成することができる効果がある。

〔発明の効果〕

以上説明したように本発明は、メモリセルの選
択を前置ワード線と分割ワード線の２段階に分け
て行なうと共に、行デコーダをメモリセル群の配
列方向の中間に設けたことにより、直流電流路の
ある列数を減少することができ、かつ前置ワード
線と分割ワード線を短くできるので、低消費電力
でかつ高速の大容量の半導体メモリ装置を得るこ
とができる効果がある。更に、複数のメモリセル
群の配列方向の中間に行デコーダを設けたことと
したので、行デコーダを端に設けた場合と較べ、
前置ワード線の信号経路が短くなり、高速、低消
費電力がはかれる。

【図面の簡単な説明】

第１図は本発明に係わる半導体メモリ装置の一
実施例を示すブロツク図、第２図は従来の半導体
メモリ装置を示すブロツク図、第３図は第２図の
メモリセルの詳細な回路図、第４図は従来の他の
半導体メモリ装置を示すブロツク図、第５図は従
来の他の半導体メモリ装置を示す配置図である。 １ａ〜１ｃ……メモリセル群、３ａ〜３ｃ……
ワード線、４……行デコーダ、１４ａ〜１４ｃ…
…メモリセル選択線、１５……前置ワード線、１
６ａ〜１６ｃ……アンドゲート。

Claims (1)

【特許請求の範囲】
1. １ メモリセルをマトリクス状に配置したメモリ
   セルアレイを列方向に分割して配置した複数のメ
   モリセル群と、この複数のメモリセル群の各々に
   対応して設けられ各メモリセル群のうちの特定の
   ものを選択するメモリセル群選択線と、前記複数
   のメモリセル群の配列方向の中間に設けられアク
   セスすべきメモリセル群の行アドレス情報を解読
   する行デコーダと、この行デコーダの出力端子に
   接続され前記複数のメモリセル群に亘つて配置さ
   れた前置ワード線と、前記複数のメモリセル群の
   各々に対応して設けられ前記メモリセル群選択線
   の選択信号と前記前置ワード線の選択信号とに基
   づいて活性化される分割ワード線とを備えたこと
   を特徴とする半導体メモリ装置。