JPH02263390A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アクセスタイムの向上および消費電力の低減
が可能な半導体メモリ装置に関するものである。

〔従来の技術〕

第２図は従来の半導体メモリ装置を示すブロック図であ
る。同図において、■はマトリクス状に配列し、その詳
細な回路を第３図に示すメモリセル、２ａおよび２ｂは
相補的な関係にある一対のビット線、３は選択時に同−
打上にあるメモリセル１を活性化するワード線、４は行
アドレス情報を解読する行デコーダ、５は行アドレス信
号線、６ａおよび６ｂは前記ビット線２ａおよび２ｂに
それぞれ接続するビット線負荷、７は電源端子である。

なお、第３図に示すメモリセル１において、８ａおよび
８ｂはＭＯ３Ｉ−ランジスタ、抵抗などで構成する負荷
素子、９ａおよび９ｂはインバータトランジスタ、１０
ａおよび１０ｂはアクセストランジスタ、ｌｌａおよび
ｌｌｂはメモリセル１のストアノードである。

次に、上記構成による半導体メモリ装置の動作について
、−例として、ストアノードｌｌａおよびｌｌｂがそれ
ぞれ“Ｈ”レベルおよび“Ｌ”レベルに書き込まれてい
る場合について説明する。

まず、読み出しの場合には読み出そうとするセルのアド
レス情報をアドレス信号線５に入力すると、行デコーダ
４を通し、所望のワード線３を活性化する。そして、こ
のワード線３が活性化されると、“Ｌ″レベルストアし
ているアクセストランジスタｌＯｂが導通ずる。このた
め、電源端子７からビット線負荷６ｂ、　ビット線２ｂ
、アクセストランジスタ１０ｂ、インバータトランジス
タ９ｂの経路を電流が流れ、読み出すことができる。

この構成による半導体メモリ装置は同−打上のすべての
メモリセルが活性化されるので、全列に電源からメモリ
セルに電流が流れ込み、コラム数の多い大容量スタティ
ックＲＡＭを構成する場合、消費電流が太き（なる。そ
こで、消費電流を少な（するため、従来、第４図に示す
半導体メモリ装置が提案されている。この場合、行デコ
ーダ４をメモリセルプレーンの中央に配し、ワード線を
左側ワードｂ’Ａ３ａおよび右側ワード線３ｂに分割し
、左右のメモリセル群の選択された方のメモリセル群の
ワード線のみ活性化することにより、全列の内、半数の
列にだけ電流パスを生じさせるものである。なお、１２
ａおよび１２ｂはそれぞれ左側ワード線３ａおよび右側
ワード線３ｂを選択するアンドゲート、１３ａおよび１
３ｂはそれぞれこのアントゲ−ｔ−１２ａおよび１２ｂ
を開状態にするゲート信号線である。

次に、第５図は第４図の思想に基づいて構成した従来の
半導体メモリ装置を示す配置図である。

この場合、行デコーダ４ａおよび４ｂを複数列配置し、
ワード線３ａ〜３ｄをその倍数だけ分割し、直流電流路
のできる数を減少させるものである。

〔発明が解決しようとする課題〕

しかしながら、従来の半導体メモリ装置は数多くの行デ
コーダを設ける必要がある。この辷め、チップ面積の増
大を招き、速度性能や歩留まりを損なうなどの欠点があ
った。

従って、本発明の目的は、高速で、しかも低消費電力の
大容量の半導体メモリ装置を提供するものである。

〔課題を解決するための手段〕

このような目的を達成するために本発明は、メモリセル
をマトリクス状に配置したメモリセルアレイを列方向に
複数ブロックに分割して配列した複数のメモリセル群と
、この複数のメモリセル群の各々に対応して設けられ各
メモリセル群のうちの特定のものを選択するメモリセル
群選択線と、アクセスすべきメモリセル群の行アドレス
情報を解読する行デコーダと、この行デコｉダの出力端
子に接続され複数のメモリセル群に亘って配置された前
置ワード線と、複数のメモリセル群の各々に対応して各
メモリセル群の一端に設けられメモリセル群選択線の選
択信号と前置ワード線の出力信号を入力とするゲート手
段と、このゲート手段の出力端子に接続され複数のメモ
リセル群の各々に対応して設けられた分割ワード線とを
設けるようにしたものである。

〔作用〕

本発明に係る半導体メモリ装置は高速で、しかも低消費
電力である。

〔実施例〕

第１図は、本発明に係わる半導体メモリ装置の一実施例
を示すブロック図であり、−例として、列方向に３個に
分割したメモリセル群１ａ、ｌｂおよび１ｃを配置した
場合を示す。同図において、１４ａ、１４ｂおよび１４
ｃはこのメモリセル群１ａ−１ｃを選択するメモリセル
群選択線、１５は分割ワード線としてのワード線３ａ〜
３ｃと同一方向に並行して配置した前置ワード線、１６
ａ１６ｂおよび１６ｃは入力端子がそれぞれ前置ワード
線１５とメモリセル群選択線１４ａ〜１４Ｃに接続し、
出力端子がそれぞれワード線３ａ〜３Ｃに接続するアン
ドゲートである。行デコーダ４は複数のメモリセル群が
配列して形成されたチップのその配列方向の端に配置さ
れている。

次に、上記構成による半導体メモリ装置の動作について
説明する。まず、例えばメモリセル群ｌａ内のメモリセ
ルを選択する場合、アクセスすべきメモリセル群１ａの
行アドレス情報を行デコーダ４で解読し、前置ワード線
１５の１本を活性化する。そして、メモリセル群選択線
１４ａに選択信号を加えると、アンドゲート１６ａが開
き、ワードＨ３ａを活性化する。したがって、図示せね
電源から図示せぬビット線を経て、メモリセル群Ｉａへ
流れ込むコラム電流が流れるのは選択されたメモリセル
群ｌａ内にあるコラムのみである。

なお、以上はメモリセル群ｌａ内のメモリセルの選択に
ついて説明したが、他のメモリセル群ｌｂおよびＩＣに
ついても同様にできることはもちろんである。さらに、
メモリセル群を３個に分割した場合について説明したが
Ｎ個（Ｎ２２）に分割しても同様にできることはもちろ
んである。また、前置ワード線１５のみを低抵抗材料で
構成しておけば、ワード線の抵抗は多少大きくても長さ
が短いため、容量が小さく、高速にメモリセルをアクセ
スすることができる。また、アンドゲート１６ａ〜１６
ｃは入力端子が２個、出力端子が１個のため、回路構成
が簡単になるので、チップ面積の増大を無視することが
できる。さらに、ゲート手段としてのアンドゲート１６
ａ〜１６ｃを各メモリセル群の一端に設けるようにすれ
ば、半導体メモリセル装置のレイアウトが容易となる。

さらに、アンドゲート１６ａ〜１６ｃを各メモリセル群
の行デコーダ４に近い側の一端に設けるようにすれば、
行デコーダ４の信号経路の迂回が無（なり、高速化でき
る。

〔発明の効果〕

以上説明したように本発明は、メモリセルの選択を前置
ワード線と分割ワード線の２段階に分けて行なうように
したことにより、直流電流路のある列数を減少すること
ができるので、高速で且つ低消費電力の大容量の半導体
メモリ装置を得ることができる効果がある。

また、メモリセル群選択線の選択信号と前置ワード線の
出力信号を入力とするゲート手段を各メモリセル群の一
端に設けるようにしたことにより、半導体メモリ装置の
レイアウトが容易になる効果がある。

【図面の簡単な説明】

第１図は本発明に係わる半導体メモリ装置の一実施例を
示すブロック図、第２図は従来の半導体メモリ装置を示
すブロック図、第３図は第２図のメモリセールの詳細な
回路図、第４図は従来の他の半導体メモリ装置を示すブ
ロック図、第５図は従来の他の半導体メモリ装置を示す
配置図である。 １ａ〜ＩＣ・・・メモリセル群、３ａ〜３Ｃ・・・ワー
ド線、４・・・行デコーダ、１４ａ−１４ｃ・・・メモ
リセル選択線、１５・・・前置ワード線、１６ａ〜１６
Ｃ・・・アンドゲート。

Claims (2)

【特許請求の範囲】
1. （１）メモリセルをマトリクス状に配置したメモリセル
   アレイを列方向に複数ブロックに分割して配列した複数
   のメモリセル群と、この複数のメモリセル群の各々に対
   応して設けられ各メモリセル群のうちの特定のものを選
   択するメモリセル群選択線と、アクセスすべきメモリセ
   ル群の行アドレス情報を解読する行デコーダと、この行
   デコーダの出力端子に接続され前記複数のメモリセル群
   に亘って配置された前置ワード線と、前記複数のメモリ
   セル群の各々に対応して各メモリセル群の一端に設けら
   れ前記メモリセル群選択線の選択信号と前記前置ワード
   線の出力信号を入力とするゲート手段と、このゲート手
   段の出力端子に接続され前記複数のメモリセル群の各々
   に対応して設けられた分割ワード線とを備えたことを特
   徴とする半導体メモリ装置。
2. （２）ゲート手段は、各メモリセル群の行デコーダに近
   い側の一端に設けられたことを特徴とする特許請求の範
   囲第１項記載の半導体メモリ装置。