JPS58210638A

JPS58210638A - 半導体集積回路

Info

Publication number: JPS58210638A
Application number: JP57093803A
Authority: JP
Inventors: Toshi Sano; 佐野　東志
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-06-01
Filing date: 1982-06-01
Publication date: 1983-12-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は半導体集積回路に関し、特に、配線部分のみを
個別設計するマスタースライス方式の半導体集積回路に
関する。

一般に、特定の装置固有に使用される集積回路は、汎用
集積回路に対して、専用集積回路と呼ばれる。専用集積
回路は多品種・少量生産であることが要旨ので、多品種
・少量生産の専用集積回路を短期間でいかに効率よく作
るかが現在の大きな課題となっている。この課題を解決
する一つの方法にマスタースライス方式がある。マスタ
ースライス方式の集積回路は、論理素子や記憶素子を構
成するトランジスタレベルの基本素子の１個乃至複数個
の集合を基本素子セルとし、そのセルを半導体基板上に
固定的に配置し、配線パターンの接続のみによって、任
意の個別機能を有する集積回路を実現出来ることｔ−特
徴とし、配線よシ前の製造を共通にすることにより、製
造期間及び設計期間の短縮を可能にしている。

次に、従来のマスタースライス方式集積回路の構成に付
いて説明する。

第１図は従来の基本セルの配置の一例を説明するための
図である。

第１図において、１は基本素子セル、２は電源アルミニ
ウムパターン、３はグランドアルミニウムパターン、４
はポリシリコンハターンｓ５は拡散パターン、６はエン
ハンスメントＷＮチャンネルＭＯ８駆動トランジスタ、
７はディブレジョン型のＮチャンネルＭＯ８負荷トラン
ジスタ、８は拡散とアルミニウムとのコンタクト、９は
ポリシリコンとアルミニウムとのコンタクト、１０は拡
散トポリシリコンのコンタクトである。

第１図に示す基本素子セルは、アルミニウム配線のみを
行うことによシインバータ回路、２人力ＮＯＲ回路、３
人力ＮＡＮＤ回路等が容易に構成出来る。

第２図Ｔａｌは３人力ＮＯＲ回路の記号図、第２図（ｂ
ｌはＭＯＳ）ランリスタで構成した３人力ＮＯＲ回路の
回路図である。

第２図（ａｌ　、　（ｂ）において、２１，２２．２３
は入力端子、２４は出力端子、２５は電源端子である。

この３人力ＮＯＲ回路も第１図の基本素子セル内をアル
ミニウムで配線することによシ容易に実現することがで
きる。

第３図は従来のマスタースライスの一例の配置図である
。

第３図において、３１は半導体チップ、３２は周辺領域
で、ポンディングパッド、入カバッファ回路、出力バッ
ファ回路、内部領域との接続配線部等を含む。３３は内
部領域で、基本素子セルがマトリックス状に、縦にＭ個
、横にＮ個（Ｍ、　Ｎは正整数）固定的に配置されてい
る。３４は基本素子セル、３５は記憶回路部である。３
１を一般にマスタースライスの基本下地と呼び、基本下
地の上に配線パターンを施すことによシ所望の・ヒ能を
有する集積回路を得る。

従来のマスタースライス方式の集積回路の大部分は記憶
回路部を有していない。記憶回路部３５を有する従来の
マスタースライス方式の集積回路においては、記憶回路
部のビット及びワード構成は固定的で、種々の装置に必
要な様々のビット数とワード数の構成には対応できない
という欠点があった。

本発明は上記欠点を除去し、ビット数とワード数の構成
を可変にした記憶回路部を含むマスタースライス方式の
半導体集積回路を提供するものである。

本発明の半導体集積回路は、半導体基板にプリチャージ
回路基本セルのプレイ部と、基本メモリセルのアレイ部
と、セレクタ回路基本セルのアレイ部と、ライトバッフ
ァ回路基本セルのアレイ部と、アドレスデコーダ用回路
基本セルのアレイ部とから成る記憶回路部と、前記記憶
回路部を接続する周辺回路部とを含んで構成される。

本発明の実施例について図面を用いて説明する。

第４図は本発明の一実施例の内部配置を説明するための
配置図である。

半導体チップ４０は周辺領域４１と内部領域４２とに分
けられ内部領域４２は論理ゲート回路の基本セル４３か
ら成る論理ゲート部と記憶回路部４４とから成る。

第５図は第４図に示す記憶回路部の内部配置の一例を説
明するための配置図である。

記憶回路部４４はプリチャージ用回路素子アレイ部４５
．基本メモリセルアレイ部４６．セレクタ回路アレイ部
４７．センスアンプバッファ回路５− アレイ部４８．ライトバッファ回路アレイ部４９゜アド
レスデコーダ用回路アレイ部５０から成る。

プリチャージ用回路素子アレイ部４５はプリチャージ用
回路７０で構成される。プリチャージ用回路素子７０は
基本的に必要な最大ビット数分の個数だけ設置するが、
数ビツト共通に、また全ビット共通に１個のみ設置する
こともできる。又低速なメモリならばプリチャージ用回
路素子アレイ部４５ｔ−省略することができる。

基本メモリセルアレイ部４６は基本メモＩＪ　セル６０
から成る。基本メモリセル６０は必要なビット数とワー
ド数の積の最大値までの個数分で設置する必要がある。

セレクタ回路プレイ部４７はセレクタ基本回路１００の
アレイから成る。セレクタ回路アレイ部４７は高速動作
を要求するメモリに必要であるが低速なメモリでは必ず
しも必要ではない。セレクタ基本回路１００は、記憶回
路の構成に必要な最大のワード数ｔ−Ｍとし、最小ワー
ド数ｔ−Ｎとしたとき、セレクタ基本回路１００の選択
に必要なデ６− −タ入力数２はＺ＝Ｍ／Ｎだけ必要とする。また、セレ
クタ基本回路８１０個数は、最大ビット数分設置してお
けば良い。但し、記憶回路の動作速度、が低速で曳けれ
ば、動作速度に応じて、もっと少ないセレクターデータ
入力数及びセレクタ基本回路数設置しても曳い。

センスアンプバッファ回路プレイ部４８はセンスアンプ
バッファ回路８ｏから成る。センスアンプバッファ回路
８０は必要な最大ビット数分の個数設置する必要がある
。

ライトバッファ回路アレイ部４９はライトバッファ回路
９０から成る。ライトバッファ回路９゜は必要な最大ビ
ット数分の個数設置する必要がある。

アドレスデコーダ用回路アレイ部５ｏは基本的には、論
理ゲート回路用基本素子をセルで代替しても、大した問
題はなく必ずしも必要でないが高速動作の為、またアド
レスデコーダに要するチップ面積を小さくする為には、
記憶回路部内に設置する方が良い。

次に、第５図で示した各回路の基本素子セルについて説
明する。

第６図は基本メモリセルの一例の回路図である。

第６図において、６１．６２はエンハンスメント型Ｎチ
ャンネルＭＯＳトランジスタ、６３．６４はＮチャンネ
ルＭＯＳトランジスタを用いて作ったインバータ回路、
Ｄ、Ｄはワード方向のデジットラインに接続されるデー
タ端子、ＡＤはビット方向のアドレスラインに接続され
るアドレス端子で６トランジスタ構成の典型的な周知の
回路である。

第７図はプリチャージ回路の一例の回路図である。

第７図において７１．７２はエンハンスメント型Ｎチャ
ンネルＭＯ８）ランリスタ、ＤＰ、ＤＰはデジットライ
ンに接続されるプリチャージ端子、ＰＲはプリチャージ
用制御端子、ｖＤＤは電源端子でここでは＋５ｖが□接
続されている。ＰＲ端子が“Ｈ”レベル（はぼ＋５Ｖ）
になると、Ｍｏｓトランジスタ７１．７２は導通しｓ　
Ｄ　Ｐ　−Ｄ下端子にｖａ　　Ｖｒ（ＶａｌｄＰＲ端子
の電圧、ｖＴは７１　、７２のトランジスタのしきい値
電圧）の電圧が供給され、ＰＲ端子が“Ｌ＃レベル（は
ぼＯｖ）になるとトランジスタ７１．７２は非導通にな
る。このプリチャージ用回路は低速な記憶回路では必ず
しも必要でない。

第８図はセンスアンプバッファ回路の一例ノ回路図であ
る。

このセンスアンプバッファ回路８ｏは、基本的にはＮチ
ャンネルＭＯＳ）ランリスタで構成された典型的な周知
のＲＳフリップフロップであるが、２人力ＮＡＮＤ回路
８１．８２の負荷トランジスタと駆動トランジスタの大
きさの比全工夫して、センスアンプの役目をもたせてい
る。ＤＡ　、　ＤＡはデジット２インを九は、セレクタ
（後述）に接続されるデータ端子、ＯＡは出力端子であ
る。

第９図はライトバッファ回路の一例の回路図である。

第９図において、９１．９２はＮチャンネルＭＯＳイ７
バータ回路、９３．９４はエンハンス９− メン）ＷＮチャンネルＭＯＳトランジスタ、ＤＷＴ。

ＤＷＴ　　はデジットラインに接続されるライトバッフ
ァ回路データ出力端子、ＷＤはライトバッファ回路デー
タ入力端子、ＷＥは書込み制御端子であり、書込み可能
の時１Ｈ＃レベルになる。この回路も典型的な周知の回
路であるが、インバータ回路９１．９２は、第６図に示
す基本メモリセルに書込み可能な様に、第６図のインバ
ータ回路６３゜６４に比して駆動能力を充分大きくして
いる。また、同様の理由で、ＭＯＳ）ランリスタ９３．
９４もチャンネル幅を充分大きくとっている。

第１０図はセレクタ回路の一例の回路図である。

ここでは実施例の説明のために３デ一タ入力１出力セレ
クタ回路１００ｔ−示したが、記憶回路のビット数、ワ
ード数の構成に適したデータ入力数が必要なことは言う
までもない。この回路本典型的な周知のＭＯＳセレクタ
回路である。第１０図において、１０１，１０２，１０
３はエンハンスメント型ＮチャンネルＭＯ８）ランリス
タ、Ｄ□、Ｄ２゜Ｄ３は入力端子、ＤＳは出力端子、ｓ
ｌ、　ｓ２．ｓ３１０− はセレクト制御端子である。

第１１図はアドレスデコーダ用回路アレイ部の基本セル
の配置図である。

アドレスデコーダ用回路アレイ部５０ｔ−作るための基
本素子セルはＮチャンネルＭＯ８ＦＥＴ　　で作られる
インバータ回路５１と、ＮチャンネルＭ−〇５ＦＥＴ　
で作られた３人力ＮＯＲ回路５２とを図のように並べて
配置したものから成る。工は入力端子、Ｏは出力端子を
表わす。この例ではインバータ回路５１ｔ−６個、３人
力ＮＯＲ回路５２ｔ−８個並べであるから最大３ビット
入力、Ｂビット出力が可能である。

第１２図は第１１図に示す基本素子セルを用いて構成し
九アドレスデコーダ用回路の一例の回路図である。

この回路はインバータ回路５１を４個、３人力ＮＯＲ回
路５２４−４個用いたから２ビツト入力。

４ビツト出力となる。図でＡＯ，Ａ１は入力端子、ＤＯ
Ｏ〜Ｄ０３は出力端子であり、′０＃はゼロクランプを
表わし、ＮチャンネルＭＯ８ＦＥＴｔ用い九回路では接
地させることを意味する。今、「・」で論理積、「＝」
　で否定を表わすものとすれば、入力と出力の関係は次
のようになる。

ＡＤ　Ｏ＝Ａ　１・ＡＯＡＤ１＝Ａ１−ＡＯＡＤ２＝Ａ１・ＡＯＡＤ３＝Ａ１・ＡＯアドレスデコーダ用回路は、記憶回路部で必要ト−ｔ−
る最大ワード数分のアドレスが駆動できるように設定す
る必要がある。即ち、最大ワード数をＸとし九とき、デ
コーダの入力数Ｙとの関係はＸ＝２Ｙが成立する必要が
ある。これを満たすように１インバ一タ回路及び多入力
ＮＯＲ回路の個数を選定する。

第５図に示した記憶回路部４４のプリチャージ用回路素
子プレイ部４５．基本メモリセルアレイ部４６．セレク
タ回路アレイ部４７．センスアンプバッファ回路アレイ
部４Ｂ、ライトバッファ回路部４９．アドレスデコーダ
用回路アレイ部５０の各ブロックの基本素子セルは、記
憶回路の必要とされる様々なビット数とワード数の構成
が可能な様に充分な配線パターン用チャンネルの領域を
あけて配置しておく。記憶回路部４４をこのように構成
すると、配線パターンのみを変えることによシビット数
とワード数の構成を変化させることができる。

第１３図はアドレスデコーダ回路プレイ部ヲ除いた記憶
回路部の配置図である。

これは第５図に示した記憶回路部４４のうち、アドレス
デコーダ用回路アレイ部５０を除いた各プレイ部に第６
図〜第１０図に示した各基本セル６０．７０．８Ｇ、９
０，１００を配置したものである。図で点線は配線は配
線を示し、横方向は第１層配線、縦方向は第２層配線管
示す。全体管記憶回路アレイ１１０と名付けることにす
る。

第１４図は第１３図に示した記憶回路アレイを用いて作
った記憶回路の第１の例の配線図である。

この記憶回路１１１は２ワード×３ビツトの記憶回路で
ある。図において、ＰＲＣはプリチャージ端子、ＡＤＯ
−ＡＤｌはアドレス端子、ＷＥＯ１３− はライトイネーブル端子、ＷＤｏ〜ＷＤ２はライトデー
タ端子、ＲＤＯ〜ＲＤ２はリード潮干である。尚、図に
おいて、「・」印は第１層と第２層の配線間のスルーホ
ールを示す。この印は第１５図、第１６図においても同
じである。

第１５図は第１３図に示した記憶回路アレイを用いて作
った記憶回路の第２の例の配線図である。

この記憶回路１１２は６ワード×１ビツトの比較的高速
の記憶回路であって、セレクタによりデジットラインを
分離して高速化を計っている。図において、ＰＲＣはプ
リチャージ端子、ＲＡ０゜ＲＡ１はローアドレス（ｒｏ
ｗ　ａｄｄｒｅｓａ　）端子、ＣＡＯ〜Ｃ人２はカラム
アドレｘ　（ｃｏＬｕｍｎ　ａｄ　−ｄｒｅａｓ　）端
子、ＷＥＯは２イトイネーブル端子、ＷＤＯはライトデ
ータ端子、ＲＤＯはリードデータ端子である。

第１６図は第１３図に示した記憶回路アレイを用いて作
った記憶回路の第３の例の配線図である。

この記憶回路１１３は６ワード×１ビツトの比較的低速
の記憶回路でＴｏ！り、ＰＲＣはプリチャー１４− ジ端子、ＡＤＯ〜ＡＤ５はアドレス端子、ＷＥＯはライ
トイネーブル端子、ＷＤＯはライトデータ端子、ＲＤＯ
はリードデータ端子である。この記憶回路はセレクタを
必要としない。

一般に、低速動作の記憶回路ではセレクタは必要とされ
ない。しかしセレクタを設けると記憶回路部のアドレス
端子数を減らすことができる。例えば、第１５図に示す
記憶回路１１２ではローアドレスとカラムアドレスの和
は５個であるのに対し、第１６図に示す記憶回路１１３
ではアドレスラインは６個必要である。ワード数が増加
するとこの差は更に大きくなる。

上記説明から明らかな様に、第５図及び第１３図に示し
良様に記憶回路用基本素子セルの配置をしておくと、配
線パターンの接続のみによって、様々のビット数とワー
ド数の記憶回路が構成出来る。

上記実施例ではＮチャンネルＭＯ８）ランリスタ回路を
用いて説明を行ったが、本発明はＰチャンネルＭＯ８）
ランジスタ回路、相補型ＭＯ８トランジスタ回路でも容
易に構成出来、バイポーラトランジスタを用いたマスタ
ースライス方式集積回路にも容易に適用出来る。

以上詳細に説明したように、本発明によれば、ビット数
とワード数の構成を配線パターンの変更のみで変えるこ
とのできる記憶回路部を含むマスタースライス方式の半
導体集積回路が得られるのでその効果は大きい。

【図面の簡単な説明】

第１図は従来の基本セルの配置の一例を説明するための
配置図、第２図（ａ）は３人力ＮＯＲ回路の記号図、第
２図（ｂｌはＭＯＳ）ランリスタで構成した３人力ＮＯ
Ｒ回路の回路図、第３図は従来のマスタースライスの一
例の配置図、第４図は本発明の一実施例の内部配置を説
明するための配置図、第５図は第４図に示す記憶向路部
の内部配置の一例を説明するための配置図、第６図は基
本メモリセルの一例の回路図、第７図はプリチャージ回
路の一例の回路図、第８図はセンスアンプバッファ回路
の一例の回路図、第９図はライトバッファ回路の一例の
回路図、第１０図はセレクタ回路の一例の回路図、第１
１図はアドレスデコーダ用回路アレイ部の基本セルの配
置図、第１２図は第１１図に示す基本セルを用いて構成
したアドレスデコーダ用回路の一例の回路図、第１３図
は記憶回路アレイの内部配置の一例會示す配置図、第１
４図は第１３゛図に示す記憶回路アレイを用いて作りた
記憶回路の第１の例の配線図、第１５図は第１３図に示
す記憶回路アレイを用いて作った記憶回路の第２の例の
配線図、第１６図は第１３図に示す記憶回路アレイを用
いて作った記憶回路の第３の例の配線図である。１・・・・・・基本セル、２・・・・・・電源アルミニ
ウムパターン、３・・・・・・クランドアルばニウムパ
ターン、４・・・・・・ポリシリコンパターン、５・・
・・・・拡散パターン、６・・・・・・エンハンスメン
ト型ＮチャンネルＭＯ８駆動トランジスタ、７・・・・
・・ディプレジ田ン型ＮチャンネルＭＯ８負荷トランジ
スタ、８，９．１０　・・・・・・コンタクト、２１，
２２．２３・・・・・・入力端子、２４・・・１７− ・・・出力端子、２５・・・・・・電源端子、３１・・
・・・・半導体チップ、３２・・・・・・周辺領域、３
３・・・・・・内部領域、３４・・・・・・基本素子セ
ル、３５・・・・・・記憶回路部、４０・・・・・・半
導体チップ、４１・・・・・・周辺領域、４２・旧・・
内部領域、４３・・則論理ゲート部、４４・・・・・・
記憶回路部、４５・・・・・・プリチャージ用回路素子
アレイ部、４６・・・・・・基本メモリセルアレイ部、
４７・・・・・・セレクタ回路アレイ部、４８・・・・
・・センスアンプバッファ回路アレイ部、４９・・・・
・・ライトバッファ回路アレイ部、５０・・・・・・ア
ドレスデコーダ用回路アレイ部、５１・・・・・・イン
バータ回路、５２・・・・・・３人力ＮＯＲ回路、６０
・・・・・・基本メモリセル、６１゜６２・・・・・・
エンハンスメン）ＩＭＮチャンネルＭＯＳトランジスタ
、６３．６４・・団・インバータ回路、７０・・・・・
・プリチャージ回路、７１．７２・旧・・エンハンスメ
ントＷＮチャンネルＭＯ８）ランリスタ、８０・・・・
・・センスアンプバッファ回路、８１．８２・・・・・
・ＮチャンネルＭＯ８２人力ＮＡＮＤ回路、９０・・・
・・・ライトバッファ回路、９１．９２・・・・・・Ｎ
チャンネルＭＯＳインバータ回％、９３，９４・・・・
・・工１８− ンハンスメントＷＮチャンネルＭＯ８）ランリスタ、１
００・・・・・・３人力１出力セレクタ回路、１０１゜
１０２．１０３・・・・・・エンハンスメントＩｆＮチ
ャンネルＭＯ８）ランリスタ、１１０・・・・・・記憶
回路アレイ、１１１・・・・・・第１の例の記憶回路、
１１２・・・・・・第２の例の記憶回路、１１３・・・
・・・第３の例の記憶回路、Ｄ、Ｄ・・・・・・基本メ
モリーセルデータ端子、ＡＤ・・・・・・基本メモリー
セルアドレス端子、ＰＲ・・・・・・プリチャージ用制
御端子、ｖＤＤ・・・・・・電源端子、ＤＰ。「百・・・・・・プリチャージ端子、ＤＡ、五ズー・・
・・・・センスアンプバッファ回路データ端子、ＯＡ・
・・・・・センスアンプバッファ出力端子、ＤＷＴ、Ｄ
ＷＴ・・・・・・ライトバッファ回路データ出力端子、
ＷＤ・・・・・・ライトバッファ回路データ入力端子、
ＷＥ・・・・・・書込み制御端子ｓ　　８１ｅ８ｚ＋ｓ
ｓ・・・・・・セレクト制御端子、Ｄ、１Ｄ２１Ｄ、・
・・・・・セレクタ回路入力端子、ＤＢ・・・・・・セ
レクタ回路出力端子、■・・・・・・入力端子、０・・
・・・・出力端子、ＡＯ，ＡＩ・・・・・・アドレスデ
コーダ入力端子、ＤＯＯｌ−ＤＯｌ　ＩＤ０２　、・Ｄ
Ｏ３・・ブ・令−アドレスデコーダ入力端子１．ｐＲＩ
ａ−ｚ・・・′・プリチャージ端子、ＡＤＯ、ＡＤＩ　
、ＡＤ２．ＡＤ３．ＡＤ４゜ＡＤ５・・・・・・アドレ
ス端子、ＷＥＯ・・・・・・ライトイネーブル端子、Ｗ
ＤＯ、ＷＤＩ　、ＷＤ２・・・・・・ライトデータ端子
、ＲＤＯ，ＲＤＩ、ＲＤ２・・・・・・リードデータ端
子、ＲＡＯ，ＲＡｌ・・・・・・ローアドレス端子、Ｃ
ＡＯ、ＣＡＩ　、ＣＡ２・・・・・・カラムアドレス端
子。一一−Ｎ判　−一猶４−閲卒７□　　　　　　　　　半７回茅ｔｔ　’７ＲＯＤ　　　　　　　　Ｒ１）ｌ　　　　　　　　［０
２第１４ＷＪ

Claims

【特許請求の範囲】

半導体基板にプリチャージ回路基本セルのプレイ部と、
基本メモリセルのアレイ部と、セレクタ回路基本セルの
アレイ部と、ライトバッファ回路基本セルのアレイ部と
、アドレスデコーダ用回路基本セルのアレイ部とから成
る記憶回路部と、前記記憶回路部を接続する周辺回路部
とを含むことを特徴とする半導体集積回路。