JPS6122648A - マスタスライス型半導体集積回路装置 - Google Patents
マスタスライス型半導体集積回路装置Info
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- JPS6122648A JPS6122648A JP59135210A JP13521084A JPS6122648A JP S6122648 A JPS6122648 A JP S6122648A JP 59135210 A JP59135210 A JP 59135210A JP 13521084 A JP13521084 A JP 13521084A JP S6122648 A JPS6122648 A JP S6122648A
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- memory
- circuit
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
- H01L2027/11809—Microarchitecture
- H01L2027/11835—Degree of specialisation for implementing specific functions
- H01L2027/11837—Implementation of digital circuits
- H01L2027/11838—Implementation of memory functions
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ｒ−ドアレイＬＳＩ装置に関し、特にメモリ
回路を内蔵し、該メモリ回路の入力端子等を所定の電源
電圧にクリップすることにより該メモリ回路の容量およ
び回路構成等を変更できるよ 。
回路を内蔵し、該メモリ回路の入力端子等を所定の電源
電圧にクリップすることにより該メモリ回路の容量およ
び回路構成等を変更できるよ 。
うにしたＬＳＩ装置に関する。
（従来の技ｉ）
ゲートアレイＬＳＩ装置は、基本ダート回路等の基本セ
ルをアレイ状に配置しておき、顧客の指定した論理回路
に応じて各基本セル間の配線をコンピュータ処理によっ
て設計する集積回路装置である。
ルをアレイ状に配置しておき、顧客の指定した論理回路
に応じて各基本セル間の配線をコンピュータ処理によっ
て設計する集積回路装置である。
従来、このようなｒ−）アレイＬＳＩ装置に、基本セル
によって構成される論理回路ブロックの他に基本セルと
は別の専用の回路ノやターンによって構成されるメモリ
回路ブロックを設け、メモリ回路を使用して論理動作を
行なう回路をＬＳＩ化することが可能であった。
によって構成される論理回路ブロックの他に基本セルと
は別の専用の回路ノやターンによって構成されるメモリ
回路ブロックを設け、メモリ回路を使用して論理動作を
行なう回路をＬＳＩ化することが可能であった。
しかしながら、このような従来形のゲートアレイＬＳＩ
装置においては、メモリ回路の容量および回路構成等が
固定的に設定されており、任意のビットおよびワード構
成、任意の制御回路、かつ複数ｙｅｔ’−）の読み書き
動作等の任意の回路構成壮よび機能を実現することが不
可能であるため、ダ−ドアレイ装置の論理設計の自由度
がかなり制限されるという不都合があった。
装置においては、メモリ回路の容量および回路構成等が
固定的に設定されており、任意のビットおよびワード構
成、任意の制御回路、かつ複数ｙｅｔ’−）の読み書き
動作等の任意の回路構成壮よび機能を実現することが不
可能であるため、ダ−ドアレイ装置の論理設計の自由度
がかなり制限されるという不都合があった。
（発明が解決しようとする問題点）
本発明は、前述の従来形における問題点に鑑み、メモリ
回路を内蔵するゲートアレイＬＳＩ装置において、メモ
リ回路部分の入力端子等を所定電圧に′クリップできる
ようにするという構想に基づき、メモリ回路の容量およ
び回路構成等を任意に設定できるようにし、ゲートアレ
イＬＳＩ装置の論理設計の自由度を向上させることを目
的とする。
回路を内蔵するゲートアレイＬＳＩ装置において、メモ
リ回路部分の入力端子等を所定電圧に′クリップできる
ようにするという構想に基づき、メモリ回路の容量およ
び回路構成等を任意に設定できるようにし、ゲートアレ
イＬＳＩ装置の論理設計の自由度を向上させることを目
的とする。
（問題点を解決するための手段）
本発明によれば、アレイ状に配置された複数の基本セル
を有するロジックブＩｆｆツクとメモリ回路を有するメ
モリブロックとを具備し、該メモリブロック周辺部に該
メモリブロックの入力リードを構成する導電層とは別の
導電層によって構成され該入力リードの上部または下部
を通過する電源線を配設し、該入力リードを適宜コンタ
クトホールを介して該電源線と接続することにより該メ
モリブロックの一部の入力端子を所定電位にクリップし
、それによりメモリ構成の変更を可能としたことを特徴
とするｆ−）アレイＬＳＩ装置が提供される。
を有するロジックブＩｆｆツクとメモリ回路を有するメ
モリブロックとを具備し、該メモリブロック周辺部に該
メモリブロックの入力リードを構成する導電層とは別の
導電層によって構成され該入力リードの上部または下部
を通過する電源線を配設し、該入力リードを適宜コンタ
クトホールを介して該電源線と接続することにより該メ
モリブロックの一部の入力端子を所定電位にクリップし
、それによりメモリ構成の変更を可能としたことを特徴
とするｆ−）アレイＬＳＩ装置が提供される。
（作用）
上述のような構成を用いることにより、本発明において
は、メモリ回路を内蔵するゲートアレイＬＳＩ装置にお
いて、メモリ回路のアドレスバッファ等の入力端子を容
易に電源電圧等にクリップすることが可能となり、例え
ばメモリ回路の記憶容量、制御方式等の自由設定あるい
は複数ポートの読み書き動作等各種の機能の実現を行な
うことができる。すなわち、ゲートアレイＬＳＩ装置に
内蔵されたメモリ回路において各種の回路構成および機
能を容易に変更設定できるから、論理設計の自由度を大
幅に向上させることが可能になる。
は、メモリ回路を内蔵するゲートアレイＬＳＩ装置にお
いて、メモリ回路のアドレスバッファ等の入力端子を容
易に電源電圧等にクリップすることが可能となり、例え
ばメモリ回路の記憶容量、制御方式等の自由設定あるい
は複数ポートの読み書き動作等各種の機能の実現を行な
うことができる。すなわち、ゲートアレイＬＳＩ装置に
内蔵されたメモリ回路において各種の回路構成および機
能を容易に変更設定できるから、論理設計の自由度を大
幅に向上させることが可能になる。
（実施例）
以下、図面により本発明の詳細な説明する。
第１図は、本発明の１実施例に係わるゲートアレイＬＳ
Ｉ装置の半導体チップ上の各回路のレイアウトを概略的
に示す。同図において、１および２はランダムアクセス
メモリ、リードオンメモリ等のメモリ回路であって、こ
れらのメモリ回路１，２等によりメモリブロックが構成
されている。また、５は基本セルであって、これらの基
本セル５がマトリクス状に配列されてロジックブロック
が形成されている。これらのメモリブロックおよびロジ
ックブロックの周辺には人出力バッファ６が配設されて
いる。
Ｉ装置の半導体チップ上の各回路のレイアウトを概略的
に示す。同図において、１および２はランダムアクセス
メモリ、リードオンメモリ等のメモリ回路であって、こ
れらのメモリ回路１，２等によりメモリブロックが構成
されている。また、５は基本セルであって、これらの基
本セル５がマトリクス状に配列されてロジックブロック
が形成されている。これらのメモリブロックおよびロジ
ックブロックの周辺には人出力バッファ６が配設されて
いる。
また、７，８．９．１０はそれぞれロジックブロック内
の各基本セル上に配設された電源線であって、電源線７
および１０はそれぞれ例えばＯｖの電源ＶＢ！１を供給
し、電源線８および９はそれぞれ例えば５■の電源ＶＤ
Ｄを供給するものである。
の各基本セル上に配設された電源線であって、電源線７
および１０はそれぞれ例えばＯｖの電源ＶＢ！１を供給
し、電源線８および９はそれぞれ例えば５■の電源ＶＤ
Ｄを供給するものである。
また、電源′Ｉｓ７および８は、例えば第１層目のアル
ミ配線によって構成され、電源線９および１０は第１層
目のアルミ配線上に形成された第２層目のアルミ配線に
よ；て構成される。そして、基本セル５等の回路は第１
層目のアルミ配線の下部に形成されている。さらに、１
１および１２はそれぞれ例えば電源ＶＤＤおよびＶＩＩ
８を供給するための電源線であって、共に第１層目のア
ルミ配線の下部に設けられたｆ−）金属層、すなわち基
本セル５等のＦＥＴのｒ−）電極を形成するための金属
層、を用いて構成される。
ミ配線によって構成され、電源線９および１０は第１層
目のアルミ配線上に形成された第２層目のアルミ配線に
よ；て構成される。そして、基本セル５等の回路は第１
層目のアルミ配線の下部に形成されている。さらに、１
１および１２はそれぞれ例えば電源ＶＤＤおよびＶＩＩ
８を供給するための電源線であって、共に第１層目のア
ルミ配線の下部に設けられたｆ−）金属層、すなわち基
本セル５等のＦＥＴのｒ−）電極を形成するための金属
層、を用いて構成される。
上述の構成においては、通常顧客等の呈示した論理回路
図に基づきロジックブロック内における各基本セル間お
よびこれらの基本セルとメモリブロック間との配線が自
動配線処理によって決定され、所望の構成を有するｐ−
）アレイＬＳＩ装置が製作される。この場合、メモリブ
ロックにおける各メモリ回路の入力端子等を所定の論理
レベルにクリップすることにより、任意のピット数、ワ
ード数、または任意の制御回路等を有４するメモリを実
現し、あるいは独立の２つのメモリ回路の実現等メモリ
構成を任意に変更することが可能である。
図に基づきロジックブロック内における各基本セル間お
よびこれらの基本セルとメモリブロック間との配線が自
動配線処理によって決定され、所望の構成を有するｐ−
）アレイＬＳＩ装置が製作される。この場合、メモリブ
ロックにおける各メモリ回路の入力端子等を所定の論理
レベルにクリップすることにより、任意のピット数、ワ
ード数、または任意の制御回路等を有４するメモリを実
現し、あるいは独立の２つのメモリ回路の実現等メモリ
構成を任意に変更することが可能である。
例えば、予めメモリブロックに設けられたアドレスバッ
ファの１部の入力端子を論理″０”または′１”にクリ
ーッゾすることにより所望のワード数またはビット数の
メモリを構成することができる。
ファの１部の入力端子を論理″０”または′１”にクリ
ーッゾすることにより所望のワード数またはビット数の
メモリを構成することができる。
本発明においては、メモリ回路の入力端子をりリップす
るために前述の電源線１１ 、．１２を用いる。すなわ
ち、第２図に示すように、メモリ回路の入力リードまた
は入力端子１３．１４等は例えば第１層目のアルミ配線
によって形成されてお６、ダート金属層で形成される電
源線１１．１２の上部を横切っている。したがって、例
えば入力端子１３および１４をコンタクトホール１３ａ
および１４ａを介して各電源線１２および１１に接続す
ることにより、これらの入力端子１３および１４をそれ
ぞれ電源Ｖ８ＢおよびＶＤＤにクリップすることができ
る。なお、電源線１１．１２およびメモリ回路の各入出
力端子は、例えばメモリ回路を含むメモリマクロセルの
周辺部にロジックブロック等の自動配線領域と同じ配線
ピッチで配設される。
るために前述の電源線１１ 、．１２を用いる。すなわ
ち、第２図に示すように、メモリ回路の入力リードまた
は入力端子１３．１４等は例えば第１層目のアルミ配線
によって形成されてお６、ダート金属層で形成される電
源線１１．１２の上部を横切っている。したがって、例
えば入力端子１３および１４をコンタクトホール１３ａ
および１４ａを介して各電源線１２および１１に接続す
ることにより、これらの入力端子１３および１４をそれ
ぞれ電源Ｖ８ＢおよびＶＤＤにクリップすることができ
る。なお、電源線１１．１２およびメモリ回路の各入出
力端子は、例えばメモリ回路を含むメモリマクロセルの
周辺部にロジックブロック等の自動配線領域と同じ配線
ピッチで配設される。
第３図は、第１図のゲートアレイＬＳＩ装置のメモリブ
ロック付近の詳細を示す。同図において、メモリ回路１
は、メモリセルアレイ１５、センスアンｆ１６、書き込
みアン７６１７、ワードアドレスレジスタ１８、ワード
デコーダ１９、および制御回路２０を具備する。また、
該メモリ回路１の１辺に沿って前述の電源線１１および
１２が配設されており、メモリ回路１と人出力バッファ
６との間およびロジックブロックの各基本セル５との間
には配線領域２１が設けられている〇第３図においては
、メモリ回路１内の各回路部の入力端子および出力端子
がアルミ配線によって他の回路、例えばロジックプ四ツ
ク内の基本セル５あるいは人出力バッファ６等に接続さ
れる。メモリ回路１にはこのように接続された配線を介
して各種の信号の入出力が行なわれる。例えば、ワード
アドレスレジスタ１８には同図矢印Ａで示すようにアド
レス信号が入力され、書き込みアンプ１７には矢印Ｂで
示すように書き込みデータが入力され、センスアンプ１
６からは矢印Ｃで示すように読み出しデータが出力され
る。また、クロックバッファおよび各種の制御信号回路
を含む制御回路２０には、矢印りで示すように例えばク
ロアク信号およびライトイネーブル信号等の制御信号が
入力される。
ロック付近の詳細を示す。同図において、メモリ回路１
は、メモリセルアレイ１５、センスアンｆ１６、書き込
みアン７６１７、ワードアドレスレジスタ１８、ワード
デコーダ１９、および制御回路２０を具備する。また、
該メモリ回路１の１辺に沿って前述の電源線１１および
１２が配設されており、メモリ回路１と人出力バッファ
６との間およびロジックブロックの各基本セル５との間
には配線領域２１が設けられている〇第３図においては
、メモリ回路１内の各回路部の入力端子および出力端子
がアルミ配線によって他の回路、例えばロジックプ四ツ
ク内の基本セル５あるいは人出力バッファ６等に接続さ
れる。メモリ回路１にはこのように接続された配線を介
して各種の信号の入出力が行なわれる。例えば、ワード
アドレスレジスタ１８には同図矢印Ａで示すようにアド
レス信号が入力され、書き込みアンプ１７には矢印Ｂで
示すように書き込みデータが入力され、センスアンプ１
６からは矢印Ｃで示すように読み出しデータが出力され
る。また、クロックバッファおよび各種の制御信号回路
を含む制御回路２０には、矢印りで示すように例えばク
ロアク信号およびライトイネーブル信号等の制御信号が
入力される。
上述のようなメモリ回路において、メモリセルアレイ１
５に予め例えば６４ワード、１０ピツトのメモリセルが
用意されているものとする。この場合は、ワードアドレ
スは６ビツト、書き込みアン７’１７およびセンスアン
プ１６の個数はそれぞれ１０個となっている。このよう
なメモリ回路を例えば３２ワード、８ビツトで使用する
場合にはワードアドレスを５ビツトとし、書き込みアン
プ１７オ！ヒ−ｔ！ンスアン７°１６の数をそれぞれ８
個とする必要がある。このため、第３図に示すように、
ワードアドレスレジスタ１８につながる入力端子の１つ
、および２つの書き込みアンプにつながる２つの入力端
子をそれぞれコンタクトホール２２および２３．２４を
介して例えば電源線１２に接続し、これらの各入力端子
を例えば０＃にクリップする。これにより、斜線で示す
ワードアドレスレジスタ１８゛の１ビツト分の回路およ
び２ビツト分の書き込みアンプが不使用状態とされる。
５に予め例えば６４ワード、１０ピツトのメモリセルが
用意されているものとする。この場合は、ワードアドレ
スは６ビツト、書き込みアン７’１７およびセンスアン
プ１６の個数はそれぞれ１０個となっている。このよう
なメモリ回路を例えば３２ワード、８ビツトで使用する
場合にはワードアドレスを５ビツトとし、書き込みアン
プ１７オ！ヒ−ｔ！ンスアン７°１６の数をそれぞれ８
個とする必要がある。このため、第３図に示すように、
ワードアドレスレジスタ１８につながる入力端子の１つ
、および２つの書き込みアンプにつながる２つの入力端
子をそれぞれコンタクトホール２２および２３．２４を
介して例えば電源線１２に接続し、これらの各入力端子
を例えば０＃にクリップする。これにより、斜線で示す
ワードアドレスレジスタ１８゛の１ビツト分の回路およ
び２ビツト分の書き込みアンプが不使用状態とされる。
第４図は、第３図におけるメモリ回路の入力部の回路の
１例としてのワードアドレスレジスタ周辺の回路を示す
。同図の回路においては、入力バッファとなるインバー
タ４８を例えば基本セルによって構成し、インバータ４
８に接続されるアドレスレジスタ部分４９はメモリ回路
の専用バタ・−ンによって形成されている。このような
構成によってインバータ４８０入力端子を前述の方法で
所定電位にクリップすることができる。なお、第４図に
おいてアドレスレジスタ部分は７リツプ７０ 。
１例としてのワードアドレスレジスタ周辺の回路を示す
。同図の回路においては、入力バッファとなるインバー
タ４８を例えば基本セルによって構成し、インバータ４
８に接続されるアドレスレジスタ部分４９はメモリ回路
の専用バタ・−ンによって形成されている。このような
構成によってインバータ４８０入力端子を前述の方法で
所定電位にクリップすることができる。なお、第４図に
おいてアドレスレジスタ部分は７リツプ７０ 。
ッゾ回路５０．５１、転送ダート５２．５３、および各
インバータ５４．５５．５６等によって構成される。
インバータ５４．５５．５６等によって構成される。
（発明の効果）
以上のように、本発明によれば、メモリ回路を有するゲ
ートアレイＬＳＩ装置において、該メモリ回路の所望の
入力端子等を自動配線処理によって所定電位に的確にク
リップすることが可能となり、メモリ構成を配線によっ
て自由に変更することが可能となるから論理設計の自由
度を大幅に向上させることができる。また、メモリ回路
の入力端子等を所定電位にクリップするために特別の配
線領域を必要としないからＬＳＩ装置の集積度に影響を
与えることなくメモリ構成の変更を行なうことが可能に
なる。
ートアレイＬＳＩ装置において、該メモリ回路の所望の
入力端子等を自動配線処理によって所定電位に的確にク
リップすることが可能となり、メモリ構成を配線によっ
て自由に変更することが可能となるから論理設計の自由
度を大幅に向上させることができる。また、メモリ回路
の入力端子等を所定電位にクリップするために特別の配
線領域を必要としないからＬＳＩ装置の集積度に影響を
与えることなくメモリ構成の変更を行なうことが可能に
なる。
第１図は本発明の１実施例に係るゲートアレイＬＳＩ装
置の半導体チップ上の各回路の配置を示す平面図、第２
図は第１図の装置におけるメモリブロック周辺部を詳細
に示す拡大図、第３図は第１図の装置におけるメモリ回
路部分の詳細を示す拡大図、そして第４図は第３図のメ
モリ回路の入力部を示すブロック回路図である。 １．２：メモリ回路、５：基本セル、６：人出カパッフ
ァ、７，８，９，１０，１１，１２：電源線、１３，１
４：入力端子、１３ａ、１４ａ。 ２２ 、２３ 、２４ ：コンタクトホール、１５：メ
モリセルアレイ、１６：センスアンプ、１７：ｉｔき込
みアンプ、１８：ワードアドレスデコーダ、１９：ワー
ドアドレスデコーダ、２０：制御回路、２１：配線領域
。 第３図 第４図 手続補正書 昭和６０年 と月７９日
置の半導体チップ上の各回路の配置を示す平面図、第２
図は第１図の装置におけるメモリブロック周辺部を詳細
に示す拡大図、第３図は第１図の装置におけるメモリ回
路部分の詳細を示す拡大図、そして第４図は第３図のメ
モリ回路の入力部を示すブロック回路図である。 １．２：メモリ回路、５：基本セル、６：人出カパッフ
ァ、７，８，９，１０，１１，１２：電源線、１３，１
４：入力端子、１３ａ、１４ａ。 ２２ 、２３ 、２４ ：コンタクトホール、１５：メ
モリセルアレイ、１６：センスアンプ、１７：ｉｔき込
みアンプ、１８：ワードアドレスデコーダ、１９：ワー
ドアドレスデコーダ、２０：制御回路、２１：配線領域
。 第３図 第４図 手続補正書 昭和６０年 と月７９日
Claims (1)
- アレイ状に配置された複数の基本セルを有するロジック
ブロックとメモリ回路を有するメモリブロックとを具備
し、該メモリブロック周辺部に該メモリブロックの入力
リードを構成する導電層とは別の導電層によって構成さ
れ該入力リードの上部または下部を通過する電源線を配
設し、該入力リードを適宜コンタクトホールを介して該
電源線と接続することにより該メモリブロックの一部の
入力端子を所定電位にクリップし、それによりメモリ構
成の変更を可能としたことを特徴とするゲートアレイＬ
ＳＩ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135210A JPS6122648A (ja) | 1984-07-02 | 1984-07-02 | マスタスライス型半導体集積回路装置 |
| EP85107918A EP0170052B1 (en) | 1984-07-02 | 1985-06-27 | Master slice type semiconductor circuit device |
| DE8585107918T DE3585756D1 (de) | 1984-07-02 | 1985-06-27 | Halbleiterschaltungsanordnung in hauptscheibentechnik. |
| US06/750,163 US4780846A (en) | 1984-07-02 | 1985-06-28 | Master slice type semiconductor circuit device |
| KR1019850004739A KR900000178B1 (ko) | 1984-07-02 | 1985-07-02 | 마스터 슬라이스형 반도체 회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135210A JPS6122648A (ja) | 1984-07-02 | 1984-07-02 | マスタスライス型半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6122648A true JPS6122648A (ja) | 1986-01-31 |
| JPH0570943B2 JPH0570943B2 (ja) | 1993-10-06 |
Family
ID=15146419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135210A Granted JPS6122648A (ja) | 1984-07-02 | 1984-07-02 | マスタスライス型半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6122648A (ja) |
| KR (1) | KR900000178B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170939A (ja) * | 1987-01-09 | 1988-07-14 | Toshiba Corp | 半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210638A (ja) * | 1982-06-01 | 1983-12-07 | Nec Corp | 半導体集積回路 |
| JPS5924492A (ja) * | 1982-07-30 | 1984-02-08 | Hitachi Ltd | 半導体記憶装置の構成方法 |
| JPS5955519A (ja) * | 1982-09-24 | 1984-03-30 | Tokyo Electric Co Ltd | コンピユ−タ用基板 |
-
1984
- 1984-07-02 JP JP59135210A patent/JPS6122648A/ja active Granted
-
1985
- 1985-07-02 KR KR1019850004739A patent/KR900000178B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210638A (ja) * | 1982-06-01 | 1983-12-07 | Nec Corp | 半導体集積回路 |
| JPS5924492A (ja) * | 1982-07-30 | 1984-02-08 | Hitachi Ltd | 半導体記憶装置の構成方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170939A (ja) * | 1987-01-09 | 1988-07-14 | Toshiba Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900000178B1 (ko) | 1990-01-23 |
| KR860001485A (ko) | 1986-02-26 |
| JPH0570943B2 (ja) | 1993-10-06 |
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