KR860001485A - 마스터 슬리이스형 반도체 회로장치 - Google Patents

마스터 슬리이스형 반도체 회로장치 Download PDF

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KR860001485A
KR860001485A KR1019850004739A KR850004739A KR860001485A KR 860001485 A KR860001485 A KR 860001485A KR 1019850004739 A KR1019850004739 A KR 1019850004739A KR 850004739 A KR850004739 A KR 850004739A KR 860001485 A KR860001485 A KR 860001485A
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Abstract

내용 없음

Description

마스터 슬리이스형 반도체 회로장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 의한 게이트 어레이(LSI)의 개략도.
제2A도는 입력단자 및 전원선의 확대도.
제2B도는 제2A도에서의 (A-A')선을 따라 취해진 입력단자의 단면도.
제2C도는 제2A도에서의 선(B-B')을 따라 취해진 입력단자의 단면도.
제2D도는 제2A도에 표시된 전원선의 개략적인 단면평면도.
제5도는 본 발명의 다른 실시예에 의한 게이트 어레이(LSI)의 개략도.
* 도면의 주요 부분에 대한 부호와 설명
1,2 : 메모리회로, 5 : 기본셀, 6 : 입력/출력버퍼, 7,8,9,10,11,12 : 전원선, 13a,14a,14a' : 접촉호올, 16 : 센스중폭기군, 17 : 기입중폭기군, 18 : 워드어드레스군, 19 : 워드디코더군, 20 : 제어회로.

Claims (24)

  1. 마스터 슬라이스형 반도체 회로장치에 있어서, 다수의 입력회로를 갖춘 적어도 하나의 메모리 회로블록 상기 메모리회로 블록의 주변부에 갖추어져 있으며 입력신호를 수신하는 상기 입력회로에 각각 접속되며 입력선이 제1도 전층에 의하여 형성되는 다수의 입력선; 제1논리레벨을 공급하며 상기 메로리회로블록의 상기 주변부에 갖추어진 제1도전선; 상기 메모리 회로블록의 상기 주변부에 제공되며 제2논리레벨을 공급하며, 상기 제1 및 제2도전선은 상기 제1도 전층과 다른 측인 제2도전층에 의하여 형성되는 제2도전선; 및 상기 제1 또는 제2도전선을 상기 입력선중 적어도 하나에 접속하는 접촉수단으로 구성되어 있으며 상기 입력신호중 적어도 하나의 전위가 상기 접촉수단에 의하여 상기 제1 또는 제2논리레벨에 클립되며, 기억용량 또는 상기 메모리회로 블록의 기능을 변화시킬 수 있는 것을 특징으로 하는 마스터 슬라이스형 반도체 회로장치.
  2. 제1항에 있어서, 상기 제1 및 제2도전선은 각각의 상기 입력선을 교차하는 것을 특징으로 하는 마스터슬라이스형 반도체 회로장치.
  3. 제1항에 있어서, 상기 메모리회로 블록은 게이트 전극을 갖는 금속절연체 반도체(MIS) 트랜지스터로 구성되여 있으며, 상기 제도전층은 상기 게이트 전극을 형성하도록 게이트 전극층과 동일하며 상기 제2 및 제1도전선은 상기 입력 하측에 배열되어 있는 것을 특징으로 하는 마스터 슬라이스형 반도체 회로.
  4. 제1항에 있어서, 상기 제1도전층은 알루미늄으로 제조되며 상기 제2도전층은 다결정 실리콘으로 제조되는 것을 특징으로 하는 마스터슬라이스형 반도체 회로.
  5. 제1항에 있어서, 더우기 소망의 논리회로를 구성하는 다수의 제1기본셀과 각각이 상기 제1기본셀과 동일구조를 갖는 다수의 제2기본셀을 가지며, 상기 입력회로의 일부를 형성하는 상기 메모리 회로 블록의 상기 주변부에 배열되어 있는 논리회로 블록을 포함하고 있으며 상기 제2기본셀 각각은 상기 입력선의 하나로서 게이트 전극을 갖는 적어도 하나의 MIS트랜지스터를 포함하고 있는 것을 특징으로 하는 마스터슬라이스형 반도체회로 장치.
  6. 제5항에 있어서, 각각의 제2기본셀내에서 상기 MIS트랜지서터의 상기 게이트 전극은 상기 제1 및 제2도전선 하측에 배열되어 있으며 상기 게이트 전극은 상기 제1 및 제2도전선을 교차하는 것을 특징으로 하는 마스터슬라이스형 반도체 회로장치.
  7. 제1항에 있어서, 상기 접촉수단은 상기 제1도전층과 상기 제2도전층 사이에 형성된 접촉창으로 구성되여 있는 것을 특징으로 하는 마스터슬라이스형 반도체 회로장치.
  8. 마스터 슬라이스 방법에 의하여 형성되는 게이트 어레이형 대규모 집적회로 장치에 있어서, 격자로 배열된 다수의 기본셀을 갖는 논리블록; 적어도 하나의 메모리회로를 갖는 메로리블록; 하나의 도전층에 의하여 형성되며 상기 메로리회로의 주변부에 갖추어진 입력단; 상기 메모리회로의 상기 주변부에 갖추어지며, 상기 입력단의 상기 일도전층과 다른 도전층에 의하여 형성되는 전원선 선택된 입력단에서 상기 하나의 도전층과 상기 다른 하나의 도전층 사이에 클립(clip)하는 적어도 한나의 접촉호올로 구성되여 있으며 상기 접촉호올에 의하여 클립되는 상기 선택된 입력단은 상기 전원선에 의하여 소정논리레벨에 세트되여 기억용량 또는 상기 메모리브록의 기능을 변화시킬 수 있는 것을 특징으로 하는 게이트어레이형 대규모집적회로 장치.
  9. 제8항에 있어서, 상기 메모리 회로는 다수의 메모리셀로 구성되는 메모리 셀 어레이; 다수의 센스증폭기로 구성되는 센스증포기군; 다수의 기입(write)증폭기로 구성되는 기이증폭기군; 다수의 워드 어드레스 레지스키로 구성되는 워드어드레스 레지스터군; 다수의 워드디코더(word decoder)로 구성되는 워드디코더군 및 제어회로로 구성되어 있는 것을 특징으로 하는 게이트 어레이형 대규모 집적회로 장치.
  10. 제8항에 있어서, 상기 전원선은 입력단 하측에 게이트 도전층으로 구성되는 것을 특징으로 하는 게이트 어레이형 대규모 집적회로 장치.
  11. 제8항에 있어서, 상기 적어도 하나의 접촉호울은 상기 게이트 도전층과 상기 입력단을 접속하도록 사용되는 것을 특징으로 하는 게이트 어레이형 대규모 집적회로 장치.
  12. 제8항에 있어서, 상기 도전층은 알루미늄 배선으로 구성되는 것을 특징으로 하는 게이트 어레이형 대규모 집적회로 장치.
  13. 제8항에 있어서, 상기 알루미늄 배선은 상기 접촉호울을 이용하여 상기 논리블록의 알루미늄 배선에 접속되는 것을 특징으로 하는 게이트 어레이형 대규모 집적회로 장치.
  14. 제9항에 있어서, 상기 메모리셀 어레이의 메모리 영역은 상기 워드 어드레스 레지스터군과 워드 디코더군을 통하여 어드레스 신호에 의하여 결정되는 것을 특징으로 하는 게이트 어레이형 대규모 집적회로 장치.
  15. 제8항에 있어서, 상기 선택된 입력단은 상기 접촉호올을 이용하여 상기 전원선에 클립되는 것을 특징으로 하는 게이트 어레이형 대규모 집적회로 장치.
  16. 마스터 슬라이스 방식에 의하여 형성되는 게이트 어레이형 대규모 집적회로 장치에 있어서, 격자로 배열된 다수의 기본 셀적어도 하나의 메모리회로를 갖는 메모리 블록 상기 메모리회로의 주변분에 제공되는 입력기본 셀열; 사기 메모리회로의 상기 주변부에 제공되며 상기 기본셀 열위의 제1도전층에 의하여 형성되는 전원선 및 상기 전원선과 상기 입력 기본셀의 선택된 게이트 사이에 클립하는 적어도 하나의 접촉 호올로 구성되어 있으며, 상기 접촉호올에 의하여 클립되는 상기 선택된 입력 기본셀은 상기 전원선에 의하여 소정의 논리레벨에 세트되여 기억용량과 상기 메모리 블록의 기능을 변화시킬 수 있는 것을 특징으로 하는 게이트 어레이형 대규모 집적회로 장치.
  17. 제16항에 있어서, 상기 메모리회로는 다수의 메모리 셀로 구성되는 메모리 셀 어레이 다수의 센스 증폭기로 구성되는 센스증폭기군; 다수의 기입증폭기로 구성되는 기입증폭기군; 다수의 워드어드 레스레지스터로 구성되는 워드어드레스 레지스터군; 다수의 워드 디코더로 구성되는 워드 디코더군 제어회로 및 다수의 기본셀로 구성되는 기본셀 열로 구성되어 있는 것을 특징으로 하는 게이트 어레이형 대규모 집적회로 장치.
  18. 제16항에 있어서, 상기 전원은 상기 기본셀 열위에 알루미늄 배선으로 구성되는 것을 특징으로 하는 게이트 어레이형 대규모 집적회로 장치.
  19. 제16항에 있어서, 상기 적어도 하나의 접촉호올이 상기 전원과 P+ 또는 N+형기판 접촉영역을 접속하는데 사용되는 것을 특징으로 하는 게이트 어레이형 대규모 집적회로 장치.
  20. 제16항에 있어서, 상기 적어도하나의 접촉호올은 상기 전원과 P+ 또는 N+형 확산층을 접속하기 위해 사용되는 것을 특징으로 하는 게이트 어레이형 대규모 집적회로 장치.
  21. 제20항에 있어서, 상기 선택된 입력 기본셀의 상기 P+ 또는 N+형 확산층은 상기 접촉호올을 사용하여 상기 전원에 클립되는 것을 특징으로 하는 게이트 어레이형 대규모 집적회로 장치.
  22. 마스트 슬라이스 방식에 의하여 형성되는 게이트 어레이형 대규모 집적회로 장치에 있어서 다수의 격자로 배열된 기본셀과 적어도 하나의 스택게이트를 갖는 논리블록; 적어도 하나의 메모리 회로를 갖는 메모리블록; 상기 논리블록에 갖추어져 있으며 알루미늄 배선의 제1 및 제2도 전층에 의하여 형성되는 전원선 및 상기 전원선과 상기 스택게이트 사이에 클립하는 적어도 하나의 접촉호올로 구성되어 있으며, 상기 접촉호올에 의하여 상기 스택게이트는 상기 전원선에 의하여 소정논리 레벨에 세트함으로써 기억용량 또는 상기 메모리 블록의 기능을 변화시킬 수 있는 것을 특징으로 하는 게이트 어레이형 대규모 집적회로 장치.
  23. 제22항에 있어서, 상기 메모리 블록은 더우기 상기 스택게이트와 상기 메모리 회로를 상기 접촉호올을 사용함으로써 접속하는 그의 주변부내에 입력단으로 구성되어 있는 것을 특징으로 하는 게이트 어레이형 대규모 집적회로 장치.
  24. 제22항에 있어서, 상기 적어도 하나의 접촉호올이 상기 전원선과 P+ 또는 N+형 기판 접촉영역 사이에 접속되도록 사용되는 것을 특징으로 하는 게이트 어레이형 대규모 집적회로 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019850004739A 1984-07-02 1985-07-02 마스터 슬라이스형 반도체 회로장치 KR900000178B1 (ko)

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* Cited by examiner, † Cited by third party
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JPS5924492A (ja) * 1982-07-30 1984-02-08 Hitachi Ltd 半導体記憶装置の構成方法
JPS5955519A (ja) * 1982-09-24 1984-03-30 Tokyo Electric Co Ltd コンピユ−タ用基板

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