KR850000798A - 반도체 집적회로 장치 - Google Patents

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Abstract

내용 없음.

Description

반도체집적회로 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 적용된 ROM의 1실시예를 도시한 회로도. 제2도는 ROM의 테이 아웃트에 맞추어서 그린 회로도. 제3도는 본 발명이 적용된 대규모의 반도체 집적 회로 장치의 1실시예를 도시한 블록 도면.

Claims (17)

  1. 반도체 집적회로 장치는, 제1배선층과, 제1절연 게이트형 전계효과 트랜지스터와 상기 제1절연 게이트형 전계효과 트랜지스터의 게이트 전극에 결합되어, 상기제1배선층으로 부터 신호가 공급되는 제2배선층을 가진 제1회로와, 제2절연 게이트형 전계효과 트랜지스터와, 상기 제2절연게이트형 전계효과 트랜지스터의 게이트 전극에 결합되어, 상기 제2배선층에 상기 제1배선층에서 신호가 공급되는 것과 실질적으로 동시에 상기 제1배선층으로 부터 신호가 공급되는 제3배선층을 가진 제2회로를 포함한다.
  2. 특허 청구 범위 제1항의 반도체 집적회로 장치에 있어서, 상기 제3배선층은 상기 제2배선층과 실질적으로 같은 물질으로 된다.
  3. 특허 청구의 범위 제2항의 반도체 집적회로 장치에 있어서, 상기 제2배선층에는 다수의 제1절연 게이트형 전계효과 트랜지스터의 게이트 전계가 결합되고, 상기 제3배선층에는 다수의 제2절연 게이트형 전계효과 트랜지스터의 게이트 전극이 결합된다.
  4. 특허 청구의 범위 제3항의 반도체 집적회로 장치에 있어서, 상기 제1절연 게이트형 전계효과 트랜지스터의 게이트 전극과, 상기 제2배선층과는 일체적으로 형성되고, 상기 제2절연 게이트형 전계효과 트랜지스터의 게이트 전극과 상기 제3배선층과는 일체적으로 형성된다.
  5. 특허 청구의 범위 제4항의 반도체 집적회로 장치에 있어서, 상기 제1배선층은 알미늄 층에 의해서형성되고, 상기 제2 및 제3배선층의 각각은 도전성 포리 실리콘 층에 의해서 형성된다.
  6. 특허 청구의 범위 제2항의 반도체 집적회로 장치는, 또, 상기 제1배선층과, 상기 제2배선층과를 결합시키기 위한 제4배선층과, 상기 제1배선층과, 상기 제3배선층를 결합시키기 위한 제5배선층과를 갖는다.
  7. 반도체 집적회로 장치는, 각각 제1배선층과, 제1절연 게이트 형전계효과 트랜지스터를 포함하는 메모리셀과, 상기 제1절연 게이트 형 전계효과 트랜지스터의 게이트 전극에 결합되고, 상기 제1배선층으로 부터 신호가 공급되는 제2배선층과를 갖은 제1회로와, 제2절연 게이트형 전계효과 트랜지스터를 포함하는 메모리 셀과, 상기 제2절연 게이트형 전계효과 트랜지스터의게이트 전극에 결합되고, 상기 제2배선층에 상기 제1배선층에서 신호가 공급되는 것과 실질적으로 동시에 상기 제1배선층으로 부터 신호가 공급되는 제3배선층을 가진 제2회로와를 포함하는 다수의 메모리 셀열과, 상기 다수의 제1배선층에 대해서 선택적으로 선택신호를 공급하는 선택회로와를 포함하고, 이로인해, 다수의 메모리 셀 열에서 선택적으로 메모리 셀 열이 선택된다.
  8. 특허 청구의 범위 제7항의 반도체 집적회로 장치에 있어서, 상기 제3배선층은 상기 제2배선 층과 실질적으로 같은 물질로 구성된다.
  9. 특허 청구의 범위 제8항의 반도체 집적회로 장치에 있어서, 상기 제2배선층에는 다수의 제1절연 게이트형 전계효과 트랜지스터의 게이트 전극에 결합되고, 상기 제3배선층에는 다수의 제2절연 게이트형 전계효과 트랜지스터의 게이트전극이 결합된다.
  10. 특허 청구의 범위 제9항의 반도체 집적회로 장치에 있어서, 상기 제2배선층은 상기 제1절연 게이트형 전계효과 트랜지스터의 각각의 게이트 전극과 일체적으로 형성되고, 상기 제3배선층은 상기 제2절연게이트형 트랜지스터의 각각의 게이트 전극과 일체적으로 형성된다.
  11. 특허 청구의 범위 제10항의 반도체 집적회로 장치에 있어서, 메모리 셀에 포함되는 상기 절연 게이트형 전계효과 트랜지스터는 데이터 선이 결합되어야 할 출력 전극과 회로의 접지전극을 공급하여야할 접지 전극을 갖는다.
  12. 특허 청구의 범위 제10항의 반도체 집적회로 장치에 있어서, 메모리 셀은 또, 정보를 기억하기 위한 입출력 단자를 가진 기억수단을 포함하고, 메모리 셀에 포함된 제1 또는 제2절연 게이트형 전계효과 트랜지스터는 상기 기억 수단의 입출력단자에 결합된 제1입출력 전극과 데이터 선에 결합되어야 할 제2입출력 전극과를 갖는다.
  13. 특허 청구의 범위 제12항의 반도체 집적회로 장치에 있어서, 상기 기억 수단은 1대의 입출력 단자를 가진 플립플롭회로에 의해서 구성되고, 상기 1대의 입출력 단자중의 어느 한쪽이 상기 입출력 단자에 결합된다.
  14. 특허 청구의 범위 제11항의 반도체 집적회로 장치는 또, 상기 출력 전극을 프리챠지 하기 위한 프리챠지 수단을 갖는다.
  15. 특허 청구의 범위 제14항의 반도체 집적 회로 장치에 있어서, 상기 제1배선층은 알미늄 층에 의해서 형성되고, 상기 제2 및 제3배선층의 각각은 도전성 포리 실리콘 층에 의해서 형성된다.
  16. 특허 청구의 범위 제12항의 반도체 집적 회로 장치에 있어서, 상기 제1배선층은 알미늄 층에 의해서 형성되고, 상기 제2 및 제3배선층의 각각은 도전성 포리실리콘 층에 의해서 형성된다.
  17. 특허 청구의 범위 제15항의 반도체 집적회로 장치는 또, 상기 제1배선층과, 상기 제2배선층과를 결합시키기 위한 제4배선층과, 상기 제1배선층과, 상기 제3배선층과를 결합시키기 위한 제5배선층과를 갖는다.
    ※참고사항:최초출원 내용에 의하여 공개하는 것임.
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