JPH079949B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH079949B2 JPH079949B2 JP61030020A JP3002086A JPH079949B2 JP H079949 B2 JPH079949 B2 JP H079949B2 JP 61030020 A JP61030020 A JP 61030020A JP 3002086 A JP3002086 A JP 3002086A JP H079949 B2 JPH079949 B2 JP H079949B2
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- line
- memory cell
- memory
- column
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関する。
半導体記憶装置の高密度化に対して、回路技術、微細化
技術及びレイアウト技術等様々な面からの努力がなされ
て来ているが、最近では、その傾向が一段と進み、半導
体記憶装置の動作特性を損わない範囲で出来るだけ重複
や繰返しを避け配線等素子以外の部分の占める面積を極
力減らしてさらに高密度化を計るというところまで来て
いる。
技術及びレイアウト技術等様々な面からの努力がなされ
て来ているが、最近では、その傾向が一段と進み、半導
体記憶装置の動作特性を損わない範囲で出来るだけ重複
や繰返しを避け配線等素子以外の部分の占める面積を極
力減らしてさらに高密度化を計るというところまで来て
いる。
従来、この種の半導体記憶装置としては、行列状に配置
した複数の記憶セルの接地点を行（又は列）ごとに接地
線に直接接続するのではなく、記憶セルの接地点を行
（又は列）ごとに接続線に接続し、所定数の記憶セルの
列（又は行）ごとに接地線によって接続線を接続した構
成となっていた。
した複数の記憶セルの接地点を行（又は列）ごとに接地
線に直接接続するのではなく、記憶セルの接地点を行
（又は列）ごとに接続線に接続し、所定数の記憶セルの
列（又は行）ごとに接地線によって接続線を接続した構
成となっていた。
第２図は従来の半導体記憶装置の一例の回路図、第３図
は半導体記憶装置を構成する記憶セルの回路図である。
は半導体記憶装置を構成する記憶セルの回路図である。
この半導体記憶装置は、記憶セルMA〜MHと第１及び第２
の読出し書込みトランジスタA1〜H1及びA2〜H2とを行列
に配置し、第１及び第２の読出し書込みトランジスタA1
〜H1及びA2〜H2のそれぞれ一方の電極を記憶セルMA〜MH
にそれぞれ接続し、第１及び第２の読出し書込みトラン
ジスタA1〜H1及びA2〜H2の他方の電極をそれぞれ列に接
続してこれをそれぞれ第１及び第２のピット線ｄ及び
とし、記憶セルの接地点を行ごとに接続してこれを接続
線４及び６とし、所定数の記憶セルの列（ここでは４
列）ごとに接続線４及び６を接続しこれを接地線１及び
２とし、第１及び第２の読出し書込みトランジスタA1〜
H1及びA2〜H2のゲートを行ごとに共通に接続してこれを
ワード線３′及び５′とした構成になっていた。即ち、
複数の記憶セルの列（ここでは４列）に共通に接地線を
設けることにより、比較的記憶容量の少ないこれまでの
半導体記憶装置のように記憶セルの各列ごとに接地線を
設ける構成に比べて接地線の領域面積を減らし、半導体
記憶装置の集積度を一段と向上させることができた。
の読出し書込みトランジスタA1〜H1及びA2〜H2とを行列
に配置し、第１及び第２の読出し書込みトランジスタA1
〜H1及びA2〜H2のそれぞれ一方の電極を記憶セルMA〜MH
にそれぞれ接続し、第１及び第２の読出し書込みトラン
ジスタA1〜H1及びA2〜H2の他方の電極をそれぞれ列に接
続してこれをそれぞれ第１及び第２のピット線ｄ及び
とし、記憶セルの接地点を行ごとに接続してこれを接続
線４及び６とし、所定数の記憶セルの列（ここでは４
列）ごとに接続線４及び６を接続しこれを接地線１及び
２とし、第１及び第２の読出し書込みトランジスタA1〜
H1及びA2〜H2のゲートを行ごとに共通に接続してこれを
ワード線３′及び５′とした構成になっていた。即ち、
複数の記憶セルの列（ここでは４列）に共通に接地線を
設けることにより、比較的記憶容量の少ないこれまでの
半導体記憶装置のように記憶セルの各列ごとに接地線を
設ける構成に比べて接地線の領域面積を減らし、半導体
記憶装置の集積度を一段と向上させることができた。
また、この半導体記憶装置に含まれる記憶セルMA〜M
Hは、第３図に示すように、メモリトランジスタQ1及びQ
2によって一種のフリップフロップ回路を構成してい
る。
Hは、第３図に示すように、メモリトランジスタQ1及びQ
2によって一種のフリップフロップ回路を構成してい
る。
上述した従来の半導体記憶装置は、記憶セルの接地点が
接続線を介して接地線と接続しているので、接続線の抵
抗によって、記憶セルの接地点と接地線との間に電流が
流れると記憶セルの接地点と接地線間に電位差が生じる
という欠点がある。
接続線を介して接地線と接続しているので、接続線の抵
抗によって、記憶セルの接地点と接地線との間に電流が
流れると記憶セルの接地点と接地線間に電位差が生じる
という欠点がある。
このことについて、第２図を参照しながら、具体的に説
明すると、先ずワード線３′に高レベルの電位を与え
て、読出し書込みトランジスタA1，A2〜D1，D2をオン状
態にすると、記憶セルMA〜MDのメモリトランジスタQ1及
びQ2とビット線ｄ及びとが接続され駆動状態となる。
この時、電源からオン状態のメモリトランジスタから記
憶セルの接地点を通って接地線１及び２へ流れ込む電流
iA1,iA2〜iD1,iD2は、第２図に示すように流れる。ただ
し、駆動状態にない記憶セルにも電流は流れるが、一般
に駆動状態の時よりも非常に小さい。従って、記憶セル
MA及びMBの接地点Ａ及びＢの電位Ｖ及び は、接地線の抵抗をＲとすると、 Ｖ＝Ｒ×（iA1＋iB1＋iC1＋iD1） ………（１） となる。
明すると、先ずワード線３′に高レベルの電位を与え
て、読出し書込みトランジスタA1，A2〜D1，D2をオン状
態にすると、記憶セルMA〜MDのメモリトランジスタQ1及
びQ2とビット線ｄ及びとが接続され駆動状態となる。
この時、電源からオン状態のメモリトランジスタから記
憶セルの接地点を通って接地線１及び２へ流れ込む電流
iA1,iA2〜iD1,iD2は、第２図に示すように流れる。ただ
し、駆動状態にない記憶セルにも電流は流れるが、一般
に駆動状態の時よりも非常に小さい。従って、記憶セル
MA及びMBの接地点Ａ及びＢの電位Ｖ及び は、接地線の抵抗をＲとすると、 Ｖ＝Ｒ×（iA1＋iB1＋iC1＋iD1） ………（１） となる。
ここで、各記憶セルの各々の電流比iA1/iA2〜iD1/iD2は
記憶セルMA〜MDの各接地点から左の接地線１及び右の接
地線２を見たそれぞれのインピーダンスの比の逆数によ
って決まるので となる。
記憶セルMA〜MDの各接地点から左の接地線１及び右の接
地線２を見たそれぞれのインピーダンスの比の逆数によ
って決まるので となる。
又、各記憶セルの電流の和iA1＋iA2,〜,iD1＋iD2が等し
く iA1＋iA2＝iB1＋iB2＝……＝iD1＋iD2＝Ｉと置けると
し、更に、接地線１と接地線２との間でその中央から左
右が対称であるとすると、左の接地線１に流れ込む電流
の合計と右の接地線２に流れ込む電流の合計とが等しく
なり iA1＋……＋iD1＝iA2＋……＋iD2＝2Iと表わすことがで
きる。したがって、Ｉ＝８i0と置いて、式（１）及び
（２）を展開すると Ｖ＝16i0Ｒ＝2IR ………（３） となる。
く iA1＋iA2＝iB1＋iB2＝……＝iD1＋iD2＝Ｉと置けると
し、更に、接地線１と接地線２との間でその中央から左
右が対称であるとすると、左の接地線１に流れ込む電流
の合計と右の接地線２に流れ込む電流の合計とが等しく
なり iA1＋……＋iD1＝iA2＋……＋iD2＝2Iと表わすことがで
きる。したがって、Ｉ＝８i0と置いて、式（１）及び
（２）を展開すると Ｖ＝16i0Ｒ＝2IR ………（３） となる。
Ｉ（又はi0）及びＲは回路構成やプロセス条件により様
々な値に設定することができるが、代表的な値として、
Ｉ＝200〜300μA,R＝20〜30Ωを用いると、Ｖ＝８〜1
8mV, となる。この値は半導体基板の浮き電位によるトランジ
スタのしきい電圧の変動や個々のトランジスタのばらつ
き等を考えると無視できない値である。又、この値は、
記憶セルが４列ごとに接地線を設けた場合であるが、も
っと集積度を向上させる為に、16列ごとあるいは32列ご
とに接地線を設ける場合等はもっと深刻な問題となって
来る。
々な値に設定することができるが、代表的な値として、
Ｉ＝200〜300μA,R＝20〜30Ωを用いると、Ｖ＝８〜1
8mV, となる。この値は半導体基板の浮き電位によるトランジ
スタのしきい電圧の変動や個々のトランジスタのばらつ
き等を考えると無視できない値である。又、この値は、
記憶セルが４列ごとに接地線を設けた場合であるが、も
っと集積度を向上させる為に、16列ごとあるいは32列ご
とに接地線を設ける場合等はもっと深刻な問題となって
来る。
本発明の目的は、複数の記憶セルの列（又は行）が接続
線を介して接地線を共有することにより記憶密度を向上
し、しかも記憶セルの接地点と接地線との間の電位差を
極力減らして安定に動作することができる半導体記憶装
置を提供することにある。
線を介して接地線を共有することにより記憶密度を向上
し、しかも記憶セルの接地点と接地線との間の電位差を
極力減らして安定に動作することができる半導体記憶装
置を提供することにある。
〔問題点を解決するための手段〕 本発明の半導体記憶装置は、各々所定数の記憶セルを配
列した記憶セル行及び記憶セル列と、予め定めた数の前
記記憶セル列（又は記憶セル行）から成る記憶セルブロ
ックごとに前記記憶セル列（又は記憶セル行）の方向に
沿って配置されそれぞれ相互に隣合う第１と第２及び前
記第２と第３の記憶セルブロックの各々の間の第１及び
第２の接地線と、前記記憶セル行（又は記憶セル列）の
前記記憶セルの各々を共通接続するワード線と前記記憶
セル行（又は記憶セル列）の前記記憶セルの各々の接点
地を前記第１又は第２の接地線に接続する接地接続線と
を備え、前記ワード線と前記接地接続線とのいずれか一
方が前記第１及び第２の接地線の相互間のほぼ中央で交
差させて配線されることを特徴とするものである。
列した記憶セル行及び記憶セル列と、予め定めた数の前
記記憶セル列（又は記憶セル行）から成る記憶セルブロ
ックごとに前記記憶セル列（又は記憶セル行）の方向に
沿って配置されそれぞれ相互に隣合う第１と第２及び前
記第２と第３の記憶セルブロックの各々の間の第１及び
第２の接地線と、前記記憶セル行（又は記憶セル列）の
前記記憶セルの各々を共通接続するワード線と前記記憶
セル行（又は記憶セル列）の前記記憶セルの各々の接点
地を前記第１又は第２の接地線に接続する接地接続線と
を備え、前記ワード線と前記接地接続線とのいずれか一
方が前記第１及び第２の接地線の相互間のほぼ中央で交
差させて配線されることを特徴とするものである。
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の半導体記憶装置の一実施例の回路図で
ある。
ある。
この実施例の半導体記憶装置は、記憶セルMA〜MHと第１
及び第２の読出し書込みトランジスタA1〜H1及びA2〜H2
とを行列に配置し、第１及び第２の読出し書込みトラン
ジスタA1〜H1及びA2〜H2のそれぞれ一方の電極を記憶セ
ルMA〜MHに接続し、他方の電極をそれぞれ列に接続して
これを第１及び第２のビット線ｄ及びとし、記憶セル
MA〜MHの接地点を行ごとに接続してこれを接続線４及び
６とし、所定数の記憶セル列（ここでは４列）ごとに接
続線４及び６を接続しこれを接地線１及び２とし、接地
線１及び２の間の中央で隣り合う二つの行の組ごとにた
すき掛けとなるように配線されかつ第１及び第２の読出
し書込みトランジスタA1〜B2，C1〜D2，E1〜F2及びG1〜
H2のゲートを行方向に共通接続しこれをワード線３及び
５として構成される。
及び第２の読出し書込みトランジスタA1〜H1及びA2〜H2
とを行列に配置し、第１及び第２の読出し書込みトラン
ジスタA1〜H1及びA2〜H2のそれぞれ一方の電極を記憶セ
ルMA〜MHに接続し、他方の電極をそれぞれ列に接続して
これを第１及び第２のビット線ｄ及びとし、記憶セル
MA〜MHの接地点を行ごとに接続してこれを接続線４及び
６とし、所定数の記憶セル列（ここでは４列）ごとに接
続線４及び６を接続しこれを接地線１及び２とし、接地
線１及び２の間の中央で隣り合う二つの行の組ごとにた
すき掛けとなるように配線されかつ第１及び第２の読出
し書込みトランジスタA1〜B2，C1〜D2，E1〜F2及びG1〜
H2のゲートを行方向に共通接続しこれをワード線３及び
５として構成される。
次に、この実施例の動作について第１図を参照しながら
説明する。
説明する。
ワード線３を高レベルの電位、ワード線５を低レベルの
電位にそれぞれすると、第１及び第２の読出し書込みト
ランジスタA1〜B2及びG1〜H2がオン状態、第１及び第２
の読出し書込みトランジスタC1〜D2及びE1〜F2がオフ状
態にそれぞれなり、記憶セルMA，MB，MG及びMHはビット
線ｄ及びと接続され駆動状態となるが、記憶セルMC，
MD，ME及びMFはビット線ｄ及びと接続されない。この
場合、駆動状態にない記憶セルMC，MD，ME及びMFの電流
iC1〜iD2及びiE1〜iF2の大きさは駆動状態にある記憶セ
ルMA，MB，MG及びMHの電流iA1〜iB2及びiG1〜iH2の大き
さに比べて一般に非常に小さいので、記憶セルMA及びMB
の接地点Ａ及びＢの電位VA及びVBは、ほぼ VA＝Ｒ・（iA1＋iB1）＝12i0Ｒ＝（3/2）IR …（５） VB＝VA＋2R（iB1＋iA2）＝12i0Ｒ＝（5/2）IR …（６） となって、従来例と比較すると と表わすことができる。
電位にそれぞれすると、第１及び第２の読出し書込みト
ランジスタA1〜B2及びG1〜H2がオン状態、第１及び第２
の読出し書込みトランジスタC1〜D2及びE1〜F2がオフ状
態にそれぞれなり、記憶セルMA，MB，MG及びMHはビット
線ｄ及びと接続され駆動状態となるが、記憶セルMC，
MD，ME及びMFはビット線ｄ及びと接続されない。この
場合、駆動状態にない記憶セルMC，MD，ME及びMFの電流
iC1〜iD2及びiE1〜iF2の大きさは駆動状態にある記憶セ
ルMA，MB，MG及びMHの電流iA1〜iB2及びiG1〜iH2の大き
さに比べて一般に非常に小さいので、記憶セルMA及びMB
の接地点Ａ及びＢの電位VA及びVBは、ほぼ VA＝Ｒ・（iA1＋iB1）＝12i0Ｒ＝（3/2）IR …（５） VB＝VA＋2R（iB1＋iA2）＝12i0Ｒ＝（5/2）IR …（６） となって、従来例と比較すると と表わすことができる。
従って、接地点Ａ及びＢの電位が従来例の75％及び62.5
％にそれぞれ減少し、このような高記憶密度の半導体記
憶装置の動作をより安定にすることができる。
％にそれぞれ減少し、このような高記憶密度の半導体記
憶装置の動作をより安定にすることができる。
又、このような傾向は、この実施例のように記憶セルが
４列ごとに接地線を設けた場合よりも、16列ごとあるい
は32列ごとと、接地線を設ける間隔を広げる程、その減
少効果はより顕著になる。
４列ごとに接地線を設けた場合よりも、16列ごとあるい
は32列ごとと、接地線を設ける間隔を広げる程、その減
少効果はより顕著になる。
なお、本実施例では、偶数の記憶セルの列ごとに接地線
を設けているが必ずしも偶数の列ごとに設ける必要はな
く奇数の列ごとでもかまわない。ただし、奇数の列ごと
に接地線を設ける場合には、ワード線をたすき掛けに接
続する場所は接地線の間の中央より左右どちらか一方に
ずれた所となるが、偶数の場合と同様の効果が期待でき
る。更に、この実施例では、ワード線を接地線の間の中
央で隣り合う行同士たすき掛けをするように接続してい
るが、ワード線の代りに接続線を隣り合う行同士たすき
掛けをするように接続しても良いことは自明である。
を設けているが必ずしも偶数の列ごとに設ける必要はな
く奇数の列ごとでもかまわない。ただし、奇数の列ごと
に接地線を設ける場合には、ワード線をたすき掛けに接
続する場所は接地線の間の中央より左右どちらか一方に
ずれた所となるが、偶数の場合と同様の効果が期待でき
る。更に、この実施例では、ワード線を接地線の間の中
央で隣り合う行同士たすき掛けをするように接続してい
るが、ワード線の代りに接続線を隣り合う行同士たすき
掛けをするように接続しても良いことは自明である。
以上説明したように本発明は、複数の記憶セルの列（又
は行）ごとに設けられた接地線の間の中央又はその近傍
において行（又は列）方向に配したワード線又は接続線
を隣り同士たすき掛けに接続することにより、より一層
高密度化を意図する半導体記憶装置の記憶セルの接地点
と接地線との間の電位差を極力減らして安定に動作をさ
せるという効果がある。
は行）ごとに設けられた接地線の間の中央又はその近傍
において行（又は列）方向に配したワード線又は接続線
を隣り同士たすき掛けに接続することにより、より一層
高密度化を意図する半導体記憶装置の記憶セルの接地点
と接地線との間の電位差を極力減らして安定に動作をさ
せるという効果がある。
第１図は本発明の半導体記憶装置の一実施例の回路図、
第２図は従来の半導体記憶装置の一例の回路図、第３図
は半導体記憶装置を構成する記憶セルの回路図である。 1,2……接地線、3,3′……ワード線、４……接続線、5,
5′……ワード線、６……接続線、A1，A2〜H1，H2……
読出し書込みトランジスタ、d,……ビット線、iA1,iA
2〜iH1,iA2……記憶セルの接地電流、MA〜MH……記憶セ
ル、Q1，Q2……トランジスタ、R,r……抵抗、Vcc……電
源電圧。
第２図は従来の半導体記憶装置の一例の回路図、第３図
は半導体記憶装置を構成する記憶セルの回路図である。 1,2……接地線、3,3′……ワード線、４……接続線、5,
5′……ワード線、６……接続線、A1，A2〜H1，H2……
読出し書込みトランジスタ、d,……ビット線、iA1,iA
2〜iH1,iA2……記憶セルの接地電流、MA〜MH……記憶セ
ル、Q1，Q2……トランジスタ、R,r……抵抗、Vcc……電
源電圧。
Claims (1)
- 【請求項１】各々所定数の記憶セルを配列した記憶セル
行及び記憶セル列と、 予め定めた数の前記記憶セル列（又は記憶セル行）から
成る記憶セルブロックごとに前記記憶セル列（又は記憶
セル行）の方向に沿って配置されそれぞれ相互に隣合う
第１と第２及び前記第２と第３の記憶セルブロックの各
々の間の第１及び第２の接地線と、 前記記憶セル行（又は記憶セル列）の前記記憶セルの各
々を共通接続するワード線と前記記憶セル行（又は記憶
セル列）の前記記憶セルの各々の接地点を前記第１又は
第２の接地線に接続する接地接続線とを備え、 前記ワード線と前記接地接続線とのいずれか一方が前記
第１及び第２の接地線の相互間のほぼ中央で交差させて
配線されることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030020A JPH079949B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030020A JPH079949B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62188263A JPS62188263A (ja) | 1987-08-17 |
| JPH079949B2 true JPH079949B2 (ja) | 1995-02-01 |
Family
ID=12292154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61030020A Expired - Lifetime JPH079949B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079949B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3086757B2 (ja) * | 1992-09-28 | 2000-09-11 | 三菱電機株式会社 | スタティックランダムアクセスメモリ |
| KR100486025B1 (ko) * | 1998-06-29 | 2005-07-18 | 현대중공업 주식회사 | 철강 압연 라인의 모터 구동 제어 방법. |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130886A (en) * | 1980-03-14 | 1981-10-14 | Nec Corp | Semiconductor memory device |
| JPH073862B2 (ja) * | 1983-07-27 | 1995-01-18 | 株式会社日立製作所 | 半導体記憶装置 |
-
1986
- 1986-02-13 JP JP61030020A patent/JPH079949B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62188263A (ja) | 1987-08-17 |
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