KR920008397B1 - 반도체 집적회로 장치 - Google Patents

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가부시기가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음.

Description

반도체 집적회로 장치
제1도는 본 발명의 적용된 ROM의 1실시예를 도시한 회로도.
제2도는 ROM의 레이아웃트에 맞추어서 그린 회로도.
제3도는 본 발명이 적용된 대규모의 반도체 집적회로 장치의 1실시예를 도시한 불록 도면.
제4도는 제3도에 도시되어 있는 ROM RO의 1실시예를 도시한 회로도.
제5도는 제4도에 도시되어 있는 ROM의 회로도에 대응한 ROM의 래이아웃트를 도시한 평면도.
제6도는 제5도에 도시되어 있는 레이아웃트 도면의 A-A 단면도.
제7도는 제5도에 도시되어 있는 레이아웃트 도면의 B-B 단면도.
제8도는 제5도에 도시되어 있는 레이아웃트 도면의 C-C 단면도.
제9도는 제3도에 도시되어 있는 RAM RA 의 1실시예를 도시한 회로도.
제10도는 제9도에 도시되어 있는 RAM의 회로도에 대응한 RAM의 레이아웃트를 도시한 평면도.
제11도는 본 발명이 적용된 RAM의 다른 실시예를 도시한 회로도.
본 발명은 반도체 집적회로 장치에 관하여, 예를 들면 랜덤 액세스 메모리 (ranD0m access memory) (이하 RAM이라 한다), 리이드 온리 메모리 (real only memory) (이하 ROM이라 한다) 등의 반도체 기억장치를 포함하는 반도체 집적회로 장치에 유효한 기술에 관한 것이다.
RAM 또는 ROM과 같은 반도체 기억장치에 있어서는 그 고집적화를 도모하기 위해서는 워드선이 메모리 셀(memory cell)을 구성하는 소자의 게이트 전극과 일체적으로 형성된 도전성 폴리 실리콘(poaly silicon) 층에 의해서 구성된다. 도전성 폴리 실리콘 층은 그 시이트 저항치가 30∼40Ω/□로 비교적 높기 때문에, 신호의 전파 지연이 비교적 크게 되어 버린다.
신호의 전파 지연을 작게하기 위하여, 이 배선 수단과, 평행으로 낮은 저항치(예를 들면 수 mΩ/□)의 금속 배선층을 형성하여 두고, 소정의 간격마다 이 양자를 접속하는 것이 고려되고 있다.
그러나, 이와 같이 하면, 다음과 같은 문제가 일어나는 것이 본 발명자에 의해서 명확하게 되었다. 즉, 제조공정에서의 결함 등에 의해 상기 금속 배선층에 단선이 생길 때, 워드선에 신호를 공급하는 회로에 대해서 단선 부분에서 원단측(遠端側)에 형성된 배선층의 저항치가 극단으로 커져 버린다. 그러나, 전기적으로는 상기의 비교적 큰 저항치를 가진 도전성 폴리 실리콘 층에 의해서 상기 회로와 메모리 셀이 결합되어 있다. 바꾸어 말하면, 상기 금속 배선층에 단선이 생기고 있을때에 있어도, 메모리 셀은 선택된다. 이로 인해, 어드레스 신호를 반도체 기억장치에 공급하고, 그 출력신호를 단지 조사할 뿐인 것과 같은 직류적인 동작시험에서는 반도체 기억장치에 있어서의 상기 금속 배선층의 단선을 검출할 수가 없다.
상기 금속 배선층에 단선이 일어나고 있을때, 단선 부분에서 원단측에 형성되어 있는 메모리 셀에는 비교적 높은 저항치의 도전성 폴리 실리콘 층을 거쳐서 선택신호가 전달될 수 있도록 되기 때문에, 그것을 선택하는데 소요되는 시간이 다른 메모리 셀에 대한 그것에 비해서 길어져 버린다. 이와 같이 선택동작에 소요되는 시간이 서로 틀리는 메모리 셀을 반도체 기억장치(이하 메모리라 한다)가 포함되었다고 하여도 상기 직류적인 동작시험에서는 검출할 수는 없다. 그 결과로서, 신뢰성이 낮은 메모리가 출하되어 버리는 문제가 생긴다.
이와 같은 불량으로 볼 수 있는 메모리를 선별하기 위해서는 메모리에 어드레스 신호를 공급한 후, 소정시간 후에 그 출력신호를 조사하는 것과 같은 교류적인 동작 시험을 행하는 것이 필요하게 되어서, 그 선별이 매우 번거로운 것으로 된다. 바꾸어 말하면, 시험해야할 메모리에 신호를 부여하는 타이밍과 메모리로부터 출력신호를 조사하는 타이밍에 충분히 주의할 필요가 생겨, 시험이 귀찮게 된다.
특히, 대규모 집적회로 장치, 예를 들면, 1칩 마이크로 콤퓨우터에 내장되는 메모리에 있어서는 일반적으로 외부에서 직접 어드레스 신호를 공급해서 그 출력신호를 외부에 직접 취출할 수가 없다. 이로인해, 교류적인 동작 시험을 행할 때에는 1칩 마이크로 콤퓨우터의 단자와 내장된 메모리의 어드레스 입력단자의 사이에 개재하는 논리회로의 지연시간 및 내장된 메모리의 데이터 입출력 단자와 1칩 마이크로 콤퓨터의 단자의 사이에 개재하는 논리회로의 지연시간을 고려해서 상술한 것과 같은 교류적인 동작시험을 행하지 않으면 안된다. 즉, 적어도 상술한 2종류의 지연시간을 고려혀서 마이크로 콤퓨우터에 어드레스 신호를 부여하고나서, 메모리의 출력신호가 이 마이크로 콤퓨우터로부터 출력에 소요되는 시간을 구한다. 동작시간은 마이크로 콤퓨우터에 어드레스 신호를 부여하고, 부여할 때로부터 상기 구한 시간후의 마이크로 콤퓨우터의 출력 신호를 조사하는 것에 의해 행한다. 이와 같이 사전에 상술한 시간을 구하지 않으면 안되고, 동작 시험이 또한 귀찮게 된다. 또, 정확한 시험도 기대할 수 없다.
본 발명의 목적은 간단한 시험으로 그의 평가를 용이하게 행할 수 있는 반도체 집적회로 장치를 제공하는데 있다.
본 발명의 다른 목적은 신호선에 있어서의 전파지연 시간을 짧게 함과 동시에 그의 평가를 간단한 동작 시험에 의해서 행할 수가 있는 반도체 집적회로 장치를 제공하는데 있다.
본 발명의 다른 목적은 본 명세서의 기술 및 첨부 도면에서 명확하게 될 것이다.
제1도는 본 발명이 적용되는 가로형 ROM의 1실시예의 회로도가 도시되어 있다. 동일 도면의 각 회로소자는 특히 제한되지 않으나, 공지의 CMOS(상보형 MOS) 집적회로의 제조기술에 의해서 단결정 실리콘과 같은 반도체 기판위에 있어서 형성된다.
다수의 내부 어드레스 신호와, 이들에 대해서 실질적으로 위상 반전된 다수의 내부어드레스 신호로 되는 다수의 제1상보 어드레스 신호ax1를 받는 어드레스 데코우더 (address decoder) X-DCR는 선택신호를 형성해서 메모리 어레이 (memory array) M-ARY 에 형성된 다수개의 워드선 중, 그 상보 어드레스 신호에 따른 워드선 W를 선택해서 거기에 상기 형성된 선택신호를 송출한다. 다수의 제2상보 어드레스 신호ay1를 받는 어드레스 데코우더 Y-DCR는 선택신호를 형성해서 메모리 어레이 M-ARY에 형성된 다수의 데이터 선 중, 그 상보 어드레스 신호에 따른 데이터 선 D를 선택하도록 컬럼 스위치 (Column switch)회로에 상기 선택신호를 출력한다.
상기 메모리 어레이 M-ARY는 다수의 워드선 W0∼Wm 및 데이터 선 D0∼Dn과 이들의 워드선과 데이터 선과의 교차점에 기억 정보에 따라서 선택적으로 마련된 기억용의 절연 게이트형 전계효과(電界效果) 트랜지스터(이하 MOSFET라 한다) Qm와, 상기 각 데이터 선 D0∼Dn과 공통 데이터 선 DC의 사이에 각각 마련된 컬럼 스위치 MOSFET Q1∼Q3에 의해 구성된다. 그리고, 동일 도면에서는 도면을 간단하게 하기 위해서 다수의 워드선 및 데이터 선중, 대표로서 워드선 W0,W1,Wm 및 데이터 선 D0,D1,Dn이 도시되어 있다. 또 기억용 MOSFET로서는 그 스렛쉬 홀드(threshold)전압이 워드선의 선택레벨에서 on상태로 되는 것만이 동일 도면에 도시되어 있고, off 상태나 또는 그 게이트 내지 드레인이 접속되지 않은 기억용 MOSFET는 생략되어 있다. 상기 메모리 어레이 M-ARY에 있어서, 같은 열에 배치된 기억용 MOSFET Qm의 게이트는, 각각 대응하는 워드선 Wo∼Wm에 접속되고, 같은 행에 배치된 기억용 MOSFET Qm의 드레인은 각각 대응하는 데이터 선 D0∼Dn에 접속된다. 특히 제한되지 않으나, 이들의 기억용 MOSFET Qm와 컬럼 스위치 MOSFET Q1∼Q3의 각각은 N 챤넬 MOSFET로 구성되고, 같은 웰 영역내에 형성되어 있다.
상기 공통 데이터 선 CD는 센스 앰프(Sense amplifier) SA의 입력단자에 접속된다. 센스 앰프 SA는 공통 데이터 선 CD에 전달된 기억용 MOSFET(메모리 셀)의 정보를 증폭한다. 이 결과, 센스 앰프 SA로부터는 메모리 셀의 정보에 따라서 하이 레벨 또는 로우 레벨의 호출 신호가 출력된다.
본 실시예에 있어서는 특히 제한되지 않으나, 호출동작의 고속화를 도모하기 위해서 상기 공통 데이터 선 CD에 마련된 프리챠지(precharge) MOSFET Q4 이외에 상기 각 데이터 선D0∼Dn의 각각에도 프리챠지 MOSFET Q5∼Q7이 마련되어 있다. 이들의 프리챠지 MOSFET Q4∼Q7은 특히 제한되지 않으나, P 챤넬형 엔한스멘트 (enhancement) MOSFET로 구성된다. 이들의 프리챠지용 MOSFET의 게이트에는 프리챠지 신호
Figure kpo00001
가 공통으로 인가된다. 그리고, 상기 프리챠지 신호
Figure kpo00002
는 가로형 ROM과 같은 반도체 기판에 형성되어 있는 타이밍 신호 발생회로 (도시하지 않음)에 의해서 형성된다.
제2도에는 상기 메모리 어레이 M-ARY의 구체적 1실시예에 회로도가 도시되어 있다. 이 실시예에 있어서, 워드선과 회로의 접지선에 있어서의 전파 지연시간을 짧게 함과 동시에 단선 불량을 용이하게 검출할 수가 있도록 하기 위해서 메모리 어레이 M-ARY는 다음과 같은 구성으로 되어 있다.
즉, 동일 도면에 대표로서 도시되어 있는 워드선 W0,W1과 같이, 같은 행에 배치된 특히 제한되지 않으나, 4개의 기억용 MOSFET Qm의 게이트가 게이트 전극과 일체적으로 형성된 도전성 폴리 실리콘 층 PSi에 의해 각각 공통으로 접속된다. 또, 각 행마다 특히 제한되지 않으나, 절연층을 사이에 두고 반도체 기판위에 형성된 제2층째의 알미늄 층 Al2과 상기 도전성 폴리 실리콘 층 PSi과 실질적으로 평행으로 배치되어 있다. 그리고, 상기 도전성 폴리 실리콘 층 PSi과 제2층째의 알미늄 층 Aℓ2는 한 곳 (한 점)에서 서로 접속되어 있다. 또, 상기 4개의 기억용 MOSFET Qm의 소오스 전극은 서로 공통의 확산층 N+에 의해 형성되는 것에 의해서 서로가 공통으로 접속되어 있다. 이 공통의 확산층은 절연층을 사이에 두고 반도체 기판위에 형성되고, 데이터 선 D와 동일의 방향으로 뻗어 있는 제1층째의 알미늄 층, 바꾸어 말하면 데이터 선 D와 실질적으로 평행으로 형성된 제1층째의 알미늄 층Al1에 의해서 구성된 회로의 접지선 GND와 한 개소(한 점)에서 접속되어 있다. 또, 같은 열에 배치된 기억용 MOSFET Qm의 드레인 영역의 각각은 특히 제한되지 않으나, 절연층을 사이에 두고 반도체 기판위에 형성된 제1층째의 알미늄 층 Al1에 의해 형성된 데이터 선 D0∼D7에 각각 접속되어 있다.
상기 도전성 폴리 실리콘 층 PSi는 절연막을 사이에 두고, 반도체 기판위에 형성되어 있다. 또, 상기 도전성 폴리 실리콘 층 PSi와 상기 제2층째의 알미늄 층 Al1과의 사이에 상기 제1층째의 알미늄 층 Al1과 상기 제1층째의 알미늄 층 Al2와의 사이 및 상기 도전성 폴리 실리콘 층 PSi와 상기 제2층째의 알미늄 층 Al2와의 사이에는 각각 절연막이 형성되어 있다. 이로 인해, 상술한 것과 같이 제2층째의 알미늄 층 Al2와 도전성 폴리 실리콘 층 PSi와를 결합시킬 때와 같이, 서로가 틀리는 배선 층 사이를 결합시킬 때에는 그 배선 사이에 형성되어 있는 절연막에 접촉용의 구멍이 형성되고, 이 구멍을 거쳐서 서로가 틀리는 배선의 결합이 행하여진다. 상술과 같이 한곳에서 서로가 틀리는 배선 사이를 결합시킬 때 (예를 들면 도전성 폴리 실리콘 층 PSi 와 제2층째의 알미늄 층 Al2와를 결합시킬 때 및 반도체 기판에 형성된 반도체 영역과 제1층째의 알미늄 층 Al1과를 결합시킬 때)에는 그 사이에 형성되어 있는 절연막에, 예를 들면 접촉용의 구멍이 1개 뚫려서 이 콘택트 홀(Contact hole)을 거쳐서 서로가 틀리는 배선이 결합된다.
이 실시예 회로의 개략 동작은 다음과 같다.
메모리 셀의 기억 정보의 호출에 앞서서, 프리챠지 펄스
Figure kpo00003
가 로우 레벨로 된다. 이로 인해, 프리챠지 MOSFET Q4∼Q7이 ON 상태로 되고, 공통 데이터 선 CD 및 각 데이터 선 D0∼Dn가 전원 전압 VDD 레벨로 프리챠지된다.
다음에 상기 프리챠지 펄스
Figure kpo00004
는 하이레벨로 되고, 상기 프리챠지 MOSFET Q4∼Q7이 OFF 상태로 된 후, 어드레스 데코우더 X-DCR, Y-DCR에 의해서 메모리 셀의 선택이 행하여진다. 선택된 메모리 셀은 기억 데이터에 따라서 워드선의 선택레벨에 대해서 높은 스렛쉬 홀드 전압을 갖은 기억용 MOSFET (도시하지 않음)이나, 혹은 그 선택 레벨에 대해서 낮은 스렛쉬 홀드 전압을 가진 MOSFET Qm로 되어 있다.
선택된 메모리 셀에는 워드선을 거쳐서 어드레스 데코우더 X-DCR로부터 선택 레벨이 공급된다. 이로인해, 메모리 셀을 구성하는 기억용 MOSFET는 그들의 기억 데이터에 따라서 OFF 상태, 혹은 ON 상태로 된다. 이 결과, 데이터 선의 전위는 선택된 메모리 셀의 기억 데이터에 따라서 하이 레벨 혹은 로우 레벨로 된다. 이와 같이 해서 데이터 선에 전달된 메모리 셀의 정보는 어드레스 데코우더 Y-DCR에 의해서 ON상태로 되어 있는 컬럼 스위치용 MOSFET를 거쳐서 이 공통 데이터 선 CD에 전달되고, 쎈스 앰프 SA에서 증폭되어 호출 신호로서 출력된다.
만일, 제2도에 있어서, 워드선 W0의 X표의 장소에서 단선이 생겼을 때, X 어드레스 데코우더 X-DCR에 대해서 이 단선 장소에서 원단측에 형성된 메모리 셀에는 X 어드레스 데코우더 X-DCR로부터의 선택신호가 공급되지 않는다. 즉, 제2도에 있어서는 왼쪽 윗측의 4개의 기억용 MOSFET Qm에 선택신호가 공급되지 않게 된다. 이로 인해, 이들 4개의 기억용 MOSFET를 선택하도록 상보 어드레스 신호
Figure kpo00005
가 X 데코우더 X-DCR 및 Y 데코우더 Y-DCR에 공급되어도 상기 센스 앰프 SA에서는 언제나 일정한 신호만이 출력된다. 즉, 상기 4개의 기억용 MOSFET에 기억정보는 출력되지 않는다.
이로인해, 상술한 바와 같은 직류적인 동작 시험만으로 워드선(알미늄 층 Al2)의 단선을 검출할 수가 있고, 불량으로 보여지는 ROM이 출하되는 것을 방지할 수가 있다.
또, 워드선이 알미늄 층 Al2에 의해서 형성되어 있으므로, 메모리 세ㄹ에 선택 신호가 전달될 때까지의 지연시간이 짧아진다. 이로인해, ROM의 고속 동작화를 도모할 수가 있다.
제3도에는 본 발명이 적용된 대규모 집적회로 장치의 블록도면이 도시되어 있다. 동일 도면에 있어서, 파선으로 둘러싸인 각 블록은 CMOS 집적회로 기술에 의해서 1개의 반도체 기판에 형성되어 있다.
제3도에 있어서, LGC는 소정의 동작을 행하는 과정으로 ROM RO 혹은 RAM RA를 사용하는 논리회로이다.
ROM RO는 다음에 제4도∼제8도를 사용해서 상세하게 설명하지만 상술의 논리회로 LGC에서 출력된 상보 어드레스 신호
Figure kpo00006
를 받아서 이들의 상보 어드레스 신호
Figure kpo00007
의해서 지시된 메모리 셀의 정보를 상기 논리회로 LGC에 출력한다. 상기 RAM RA은 다음에 제9도 및 제10도를 사용해서 상세하게 설명하지만, 상기 논리회로 LGC에서 출력된 상보 어드레스 신호
Figure kpo00008
와 라이트 인에이블(write enable) 신호
Figure kpo00009
를 받아, 이 상보 어드레스 신호
Figure kpo00010
에 의해서 지시된 메모리 셀에 기억되어 있는 정보를 상기 논리회로 LGC에 출력하든지, 혹은 상보 어드레스 신호
Figure kpo00011
에 의해서 지시된 메모리 셀에 상기 논리회로 LGC로부터의 정보가 기억되든지 하는 RAM이다.
제3도에 있어서, Ⅱ는 외부에서의 신호를 상기 논리회로 LGC에 공급하기 위한 외부 단자이고, IO는 상기 논리회로 LGC에서 출력된 신호를 외부에 공급하기 위한 외부단자이다. 또
Figure kpo00012
는 상기 제1도에서 기술한 것과 마찬가지인 프리챠지 신호이다.
이 대규모 집적회로 장치에 내장된 ROM RO와 RAM RA의 평가를 행하기 위한 시험에 있어서는 ROM RO 혹은 RAM RA에 공급되어야 할 상보 어드레스 신호에 대응한 신호가 특히 제한되지 않으나, 상기 외부 단자 Ⅱ에서 공급되고, ROM RO 혹은 RAM RA의 출력신호에 대응한 신호가 특히 제한되지 않으나, 상기 외부단자 IO에서 출력된다. 또, 내장된 RAM RA에 대한 시험에 있어서, 메모리 셀에 정보를 기억시킬 때에는 기억되어야 할 정보에 대응한 신호가 특히 제한되지 않으나, 상기 외부 단자 Ⅱ에서 공급된다.
제4도에는 제3도에 도시되어 있는 ROM RO 의 회로도가 도시되어 있다. 도면을 간단하게 하기 위하여 제4도에는 상기 ROM RO의 일부분이 도시되어 있다. 또, 제4도에 도시되어 있는 중요한 회로는 실제에 반도체 기판에 형성되어 있는 배치에 맞게 도시되어 있다. 상세한 회로의 배치에 대해서는 다음에 제5도를 사용해서 설명한다.
제4도에 있어서, X-DCR는 X 어드레스 데코우더이고, Y-DCR는 Y 어드레스 데코우더이다. X 어드레스 데코우더 X-DCR는 상기 논리회로 LGC에서 공급된 다수의 상보 어드레스 신호
Figure kpo00013
를 받아서 메모리 어레이를 형성하는 다수의 워드선 중, 이 상보 어드레스 신호
Figure kpo00014
에 의해서 지시된 워드선을 선택하여 선택된 워드선에만 선택신호를 공급한다. Y 어드레스 데코우더 Y-DCR는 상기 논리회로 LGC에서 공급된 다수의 상보 어드레스 신호
Figure kpo00015
를 받아서 선택신호를 형성하고, 이것을 컬럼 스위치를 구성하는데의 MOSFET에 공급한다. 이로인해, 컬럼 스위치를 구성하는데의 MOSFET Qs는 메모리 어레이를 형성하는 다수의 데이터 선 중, 상기 상보 어드레스 신호
Figure kpo00016
에 의해서 지시된 데이터 선을 공통 데이터 선 CD에 결합시킨다.
메모리 어레이는 다수의 워드선 Al2(W0)∼Al2(Wn)와 다수의 데이터 선 Al1(D0)∼Al1(Dn)와 워드선과 데이터 선과의 교점에 기억정보에 따라서 선택적으로 마련된 기억용 MOSFET Qm와 기억용 MOSFET Qm에 회로의 접지전위를 공급하기 위한 접지선 GND로 구성되어 있다. 도면을 간단하게 하기 위해서, 제4도에는 워드선 Al2(W0)∼Al2(W5)와 데이터 선 Al1(D9)∼Al1(D24) 및 Al1(Dn-7)∼Al1(Dn)이 도시되어 있다.
상술한 각 데이터 선의 각각은 Y 어드레스 데코우더 Y-DCR에서 출력된 선택신호에 의해서 스위치 제어되는 MOSFET Qs의 한쪽의 입력단자에 결합되어 있다. 특히 제한되지 않으나, 본 실시예에 있어서는 2줄의 데이터 선으로 1조로 되어 있고, Y 어드레스 데코우더 Y-DCR의 출력신호에 의해서 택일적으로 1줄의 데이터 선이 공통 데이터 선 CD에 결합된다. 예를 들면, 데이터 선 D9와 D10에 의해서 구성된 1조의 데이터에 대해서 보면, Y 어드레스 데코우더 Y-DCR의 출력신호에 의해 어느 것인가 1줄의 데이터 선이 선택되어 선택된 데이터 선이 대응하는 공통 데이터 선 CD4에 결합된다. 이로인해, 기억용 MOSFET에서 선택된 데이터 선에 전달된 정보가 공통 데이터 선 CD4에 전달되고, 출력 데이터 D04로서 상기 논리회로 LGC 에 공급된다.
제4도에는 도시되어 있지 않으나, 각 데이어 선의 각각에는 데이터 선이 가진 기생용량을 프리챠지하는 프리챠지용 MOSFET가 마련되어 있다. 특히 제한되지 않으나, 이 프리챠지용 MOSFET는 제1도에서 기술한 프리챠지용 MOSFET(Q4∼Q7)과 마찬가지로 P 챤넬형 엔한스멘트 MOSFET에 의해서 구성되어 있고, 그 게이트 전극에는 상기 논리회로 LGC에 의해서 형성된 프리챠지 신호
Figure kpo00017
가 공급되어 있다.
또, 제4도에는 X 어드레스 데코우더 X-DCR로부터의 선택신호의 의해서 ON 상태로 되는 기억용 MOSFET Qm만이 도시되어 있다. 이 기억용 MOSFET Qm은 n 챤넬형 MOSFET에 의해서 구성되어 있다. 즉, X 어드레스 데코우더 X-DCR로부터 선택전위(예를 들면 5V)를 가진 선택신호가 공급되었을때만 ON 상태로 되는 기억용 MOSFET만이 제4도에 도시되어 있고, 실질적으로 MOSFET로서 작동하지 않은 기억용 MOSFET는 생략되어 있다.
상기 메모리 어레이에 있어서, 같은 열에 배치된 기억용 MOSFET Qm의 각각의 게이트는 같은 워드선에 전기적으로 결합되고, 같은 행에 배치된 기억용 MOSFET Qm의 각각의 드레인은 같은 데이터 선에 결합되어 있다.
본 실시예에 있어서는 워드선에서의 신호전파 지연시간을 짧게 함과 동시에, 워드선의 단선을 용이하게 검출할 수가 있도록 하기 위해서 메모리 어레이의 구성은 다음과 같이 되어 있다. 즉, 같은 열에 배치된 기억용 MOSFET Qm은 특히 제한되지 않으나, 실질적으로 8개 단위로 분리되어 회로 블록을 구성한다. 바꾸어 말하면, 각 열에는 실질적으로 8개의 기억용 MOSFET는 기억한 데이터에 따라서 실질적으로 MOSFET로서 동작하지 않는 기억용 MOSFET도 포함하고 있는 것에 주의할 필요가 있다. 회로 블록을 구성하는 기억용 MOSFET는 도전성 폴리 실리콘 층과 일체적으로 형성된 게이트 전극을 갖고 있다. 바꾸어 말하면, 회로 블록이 MOSFET로서 동작하는 기억용 MOSFET를 다수개 포함하고 있었을 때, 이들의 각 게이트 전극은 도전성 폴리 실리콘 층에 의해서 결합되어 있다. 여기서 주의하지 않으면 안되는 것은 도전성 폴리 실리콘 층 PSi에 의해서 게이트 전극이 결합되어 있는 것은 같은 회로 블록에 포함되어 있는 기억용 MOSFET뿐이고, 서로가 틀리는 회로 블록에 포함되어 있는 기억용 MOSFET의 게이트 전극은 같은 도전성 폴리 실리콘 층 PSi에 의해서 결합되어 있지 않은 것이다. 같은 열에 배치된 각 회로 블록은 워드선을 형성하는 데의 알미늄 층에 의해서 서로가 결합되어 있다. 즉, 서로 틀리는 회로 블록내의 도전성 폴리 실리콘 층 PSi는 워드선을 구성하는 알미늄 층에 의해서 서로가 결합되어 있다.
특히 제한되지 않으나, 본 실시예에 있어서는 다음에 제5도 내지 제8도를 사용해서 설명하는 것과 같이 상기 워드선을 형성하는 알미늄 층은 제2층째의 알미늄 층 Al2에 의해서 구성되어 있다. 또, 특히 제한되지 않으나, 상기 제2층째의 알미늄 층 Al2와 상기 도전성 폴리 실리콘 층 PSi와의 결합은 다음과 같이 행하여지고 있다. 즉, 제8도에 도시되어 있는 것과 같이, 상기 제2층째의 알미늄 층 Al2는 일단 제1층째의 알미늄 층 Al1에 결합되어 이 제1층째의 알미늄 층 Al1이 상기 도전성 폴리 실리콘 층 PSi에 결합되어 있다. 이와 같이 함으로서 알미늄 층 Al2와 도전성 폴리 실리콘 층 PSi와를 결합시키기 위해서 필요로 하는 영역을 비교적 적게 할 수가 있다.
회로 블록을 구성하는 8개의 기억용 MOSFET 중, 각각 4개의 기억용 MOSFET의 소오스 영역은 공통의 N+형 반도체 영역에 의해서 구성되어 있다. 이 공통의 N형 반도체 영역은 데이터 선과 실질적으로 평행으로 형성된 접지선 GND과 결합되어 있다. 특히 제한되지 않으나, 본 실시예에 있어서. 접지선 GND는 N+형 반도체 영역에 의해서 구성되어 있고, 이 N+형 반도체 영역 GND와 상기 공통의 N형 반도체 영역과는 일체적으로 형성되어 있다.
또, 같은 행에 배선된 기억용 MOSFET의 드레인 영역의 각각은 데이터 선을 형성하는 제1층째의 알미늄 층 Al1에 결합되어 있다.
본 실시예의 ROM의 동작은 상술한 제1도 및 제2도의 실시예의 동작과 대략 같으므로, 그 설명은 생략한다.
만약 제4도에 있어서, 워드선 Al2(W0)의 X표의 곳에서 단선이 생겨져 있을 때, 제1도에 도시되어 있는 실시예일때와 마찬가지로 X 어드레스 데코우더 X-DCR에 대해서 단선 장소에서 원단측에 형성된 회로 블록에는 선택신호가 공급되지 않게 된다. 즉, 제4도에 있어서, 좌하측(左下側) 우회로 블록에는 선택신호가 공급되지 않게 된다. 이로인해, 이 회로 블록에 포함되어 있는 메로리 셀을 선택하는 것과 같은 상보 어드레스 신호
Figure kpo00018
가 X 어드레스 데코우더 X-DCR 및 Y 어드레스 데코우더 Y-DCR에 공급되었을 때, ROM RO에서 논리회로 LGC에 공급되는 신호는 선택된 메모리 셀에 사전에 기억된 정보는 아니고, 언제나 일정한 신호로 된다.
이로 인해서, 대규모 집적회로 장치에 내장된 메모리의 시험을 용이하게 행할 수가 있게 된다.
또, 알미늄 층에 의해서 선택신호가 각 회로 블록에 공급됨으로 ROM RO 의 동작 속도의 고속화를 도모할 수가 있다.
제5도에는 상기 제4도에 도시되어 있는 ROM의 중요부의 평면도가 도시되어 있다.
즉, 제4도에 있어서, 데이터 선 Al1(D9)∼Al1(D24)와 워드선 Al2(W0)∼ Al2(W5)와 데이터 선 Al1(D9)∼Al1(D24)의 각각과 워드선 Al2(W0)∼Al2(W5)의 각각과의 교점에 마련된 기록용 MOSFET와, 다수의 접지선 GND으로 되는 메모리 어레이 부의 평면도가 제5도에 도시되어 있다.
제5도에 있어서, 파선으로 둘러싸인 영역은 반도체 기판(예를 들면 N-형 실리콘 기판) Sub에 형성된 P-형 웰 영역의 주면에 형성된 N+형 반도체 영역을 도시하고 있으며, 1점 파선으로 둘러싸인 영역은 P-형 웰 영역 Well의 주면위에 형성된 절연막(예를 들면 실리콘 산화 막)을 거쳐서 P-형 웰 영역 Well의 주면위에 형성된 도전성 폴리 실리콘 층을 도시하고 있으며, 2점 파선으로 둘러싸인 영역은 제1층째의 알미늄 층 Al1을 표시하고 있으며, 실선으로 둘러싸인 영역은 제2층째의 알미늄 층 Al2를 표시하고 있다. 또, 동일 도면에 있어서, D는 기억용 MOSFET의 드레인 영역을 형성하기 위한 N+형 반도체 영역이다. 회로 블록을 구성하는 다수개의 기억용 MOSFET의 각각의 게이트 전극과 일체적으로 형성된 도전성 폴리 실리콘 층 PSi은 제1층째의 알미늄 층 Al1(C)를 거쳐서 제2층째의 알미늄 층 Al2(W)에 전기적으로 결합되어 있다. 이로 인해, X 어드레스 데코우더 X-DCR로부터의 출력신호가 회로 블록을 구성하는 기억용 MOSFET의 게이트 전극에 전달된다.
제5도에는 도시되어 있지 않으나, 제1층째의 알미늄 층 Al1과 제2층째의 알미늄 층 Al2와의 사이에는 절연막이 형성되어, 제1층재의 알미늄 층 Al1과 도전성 폴리 실리콘 층 PSi와의 사이에도 절연막이 형성되어 있다.
재4도, 제5도, 제6도, 제7도, 제8도의 각각에 있어서, 같은 것에 대해서는 동일 기호가 부쳐져 있다.
제6도에는 제5도에 있어서의 A-A 단면의 단면도가 도시되어 있다.
제6도에 있어서, 1은 얇은 절연막 (예를들면, 실리콘 산화막)이고, 기억용 MOSFET의 게이트 산화막을 구성하고 있다. 이 게이트 산화막이 1이 형성되어 있는 영역에 엔한스멘트 형의 기억용 MOSFET가 형성되어 있다. 즉, 이 게이트 산화막 1의 위에 형성된 도전성 폴리 실리콘 층이 엔한스멘트형의 기억용 MOSFET의 게이트 전극으로서 작용한다. 이에 대해서 2는 게이트 산화막 1에 비해 그 막의 두께가 두꺼운 절연막(예를 들면 실리콘 산화막)이고, 필드(field)산화막을 구성한다. 6은 P+형의 반도체 영역이고, 챤넬 스톱퍼(Channel stopper)를 구성한다. GND는 상술한 접지선을 형성하기 위한 N+형 반도체 영역이다. 3은 도전성 폴리 실리콘 층 PSi와 제1층째의 알미늄 층 Al1와를 분리하기 위한 층간 절연막이고, 예를들면,(이하 PSG막이라 한다)인 실리케이트 유리(phosphosilicate glass)에 의해서 구성되어 있다. C2는 층간 절연막 3에 마련된 콘택트 홀이다. 이 코택트홀 C2를 거쳐서 제1층째의 알미늄 층 Al1(C)와 도전성 폴리 실리콘 층 PSi가 접속되어 있다. 45는 제1층째의 알미늄 층 Al1과 제2층째의 알미늄 층 Al2와의 사이에 층간 절연막(예를 들면 PSG막)과 상기 제2층째의 알미늄 층 Al2의 위에 형성된 최종 안정화(final passivation)막 (예를 들면 Si3N4막)으로 되는 절연막이다. 또, 제6도에 있어서는 Sub는 N-형의 반도체 기판이고, Well은 N-형 반도체 기판에 형성된 P-형 웰 영역이다.
제7도는 제5도에 있어서의 B-B단면의 단면도가 도시되어 있다.
제7도에 있어서, Al1(D23)은 데이터 선Al1(D23)를 구성하는 제1층째의 알미늄 층이다. 이 제1층째의 알미늄 층 Al1(D23)은 층간 절연막 3에 마련된 콘택트 홀 Cl을 거쳐서 N+형 반도체 영역 D에 결합되어 있다. 이 N-형 반도체 영역 D는 P형 웰 영역 Well의 주면에 형성되고, 기억용 MOSFET의 드레인 영역이 되어야 할 반도체 영역이다.
4는 제1층째의 알미늄 층 Al1(D23)의 주면위에 형성된 층간 절연막이다. 이로인해, 제1층째의 알미늄 층 Al1과 제2층째의 알미늄 층 Al2가 바람직하지 못하게 전기적으로 결합되는 것이 방지되어 있다. Al1(W1)∼Al2(W4)는 워드선 Al2(W1)∼Al2(W4)를 구성하는 제2층째의 알미늄 층이다. 제7도에 있어서, 5는 최종 안정화 막이다. 7은 기억용 MOSFET의 소오스 영역으로 되어야할 N형 반도체 영역이다. 이 N-형 반도체 영역 7은 특히 제한되지 않으나, 상술한 N-형 반도체 영역 GND와 일체적으로 형성되어 있다.
제7도에 있어서, 주의하지 않으면 안되는 것은 도전성 폴리 실리콘 PSi의 아래에 형성되어 있는 절연막의 두께가 도전성 폴리 실리콘 PSi에 의해서 다르게 되어 있는 것이다. 이것은 메모리 셀에 기억되어야 할 정보에 따라서 메모리 셀을 구성하는 기억용 MOSFET가 엔한스멘트 MOSFET로 되든가, 또는 실질적으로 MOSFET로서 작동하지 않도록 하기 위해서이다.
제7도에 있어서, 가장 좌측에 형성된 도전성 폴리 실리콘층 PSi의 아래의 절연막의 두께는 얇게 되어 있으므로, 이 영역에는 엔한스멘트 형의 기억용 MOSFET가 형성되어 있는 것이 된다. 이에 대해서 나머지의 도전성 폴리 실리콘 층 PSi의 각각의 아래의 절연막 두께는 두껍게 되어 있으므로, 이들의 영역에 형성된 기억용 MOSFET는 실질적으로 MOSFET로서 작동하지 않는다.
제8도에는 제5도에 있어서의 C-C단면의 단면도가 도시되어 있다.
제8도에 있어서, C2는 층간 절연막 3에 뚫린 콘택트 홀이다. 이 콘택트 홀 C2를 거쳐서 제1층째의 알미늄 층 Al1(C)와 상술한 도전성 폴리 실리콘 층 PSi가 결합된다.
C3은 층간 절연막 4에 뚫린 콘택트 홀이다. 이 콘택트 홀 C3을 거쳐서 제2층째의 알미늄 층 Al2(W2), Al2(W3)과 상기 제1층째의 알미늄 층Al1(C)가 결합된다. 이로인해, 워드선 Al2(W3)을 형성하는 제2층째의 알미늄 층Al2(Wn)와, 기억용 MOSFET의 게이트 전극과 일체적으로 형성된 도전성 폴리 실리콘 층 PSi가 전기적으로 결합된다.
이와 같이 일단 제1층째의 알미늄 층Al1(C)를 거쳐서 제2층째의 알미늄 층Al2와 도전성 폴리 실리콘 PSi를 결합시키도록한 것에 의해, 비교적 작은 면적으로 제2층째의 알미늄 층 Al2와 도전성 폴리실리콘 층 Psi를 결합시킬 수가 있다. 이것은 제2층째의 알미늄 층 Al2와 도전성 폴리 실리콘 층PSi와를 직접 결합시킬려고 하면, 이들의 사이에 마련되어 있는 층간 절연막이 비교적 두껍게 됨으로 알미늄 층Al2와 도전성 풀리 실리콘 층 PSi를 결합시키기 위한 콘택트 홀이 커져 버린다. 그 결과, 본 실시예와 같이 해서 결합시킬 때 보다도 결합시키기 위해서 점유되는 면적이 커져 버린다.
본 실시예와 같이해서 제2층째의 알미늄 층Al2와 도전성 폴리 실리콘 층 PSi를 결합시키는 것에 의해 결합시키기 위하여 점유되는 면적이 적어지고 고집적화를 도모할 수가 있다. 그러나, 본 발명은 이와같은 결합방법에 한정되지 않는다. 상술한 바와같이 알미늄 층Al2와 도전성 폴리 실리콘 층과를 직접적으로 결합시키도록 하여도 좋다.
다음에 이 반도체 집적회로 장치의 제조방법을 설명한다(제5도∼제8도 참조).
(A). N-형 단결정 실리콘 기판 Sub에 있어서, N챤넬형 MOSFET를 형성하여야 할 영역에 P-형 웰 영역 Well을 형성한다. 다음에 P-형 웰 영역 Well과 N-형 실리콘 기판 Sub에 있어서, N챤넬형 MOSFET를 형성하여야할 영역과 P챤넬형 MOSFET(예를 들면, 상술한 프리챠지용 MOSFET)를 형성하여야할 영역에 각각 차례로 실리콘 산화막 및 Si3N4막을 형성한다. 이 Si3N4막이 형성되어 있지 않은 영역에 보론(boron) 및 인(P)을 각각 선택 확산해서 챤넬 스톱퍼(channel stopper)를 형성한다. 제6도 내지 제8도에는 P-형 웰 영역에 형성된 P+형의 챤넬 스톱퍼 6만이 도시되어 있다. 다음에 Si3N4막을 마스크로서 기판 표면을 선택 산화시켜서 필드 산화막 2를 형성한다.
본 실시예에 있어서는 실질적으로 MOSFET로서 작동하지 않는 기억용 MOSFET의 게이트 전극이 형성되어야 할 영역에 대해서는 상기 SiO2막 및 Si3N4막이 형성되지 않는다. 그 결과, 제6도 및 제7도에 도시된 바와같이 실질적으로 MOSFET로서 작동하지 않는 기억용 MOSFET의 게이트 전극이 형성 되어야할 영역에도 P+형의 챤넬 스톱퍼 6과 필드 산화막2가 형성된다. 이에 대해서, 엔한스멘트형 MOSFET로서 작동하는 기억용 MOSFET를 형성되어야할 영역에는 상기 SiO2막 및 Si3N4막이 형성된다. 이 결과, 이 영역에는 챤넬 스톱퍼 및 필드 산화막2가 형성되지 않는다. 바꾸어 말하면, 상기 SiO2막 및 Si3N4막을 형성할 것인가, 아니할 것인가가 기억용 MOSFET에 기억하여할 정보에 따라서 결정된다.
여기서 엔한스멘트형 MOSFET로서 작동하는 기억용 MOSFET라 함은 X어드레스 데코우더 X-DCR에서 공급된 신호에 의해서 on 또는 off의 상태로 되는 MOSFET이다. 이에 대해서, 실질적으로 MOSFET로서 작동하지 않는 기억용 MOSFET라 함은, X 어드레스 데코우더 X-DCR에서 공급된 신호에 영향을 받지 않고, 언제나 off상태로 되는, MOSFET을 말하는 것이다. 다시 제조방법의 설명으로 되돌아 간다.
(B). SiO2막 및 Si3N4막을 제거하고, 그후, 기판 Sub 및 웰 영역 Well에 있어서, MOSFET(예를 들면, 엔한스멘트형 MOSFET로서 작동하는 기억용 MOSFET)을 형성하여야할 영역의 주면을 산화시켜, 얇은 게이트 산화막(SiO2막)1을 형성한다 .
(C). 필드 산화막 2 및 게이트 산화막의 전면에 CVD(chemical vapour D0podition)법에 의해서 포리 실리콘 층을 형성한다. 다음에 폴리 실리콘 층을 저(低)저장화 시키기 위해서 바꾸어 말하면, 도전성 폴리 실리콘 층을 형성하기 위해서 인 등의 n형 불순물의 확산이 행하여진다, 이때, 고농도의 n형 불순물의 확산이 행하여진다. 그후, 저 저항화된 폴리 실리콘 층(도전성 폴리 실리콘 층)을 포토 엣칭(photo-etching)기술에 의해 선택적으로 엣칭한다. 즉, MOSFET의 게이트 전극에 상당하는 부분 및 상술한 도전성 폴리 실리콘 PS에 상당하는 부분을 남겨두고, 불필요한 폴리 실리콘 층을 제거한다. 이어서 노출된 게이트 산화막 1을 엣칭 제거한다.
(D). P챤넬형 MOSFET(예를들면, 상술한 프리챠지 용 MOSFET)가 형성되어야 할 영역에 포토 레지스트 마스크가 형성되어, 인등의 N형 불순물의 이온 주입이 행하여 진다. 이로인해, P-형 웰 영역 Well의 주면에는 게이트 전극(상술한 도전성 폴리 실리콘 층 PSi에 있어서, 게이트 전극으로서 작동하는 부분을 포함한다)에 자기 정합하여 인의 이온이 주입된다. 이로 인해서, N챤넬형 MOSFET의 소오스 영역7이 되어야할 N+형 반도체 영역과 그 드레인 영역 D로 되어야할 N+형 반도체 영역이 형성된다. 또, 이때 접지선 GND에 상당하는 반도체 영역이 형성되어야할 영역에 대해서도 포토 레지스트 마스크가 형성되지 않는다. 그 결과, 제6도에 도시되어 있는 것과 같이 N+형 반도체 영역 GMD가 P-형 웰 영역 Well에 형성된다.
그리고, 상기 도전성 폴리 실리콘 층PSi는 기억용 MOSFET의 게이트 전극과 워드선과 상기 기억용 MOSFET의 게이트 전극과를 결합시키는 배선 층과를 구성하고 있다.
(E). 상기 공정(D)에 있어서 형성된 포토 레지스트 마스크가 제거된다. 그리고, 다음에 N챤넬 형 MOSFET가 형성되어야할 영역과, 상기 도전성 폴리 실리콘 층 PSi가 형성되어야할 영역에 포토 레지스트 마스크가 형성되고, 보론 등의 P형 불순물의 이온 주입이 행하여 진다. 이로인해, P챤넬 형 MOSFET의 게이트 전극에 자기 정합해서 기판 Sub에 보론의 이온이 주입된다. 그 결과, P챤넬형 MOSFET의 소오스 영역이 되어야할 P+형 반도체 영역과 그 드레인 영역이 되어야할 P+형 반도체 영역이 형성된다.
이 공정에서 주입되는 보론의 농도는 비교적 낮게된다. 이로인해, P챤넬 형 MOSFET의 게이트 전극은 N챤넬형 MOSFET의 게이트 전극과 마찬가지로 N형 폴리 실리콘 층에 의해서 구성되어 있다.
(F). 상기 공정(E)에 있어서, 형성된 포토 레지스트 마스크가 제거되고, 다음에 전면에 PSG막 3이 CVD법에 의해서 형성된다.
(G).기억용 MOSFET의 각각의 드레인 영역 D위의 PSG막 3 및 도전성 폴리 실리콘 층 PSi위의 PSG막 3에 콘택트 홀 C1,C2를 형성한다.
다음에 전면에 알미늄에 층Al1을 증착등에 의해서 형성하고, 바라는 형상으로 엣칭해서 제1층째의 알미늄 층Al1(C), Al1(D0)∼Al1(Dn)를 형성한다. 데이터 선 Al1(D0)∼Al1(Dn)의 각각은 콘택트 홀 Cl을 거쳐서 기억용 MOSFEET의 드레인 영역 D에 결합된다(제7도). 또, 배선Al1(C)의 각각은 콘택트 홀 C2를 거쳐서 도전성 폴리 실리콘 층 PSi에 결합된다(제8도).
(H). 다음에 전면에 재차 PSG막 4가 CVD법에 의해서 형성된다.
제1층째의 알미늄 층 Al1(C)위에 형성된 PSG막 4에는 콘택트 홀 C3이 형성된다.
그 후, 전면에 재차 알미늄 층Al2를 증착등에 의해서 형성하고, 바라는 형성으로 엣칭해서 제2층째의 알미늄 층Al2(WO)∼Al2를 형성한다, 형성된 제2층째의 알미늄 층 Al2(WO)∼Al2(Wn)의 각각에는 콘택트 홀 C3을 거쳐서 상기 제1층째의 알미늄 층Al1(C)에 결합된다.
(I). 전면에 최종 안정화 막 5를 형성해서 반도체 직접회로 장치가 제6도 내지 제8도에 도시되는 것과같이 완성한다.
제9도에는 제3도에 도시되어 있는 RAM RA의 회로도가 도시되어 있다.
도면을 간단하게 하기 위해서 제9도에는 상기 RAM RA의 1부분이 도시되어 있다. 다음에 제10도를 사용해서 상세하게 설명하지만, 제9도에 도시되어 있는 중요한 회로는 실제로 반도체 기판에 형성되어 있는 배치에 맞추어서 그려져 있다.
제9도에 있어서, X-DCR는 X 어드레스 데코우더이고, Y-DCR는 Y어드레스 데코우더이다. X 어드레스 데코우더 X-DCR는 상술한 논리회로 LGC에서 공급된 다수의 상보 어드레스 신호
Figure kpo00019
에 의해서 지시된 워드선을 선택해서 선택된 워드선에만 선택신호를 공급한다. Y 어드레스 데코우더 Y-DCR는 상술한 논리회로 LGC에서 공급된 다수의 상보 어드레스 신호
Figure kpo00020
를 받아서, 선택신호를 형성하고, 이것을 컬럼 스위치를 구성하는데의 MOSFET에 공급된다. 이로인해, 컬럼 스위치를 구성하는데의 MOSFET Qs는 메모리 어레이를 형성하는 다수의 상보 데이터선 대(對)중, 상기 상보 어드레스 신호
Figure kpo00021
에 의해서 지시되는 상보 데이터 선 대를 공통 데이터 선대 CD0,
Figure kpo00022
에 결합시킨다.
메모리 어레이는 다수의 워드선 Al2(WO)∼Al2(Wn)와 다수의 상보 데이터선 대 Al1(D0), Al1(
Figure kpo00023
),Al1(
Figure kpo00024
) 워드선과 데이터 선 대와의 교차점에 마련된 메모리 셀로 구성되어 있다.
제9도에 있어서는 도면을 간단하게 하기 위해서 워드선 Al2(W5)∼Al2(W7)과 데이터선 대 Al1(D5), Al1(
Figure kpo00025
),Al1(D6), Al1(
Figure kpo00026
) 및 Al1(Dn), Al1(
Figure kpo00027
)와 워드선 Al2(W5)∼Al2(W7)의 각각과 데이터 선 대 Al1(D5), Al1(
Figure kpo00028
),Al1(D6), Al1(
Figure kpo00029
) 및 Al1(Dn), Al1(
Figure kpo00030
)의 각각과의 교차점에 마련된 메모리 셀이 도시되어 있다.
상술한 각 데이터 선대의 각각은 Y 어드레스 데코우더 Y-DCR에서 출력된 선택 신호에 의해서 스위치 제어되는 MOSFET Qs의 한쪽의 입출력 단자에 결합되어 있다. 이들의 MOSFET Qs의 다른쪽의 입출력 단자는 공통 상보 데이터 선 대 CD0,
Figure kpo00031
에 결합되어 있다. 다수의 상보 데이터 선대 Al1(D0),Al1(
Figure kpo00032
)∼Al1(Dn),Al1(
Figure kpo00033
)중, 상보 어드레스 신호
Figure kpo00034
에 의해서 지시된 1조의 상보 데이터 선대의 각각이 MOSFET Qs를 거쳐서 공통 상보 데이터선 대 CD0,
Figure kpo00035
에 결합된다. 이로 인해, 메모리 셀에서 상보 데이터 선 대에 전달된 정보는 MOSFET Qs를 거쳐서 공통 상보 데이터선 대에 전달되고, 증폭회로가 출력버퍼를 거쳐서 상기 논리회로 LGC에 공급된다.
제9도에는 도면을 간단하게 하기 위해서 도시되어 있지 않으나, RAM RA에는 상기 논리회로 LGC에서 공급된 정보가 상기 버퍼를 거쳐서 공통 상보 데이터 선 CD0,
Figure kpo00036
QS를 거쳐서 공통 상보 데이터 선대 COD,
Figure kpo00037
에 결합되어 있는 상보 데이터 선 대에 정보가 전달되어 메모리 셀에 기억된다.
상기 증폭회로, 및 출력버퍼와 상기 입력버퍼는 상기 논리회로 LGC에 의해 형성된 제어신호 øRW에 의해서 동작이 제어된다. 예를 들면, 제어신호 øRW가 로우레벨 일 때, 상기 증폭회로와 출력버퍼가 동작해서, 메모리 셀의 정보가 출력된다. 이때 상기 입력버퍼는 비 동작 상태로 된다. 이에 대해서 제어신호 øRW가 하이레벨 일 때, 상기 입력버퍼가 동작해서 메모리 셀으로의 정보 기억이 행하여 진다. 이 때, 상기 증폭회로와 출력버퍼는 비동작 상태로 된다.
또, 제9도에는 도시되어 있지 않으나, 각 데이터 선의 각각에는 프리 챠지용의 MOSFET가 마련되어 있다. 이들의 프리챠지용 MOSFET용 MOSFET는 제1도의 있어서 기술한 프리챠지용 MOSFET와 마찬가지 구성으로 되어 있고, 그 게이트 전극에는 프리챠지 신호
Figure kpo00038
가 공급되어 있다.
상기 메모리 셀의 각각은 1대의 입출력 단자를 가진 플립플롭(flip flop)회로와 상기 플립플롭 회로의 한쪽의 입출력 단자에 결합된 제1입출력 전극과 데이터 선Al1(D)에 결합된 제2입출력 전극을 가진 N챤넬 형 엔한스멘트 MOSFET Qa와, 상기 플립플롭 회로의 다른쪽의 입출력 단자에 결합된 제1입출력 전극과 데티터 선 Al1(
Figure kpo00039
)에 결합된 제2입출력 전극을 가진 N챤넬형 엔한스멘트 MOSFET
Figure kpo00040
에 의해서 구성되어 있다.
상기 플립플롭 회로는 특히 제한되지 않으나 P챤넬형 MOSFET Q1, Q2와 N챤넬형 MOSFET Q3,Q4에 의해서 구성되어 있다. 즉, CMOS 플립플롭 회로이다.
상기 메모리 어레이에 있어서, 같은 행에 배치되어 있는 메모리 셀의 각각을 구성하는MOSFETQa,
Figure kpo00041
의 게이트는 같은 워드선에 전기적으로 결합되어 있다. 또, 같은 열에 배치되어 있는 메모리 셀의 각각을 구성하는MOSFET Qa,
Figure kpo00042
의 제2출입력 전극은 같은 데이터 선에 결합되어 있다.
상기 MOSFET Qa의 게이트 전극과 상기 MOSFET
Figure kpo00043
의 게이트 전극과는 도전성 폴리 실리콘 층 PSi에 의해서 서로가 결합되어 있다. 단지 이 도전성 폴리 실리콘 층 PSi은 다른 메모리 셀을 구성하는데의 MOSFET의 게이트 전극에 결합되어 있지 않은 것에 주의할 필요가 있다. 상기 도전성 폴리 실리콘 층은 대응하는 워드선에 결합되어 있다. 이로인해 워드선을 거쳐서 X 어드레스 데코우더 X-DCR로부터의 신호가 메모리 셀에 전달된다. 메모리 셀에 전달된 신호가 선택신호(예를 들면, 5V의 신호)이었을 때, 메모리 셀을 구성하는 MOSFET Qa,
Figure kpo00044
가 ＂On＂상태로 된다. 이로인해, 이 메모리 셀로 부처의 정보의 호출 혹은 기억이 가능하게 된다.
본 실시예의 RAM RA는 제3도에 도시된 바와같이 다수의 비트 단위로 입출력이 행해지도록 되어 있으나, 상술한 제9도에 있어서는 설명을 용이하게 하기 위해서 1비트 단위로 입출력이 행해지는 회로 부분에 대해서만 설명하였다. 실제로는 제9도에 도시되어 있는 회로가 다수 조 마련되어 있다. 그러나, 이 때, X 어드레스 데코우더 X-DCR 및 Y 어드레스 데코우더 Y-DCR 는 공통으로 되어 있다. 그렇지만, 본 발명의 적용은 다수 비트 단위로 입출력이 행하여지는 RAM(ROM)에 한정되지 않는다.
특히 제한되지 않으나, 본 실시예에 있어서, 워드선은 제2층째의 알미늄 층 Al1에 의해서 형성되어 있다. 또, 워드선을 형성하는 제2층째의 알미늄 층 Al1와 도전성 폴리 실리콘 층 PSi와의 결합은 제5도 내지 제8도를 사용해서 설명한 것과 마찬가지로 제1층째의 알미늄 층Al1(C)를 거쳐서 행하여지고 있다.
또, 데이터 선은 제1층째의 알미늄 층 Al1에 의해서 형성되어 있다.
제9도에 도시되어 있는 RAM의 동작은 주지의 스테이틱(static)형 RAM의 동작과 마찬가지이기 때문에 그 동작의 설명은 생략한다.
만약, 워드선에 단선이 생기고, 있을때에는 제4도에 도시되어 있는 ROM일때와 마찬가지로 X 어드레스 데코우더 X-DCR에 대해서 단선 장소에서 원단측에 형성되어 있는 메모리 셀에는 선택신호가 전달되지 않게 됨으로, 이 메모리 셀에 기억된 정보는 호출되지 않는다. 이로인해, 대규모 집적회로 장치에 내장된 RAM의 시험을 용이하게 행할 수가 있게 된다. 또, 알미늄 층에 의해서 워드선이 구성되어 있으므로, RAM의 고속 동작화를 도모할 수가 있도록 된다.
제10도에는 상기 제9도에 도시되어 있는 RAM의 중요부의 평면도가 도시되어 있다. 즉, 제9도에 있어서, 상보 데이터 선 대Al1(D5), Al1(
Figure kpo00045
),Al1(D6), Al1(
Figure kpo00046
)과 워드선 Al2(W5)∼Al2(W7)과 데이터선 대Al1(D5), Al1(
Figure kpo00047
),Al1(D6), Al1(
Figure kpo00048
)의 각각과 워드선 Al2(W5)∼Al2(W7)의 각각과의 교차점에 마련된 메모리 셀으로 되는 메모리 어레이 부의 평면도가 제10도에 도시되어 있다.
제10도에 있어서, 상기 제5도 내지 제9도와 마찬가지의 부분에 대해서는 같은 기호가 부쳐져 있다. 즉, 4저 파선(4点破線)으로 둘러싸인 부분은 N-형 실리콘 기판 Sub이고, 3점 파선으로 둘러싸인 영역은 상기 N-형 실리콘 기판 Sub의 1주면에 형성된 P-형 웰 영역 Well이다. 파선으로 둘러싸인 영역은 N-형 실리콘 기판 Sub의 주면에 형성된 P+형 반도체 영역 또는 P-형 웰 영역 Well에 형성된 N+형 반도체 영역이다. 1점 파선으로 둘러싸인 영역은 기판 Sub 또는 웰 영역 Well의 주면위에 형성된 절연막의 표면에 형성된 도전성 폴리 실리콘 층 PSi, PSii이다. 2점 파선으로 둘러싸인 영역은, 상기 도전성 폴리 실리콘 층 PSi, PSii의 위에 형성된 절연막의 표면에 형성된 제1층째의 알미늄 층 Al1(D5), Al1(
Figure kpo00049
),Al1(D6), Al1(
Figure kpo00050
)이다. 또, 실선으로 둘러싸인 영역은 상기 제1층째의 알미늄 층의 위에 형성된 절연막의 표면에 형성되어 있는 제2층째의 알미늄 층 Al2(W5)∼Al2(W7)이다.
제10도에 있어서, Cl은 제7도에 도시되어 있는 Cl과 마찬가지로 P+형 또는 N+형 반도체 영역과 제1층째의 알미늄 층 Al1과를 결합시키기 위한 이들의 사이에 개재하고 있는 절연막 3에 마련된 콘택트 홀이다.
C2는 제8도에 도시되어 있는 C2와 마찬가지로 도전성 폴리 실리콘 층 PSi, PSii과, 제1층째의 알미늄 층Al1과를 결합시키기 위해서 이들의 사이에 개재하고 있는 절연막 3에 형성된 콘택트 홀이고, C3은 제8도에 도시되어 있는 C3과 마찬가지로 제1층째의 알미늄 층 Al1과 제2층째의 알미늄 층 Al2와를 결합시키기 위해서 이들의 사이에 개재하고 있는 절연막 4에 형성된 콘택트 홀이다.
본 실시예에 있어서도 제5도에 기술한 실시예와 마찬가지로 워드선을 형성하는 데의 제2층째의 알미늄 층 Al2(Wn)와 도전층 폴리 실리콘 층 PSi와를 결합시키기 위한 제1층째의 알미늄 층 Al1(C)가 사용되고 있다.
상기 도전성 폴리 실리콘 PSi에 의해서 상술한 MOSFET Qa,
Figure kpo00051
의 게이트 전극과 이들의 게이트 전극과 워드선(제2층째의 알미늄 층) Al2(Wn)와를 결합시키기 위한 배선층이 형성되어 있다. 또, 상기 도전성 폴리 실리콘 층 PSii에 의해서 상기 MOSFETs Q1∼Q4의 게이트 전극과, 플립플롭 회로를 형성하기 위한 배선층이 형성되어 있다.
제10도에 있어서, P챤넬형 MOSFET Q1, Q2의 각각이 소오스 영역은 P+형 반도체 영역 VDD에 의해서 구성되어 있다. 이들의 P+형 반도체 영역은, 예를 들면 제2층째의 알미늄 층 Al2(도시하지 않음)에 의해서 서로가 결합되고, 이 제2층째의 알미늄 Al2를 거쳐서 각 P챤넬형 MOSFET의 소오스 영역에 전압 VDD가 공급된다. 또, N 챤넬형 MOSFET Q3, Q4의 각각의 소오스 영역은 N+형 반도체 영역 GND에 의해서 구성되어 있다. 이들이 N+형 반도체 영역 GND도, 예를들면, 제2층째의 알미늄 층 Al2에 의해서 서로가 결합되어 있고, 이 제2층째의 알미늄 층 Al2를 거쳐서 각 N챤넬형 MOSFET의 소오스 영역에 회로의 접지전위가 공급된다.
상기 제2층째의 알미늄 층 Al2위에는 제5도 내지 제8도에서 기술한 실시예와 마찬가지로 최종안정화 막 5가 형성되어 있다(도시하지 않음).
본 실시예에 RAM을 제조하는 방법은 상기 제5도 내지 제8도에 있어서 기술한 제조방법과 같으므로, 그 설명은 생략한다. 그리고, 제10도의 이해를 용이하게 하기 위해서 제10도에 있어서, 좌상측(左上側)에 도시되어 있는 메모리 셀의 평면도에는 제9도에 있어서 대응하는 MOSFET의 기호가 부쳐져 있다. 또, 제10도의 아래측에 도시되어 있는 메모리 셀의 평면도에 대해서는 제2층째의 알미늄 층 Al2(W7)과, 제1층째의 알미늄 층 Al1(D6), Al1(
Figure kpo00052
)이 그 일부가 제거되어 그려져 있다.
제11도에는 본 발명을 적용한 RAM의 다른 1실시예가 도시되어 있다.
제11도에 있어서, 제9도와 같은 구성의 부분에는 같은 기호가 부쳐져 있다. 제11도에 도시되어 있는 RAM의 구성 및 동작은 제9도에 도시되어 있는 RAM의 구성 및 동작과 대략 동일하다. 이 때문에, 여기서는 제11도에 도시되어 있는 RAM과 제9도에 도시되어 있는 RAM과의 차이점에 대해서만 설명하고, 유사한 점에 대해서의 설명은 생략한다.
즉, 제11도에 도시되어 있는 RAM에 있어서는 같은 메모리 셀행에 형성된 다수(실시예에서는 2개)의 메모리 셀에 의해서 1개의 회로 블록이 구성되어 있다. 도전성 폴리 실리콘 층 PSi는 같은 회로 블록내에 마련되어 있는 어드레스 선택용의 MOSFET Qa,
Figure kpo00053
의 게이트 전극에만 결합되어 있고, 다른 회로 블록내의 어드레스 선택용의 MOSFET Qa,
Figure kpo00054
의 게이트 전극은 결합되어 있지 않았다. 그리고, 이 도전성 폴리 실리콘 층 PSi은 제9도에 도시되어 있는 도전성 폴리 실리콘 층 PSi과 마찬가지로 대응하는 워드선에 결합되어 있다. 즉, 제9도에 있어서는 1개의 메모리 셀에 의해서 1개의 회로 블록이 구성되어 있었으나, 본 실시예에 있어서는 다수의 메모리 셀에 의해서 1개의 회로 블록이 구성되어 있다. 이와 같이한 것에 의해 제2층째의 알미늄 층 Al2(Wn)과 도전성 폴리 실리콘 층 PSi과를 결합시키기 위한 콘택트 홀의 수의 경감이 가능하다. 이로 인해, 메모리 셀의 소형화를 행할 때에 콘택트 홀 수 혹은 콘택트 홀에 의해서 점유되는 면적의 크기에 의해서 일어나는 제한을 적게하는 것이 가능하게 된다.
이상의 설명에서 명확한 바와 같이, 본 발명에 따르면 다음에 기술하는 효과가 얻어진다.
각 회로 블록의 각각에는 금속배선층에 의해서 신호가 전달되기 때문에 비교적 적은 지연시간에서 신호를 각 회로 블록에 전달할 수가 있다.
그 결과, 메모리 혹은 반도체 집적회로 장치에 내장된 메모리의 고속 동작화를 도모할 수가 있다.
제1배선층으로 부터의 신호가 제1회로 블록에 포함되어 있는 제2배선층에 공급되었을 때, 이것과 실질적으로 동시에 상기 제1배선층에서 제2회로 블록에 포함되어 있는 제3배선층에 신호가 공급된다. 상기 제2배선층과 상기 제3배선층은 서로가 직접 결합되어 있지 않다. 그 때문에 상기 제1배선층에 단선이 생겼을 때, 예를 들면 상기 제2배선층에는 신호가 공급되지만, 상기 제3배선층에는 신호가 공급되지 않게 된다. 그 결과, 상기 제1회로 블록은 정상적인 동작을 행하지만 상기 제2회로 블록은 정상적인 동작을 행하지 않는다(혹은 동작하지 않는다). 이로 인해, 상술한 직선적인 동작 시험에 의해서 제1배선의 단선을 용이하게 검출할 수가 있다. 바꾸어 말하면, 제1배선에 단선이 일어났는가 아닌가를 간단한 시험으로 검출할 수 있다.
각 회로 블록의 각각은 회로소자와 이들을 접속하는 비교적 저항치의 큰 배선 수단과를 포함한다. 이 비교적 저항치가 큰 배선 수단은 전파지연 시간을 적게하기 위한 금속배선층과 한곳에서 결합되어 있다. 이로 인해, 각 블록에는 언제나 금속배선층을 거쳐서 소정의 신호가 공급된다. 금속배선층에 단선이 일어나면, 단선장소에서 원단측의 회로 블록에는 신호가 전달되지 않는다. 이로 인해, 직류적인 동작시험만으로 전파지연을 적게하기 위한 금속배선층의 불량을 검출 할 수가 있다는 효과가 얻어진다. 또, 이로 인해, 반도체 집적회로 장치의 선별을 고속으로 또한 높은 신뢰성하에서 행할 수가 있는 효과가 얻어진다. 또, 단선장소보다 원단측의 회로 블록은 정상으로 동작을 행하지 않는다(혹은 동작하지 않는다). 이로 인해, 대규모 집적회로 내부회로의 평가도 비교적 간단하게 행할 수가 있는 효과가 얻어진다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경이 가능하다는 것은 말할 것도 없다.
이상 본 발명은 가로형 ROM 및 스테이틱형 RAM에 적용한 예에 대해서 설명하였으나, 이에 한정되는 것은 아니고, 각종 프로그라머블(programmable) ROM 혹은 다이나믹형 RAM의 메모리 어레이(워드선, 데이터 선 또는 회로의 접지선)이외, 비교적 긴 배선에 다수의 회로소자가 접속되는 회로를 포함한 반도체 집적회로 장치에 널리 이용될 수 있는 것이다.

Claims (28)

  1. 제1배선층, 제1절연게이트형 전계효과 트랜지스터, 상기 제1배선층과는 다른 재료로 형성되고 상기 제1절연게이트형 전계효과 트랜지스터의 게이트전극에 결합되고 상기 제1배선층에 접속되어 상기 제1배선층에서 신호가 공급되는 제2배선층을 갖고, 상기 제1배선층과 상기 제2배선층은 서로 평행인 제1회로 및 제2절연게이트 전게효과 트랜지스터, 상기 제1배선층과는 다른 재료로 형성되고 상기 제2절연형 게이트 전게효과 트랜지스터의 게이트 전극에 결합되고, 상기 제1배선층에 접속되어 상기 제1배선층에서 신호가 공급되는 제3배선층을 갖고, 상기 제1배선층과 상기 제3배선층은 서로 평행인 제2회로를 포함하며, 상기 제2배선층과 제3배선층은 직접 전기적으로 접속되지 않도록 서로 분리되어 있고 상기 제1배선층으로부터 신호가 상기 제2 및 제3배선층에 동시에 공급되는 반도체 집적회로 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 제3배선층은 상기 제2배선층과 같은 재료로 형성되는 반도체 집적회로 장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 다수의 제1절연게이트형 전계효과 트랜지스터의 게이트 전극은 상기 제2배선층에 결합되고, 상기 다수의 제2절연게이트형 전게효과 트랜지스터의 게이트 전극은 상기 제3배선층에 결합되는 반도체 집적회로 장치.
  4. 특허청구의 범위 제3항에 있어서, 상기 제1절연게이트형 전계효과 트랜지스터의 게이트 전극과 상기 제2배선층은 일체로 형성되고, 상기 제2절연게이트형 전계효과 트랜지스터의 게이트 전극과 상기 제3배선층도 일체로 형성되는 반도체 집적회로 장치.
  5. 특허청구의 범위 제4항에 있어서, 상기 제1배선층은 알미늄 층으로 형성되고, 상기 제1 및 제3배선층은 도전성 다결성 실리콘 층으로 형성되는 반도체 집적회로 장치.
  6. 특허청구의 범위 제1항에 있어서, 상기 제1배선층은 상기 제2 및 제3배선층보다 낮은 전기 저항율을 갖는 재료로 형성된 반도체 집적회로 장치.
  7. 특허청구의 범위 제2항에 있어서, 또 상기 제1배선층과 제2배선층을 결합하기 위한 제4배선층, 상기 제1배선층과 상기 제3배선층을 결합하기 위한 제5배선층을 마련하는 반도체 집적회로 장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 제4 및 제5배선층은 상기 제1배선층과 같은 재료로 형성된 반도체 집적회로 장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 제1,4 및 5배선층은 알미늄으로 형성된 반도체 집적회로 장치.
  10. 특허청구의 범위 제8항에 있어서, 상기 제1,4 및 5배선층은 알미늄으로 형성되고, 제2 및 제3배선층은 도전성 다결정 실리콘 층으로 형성된 반도체 집적회로 장치.
  11. 제1배선층, 제1절연게이트형 전계효과 트랜지스터를 포함하는 메모리 셀과 상기 제1배선층과는 다른 재료로 형성되고 상기 제1절연게이트 전계효과 트랜지스터의 게이트전극에 결합되고 상기 제1배선층에 접속되어 상기 제1배선층에서 신호가 공급되는 제2의 배선층을 갖고, 상기 제1배선층과 상기 제2배선층은 서로 평행인 제1회로 및 제2절연게이트형 전게효과 트랜지스터를 포함하는 메모리 셀과 상기 제1배선층과 다른 재료로 형성되고 상기 제2절연게이트형 전계효과 트랜지스터의 게이트 전극에 결합되고 상기 제1배선층에 접속되어 상기 제1배선층에서 신호가 공급되는 제3배선층을 갖고, 상기 제1배선층과 상기 제3배선층은 서로 평행인 제2회로를 포함하며, 상기 제2배선층과 제3배선층은 직접 전기적으로 접속되지 않도록 서로 분리되어 있고 상기 제1배선층으로부터 신호가 상기 제2 및 제3배선층에 동시에 공급되는 다수의 메모리 셀열과, 상기 다수의 제1배선층의 선택된 하나에 신호를 선택적으로 공급하는 선택회로를 포함하고, 메모리셀열은 상기 선택회로에 의해 공급된 신호에 따라서 상기 다수의 메모리 셀열중에서 선택되는 반도체 집적회로 장치.
  12. 특허청구의 범위 제11항에 있어서, 상기 제1배선층은 상기 제2 및 제3배선층보다 낮은 전기 저항율을 갖는 재료로 형성된 반도체 집적회로 장치.
  13. 특허청구의 범위 제11항에 있어서, 상기 제3배선층은 상기 제2배선층과 같은 재료로 형성되는 반도체 집적회로 장치.
  14. 특허청구의 범위 제13항에 있어서, 상기 다수의 제1절연게이트형 전계효과 트랜지스터의 게이트전극은 상기 제2배선층에 결합되고, 상기 다수의 제2절연게이트형 전계효과 트랜지스터의 게이트전극은 상기 제3배선층에 결합되는 반도체 집적회로 장치.
  15. 특허청구의 범위 제14항에 있어서, 상기 제2배선층과 상기 제1절연게이트형 트랜지스터의 게이트전극은 일체로 형성되고, 상기 제3배선층과 상기 제2절연게이트형 전계효과 트랜지스터의 게이트전극은 일체로 형성되는 반도체 집적회로 장치.
  16. 특허청구의 범위 제15항에 있어서, 메모리 셀에 포함되는 상기 절연게이트형 전계효과 트랜지스터는 데이터선이 결합되는 출력전극과 회로의 접지전위를 공급하는 접지전극을 갖는 반도체 집적회로 장치.
  17. 특허청구의 범위 제16항에 있어서, 또 상기 출력전극을 프리챠지하기 위한 프리챠지수단을 갖는 반도체 집적회로 장치.
  18. 특허청구의 범위 제17항에 있어서, 상기 제1배선층은 알미늄 층으로 형성되고 상기 제2 및 제3배선층은 도전성 다결정 실리콘 층으로 형성된 반도체 집적회로 장치.
  19. 특허청구의 범위 제15항에 있어서, 또 메모리 셀은 데이터를 기억하기 위한 입출력단자를 갖는 기억수단을 포함하고, 메모리셀에 포함된 제1 또는 제2절연 게이트형 전계효과 트랜지스터는 상기 메모리수단의 입출력단자에 결합된 제1입출력전극과 데이터선에 결합된 제2입출력전극을 갖는 반도체 집적회로 장치.
  20. 특허청구의 범위 제19항에 있어서, 상기 기억수단은 1쌍의 입출력단자를 갖는 플립플롭회로로 구성되고, 상기 1쌍의 입출력단자 중의 어느 한쪽이 상기 입출력단자에 결합되는 반도체 집적회로 장치.
  21. 특허청구의 범위 제19항에 있어서, 상기 제1배선층은 알미늄층으로 형성되고, 제2 및 제3배선층은 도전성 다결정 실리콘 층으로 형성된 반도체 집적회로 장치.
  22. 제1배선층, 다수의 제1절연게이트형 전계효과 트랜지스터, 상기 제1배선층보다 높은 저항율을 가지며 상기 제1배선층과는 다른 재료로 형성되고, 상기 제1절연게이트형 전계효과 트랜지스터의 각 게이트 전극에 결합되며, 상기 제1배선층에 접속되어 상기 제1배선층에서 신호가 공급되는 제2배선층을 갖고, 상기 제1배선층과 상기 제2배선층은 서로 평행인 제1회로, 다수의 제2절연게이트형 트랜지스터, 상기 제1배선층 보다 높은 저항율을 가지며, 상기 제1배선층과는 다른 재료로 형성되고, 상기 제2절연게이트형 전계효과 트랜지스터의 각 게이트전극에 결합되고 상기 제1배선층에 접속되어 신호가 상기 제1배선층에서 공급되고 동시에 상기 제1배선층에서 상기 제2배선층으로 공급되는 제3배선층을 갖고, 상기 제1배선층과 상기 제3배선층은 서로 평행인 제2회로를 포함하며, 상기 제3배선층은 상기 제2배선층과 같은 재료로 형성되며, 상기 제1절연게이트형 전계효과 트랜지스터의 게이트전극과 상기 제2배선층은 일체의 구조로 형성되고, 상기 제2절연게이트형 트랜지스터의 게이트전극과 상기 제3배선층은 상기 제2배선층과 제3배선층이 직접 접속되지 않도록 분리되어 일체의 구조로 형성되며, 또, 상기 제1배선층과 제2배선층을 결합하기 위한 제4배선층과 상기 제1배선층과 제3배층을 결합하기 위한 제5배선층을 마련하고, 상기 제4 및 제5배선층은 상기 제1배선층과 같은 재료로 형성되는 반도체 집적회로 장치.
  23. 서로 병렬로 배열된 다수의 알미늄 워드선과, 워드선보다 낮은 도전율을 갖는 재료로 형성되고, 각각 분리된 서브워드선이 신호를 수신하기 위해 접속된 각 알미늄 워드선과 병렬로 배열되고, 상기 각 분리된 서브 워드선이 상기 알미늄 워드선의 하나에 접속되며, 상기 알미늄 워드선과 직접 접속되지 않은 각 분리된 워드선에서 신호가 동시에 공급되는 다수의 분리된 서브워드선을 포함하는 반도체 기판에 형성된 반도체 집적형 랜덤 액세스 메모리.
  24. 특허청구의 범위 제23항에 있어서, 분리된 서브워드선은 다결정 실리콘층으로 형성된 반도체 집적형 랜덤 액세스 메모리.
  25. 특허청구의 범위 제24항에 있어서, 또 알미늄 워드선의 아래에 배열되는 알미늄 상호결선 층을 포함하는 반도체 집적형 랜덤 액세스 메모리.
  26. 서로 병렬로 배열된 다수의 알미늄 워드선과 각각의 알미늄 워드선과 병렬로 배열되고 알미늄 워드선에서 신호를 수신할 수 있도록 알미늄 워드선에 접속되고, 상기 알미늄 워드선에 접속된 각각 분리된 서브워드선이 상기 알미늄 워스던의 하나와 직접 접속되어 있지 않고 각 분리된 워드선에서 신호가 동시에 공급되는 다수의 분리된 워드선에서 신호가 동시에 공급되는 다수의 분리된 서브워드선을 포함하는 반도체 기판상에 형성된 반도체 집적 메모리 장치.
  27. 특허청구의 범위 제26항에 있어서, 또 알미늄 워드선 아래에 배열되는 알미늄 상호결선층을 포함하는 반도체 집적 메모리 장치.
  28. 특허청구의 범위 제26항에 있어서, 분리된 서브워드선은 다결정 실리콘 층으로 형성되는 반도체 집적 메모리 장치.
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