JPH0793364B2

JPH0793364B2 - 半導体集積回路装置

Info

Publication number: JPH0793364B2
Application number: JP16638784A
Authority: JP
Inventors: 万亀夫内田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-08-10
Filing date: 1984-08-10
Publication date: 1995-10-09
Anticipated expiration: 2010-10-09
Also published as: JPS6146059A

Description

【発明の詳細な説明】〔技術分野〕この発明は、半導体集積回路装置に関し、例えばランダ
ムアクセスメモリ（以下、RAMと称する），リードオン
リーメモリ（以下、ROMと称する）などの半導体記憶装
置を含む半導体集積回路装置に有効な技術に関する。

〔背景技術〕

RAM又はROMのような半導体記憶装置においては、その高
集積化を図るために、ワード線がメモリセルを構成する
素子のゲート電極と一体的に形成された導電性ポリシリ
コン層によって構成される。導電性ポリシリコン層は、
そのシート抵抗値が30〜40Ω／口と比較的高いため、信
号の伝播遅延が比較的大きくなってしまう。

信号の伝播遅延を小さくするために、RAMにおいては、
この配線手段と平行に低抵抗値（例えば、数ｍΩ／口）
の金属配線層を形成しておいて、所定の間隔毎にこの両
者を接続することが提案されている（1983,IEEE Intern
ational Solid−State Circuits Conference Digest of
Technical Paper,P226 and P227）。

しかしながら、このようにすると、次のような問題の生
じることが本願発明者によって明らかにされた。すなわ
ち、製造工程での欠陥等により上記金属配線層に断線が
生じた場合、ワード線に信号を供給する回路に対して、
断線部分から遠端側に形成された配線層の抵抗値が極端
に大きくなってしまう。しかし、電気的には上記比較的
大きな抵抗値を有する導電性ポリシリコン層によって、
上記回路とメモリセルとが結合されている。言い換える
ならば、上記金属配線層に断線が生じている場合であっ
ても、メモリセルは選択される。

そのため、アドレス信号を半導体記憶装置に供給し、そ
の出力信号を単に調べるだけのような、直流的な動作試
験では、半導体記憶装置における上記金属配線層の断線
を検出することはできない。

上記金属配線層に断線が生じていた場合、断線部分から
遠端側に形成されているメモリセルには、比較的高抵抗
値の導電性ポリシリコン層を介して選択信号が伝えられ
るようになるため、それを選択するのに要する時間が他
のメモリセルに対するそれに比べて長くなってしまう。
このように選択動作に要する時間が互いに異なるメモリ
セルを半導体記憶装置（以下、メモリと称する）が含ん
でいたとしても、上記直流的な動作試験では検出するこ
とができない。その結果として、信頼性の低いメモリが
出荷されてしまうという問題が生じる。

このような不良とみなせるメモリを選別するためには、
メモリにアドレス信号を供給した後、所定時間後に、そ
の出力信号を調べるような交流的な動作試験を行なうこ
とが必要になって、その選別が極めて面倒なものとな
る。言い換えるならば、試験すべきメモリに信号を与え
るタイミングと、メモリからの出力信号を調べるタイミ
ングとに充分注意する必要が生じ、試験が面倒になる。

特に、大規模集積回路装置、例えば１チップマイクロコ
ンピュータに内蔵されるメモリにあっては、一般に外部
から直接アドレス信号を供給して、その出力信号を外部
に直接取り出すことができない。そのため、交流的な動
作試験を行なう場合には、１チップマイクロコンピュー
タの端子と内蔵されたメモリのアドレス入力端子との間
に介在する理論回路の遅延時間及び内蔵されたメモリの
データ入出力端子と１チップマイクロコンピュータの端
子との間に介在する論理回路の遅延時間を考慮して、上
述したような交流的な動作試験を行なわなければならな
い。すなわち、少なくとも上述した２種類を遅延時間を
考えて、マイクロコンピュータにアドレス信号を与えて
から、メモリの出力信号が、このマイクロコンピュータ
から出力されるであろう時間を求める。動作試験は、マ
イクロコンピュータにアドレス信号を与え、与えたとき
から、上記求めた時間後のマイクロコンピュータの出力
信号を調べることにより行なう。このように、予め上述
した時間を求めなければならず、動作試験が更に面倒に
なる。また、正確な試験を期待できない。

〔発明の目的〕

本発明の目的は、簡単な試験で、それの評価を容易に行
なうことのできる半導体集積回路装置を提供することに
ある。

本発明の他の目的は、信号線における伝播遅延時間を短
かくするとともに、それの評価を簡単な動作試験によっ
て行なうことのできる半導体集積回路装置を提供するこ
とにある。

本発明の他の目的は、この明細書の記述および添付図面
から明確になるであろう。

〔発明の概要〕

例えばアドレス信号のデコード結果に基づいて駆動手段
から駆動信号が出力されるワード線を、第１配線層と、
これよりも相対的に抵抗値の大きな第２配線層によって
構成する。第１配線層は、前記駆動手段の出力に一端が
結合され、該一端から他端に向けて信号を伝播する。第
２配線層は、前記第１配線層に中間部が結合され、当該
第１配線層よりも相対的に高抵抗であって、電界効果ト
ランジスタのゲート電極材料で構成され、１本の第１配
線層に対して複数本形成される。前記第２配線層の第１
配線層との結合部の両側には、ゲート電極を介して電界
効果トランジスタを結合する。この電界効果トランジス
タは、例えばメモリセルの記憶素子又はメモリセルの選
択トランジスタとされる。

前記第１配線層が断線した場合、断線箇所より遠端側に
配置された第２配線層には駆動信号が伝達されず、当該
第２配線層にゲート電極が結合された電界効果トランジ
スタは、駆動手段の出力に拘らず動作しなくなる。これ
により、第１配線層の断線状態を容易に検出可能なる。
メモリセルを構成するような電界効果トランジスタへの
駆動信号の供給は相対的に低抵抗の第１配線層を介して
行われるため、前記電界効果トランジスタを動作させる
ための駆動信号の伝播遅延が小さくされる。さらに、第
１配線層を一方向に向けて伝播する駆動信号は、相対的
に高抵抗の第２配線層上ではその中間部から両側に向け
て伝播し、この点においても前記駆動信号に応答して動
作すべき電界効果トランジスタへの当該駆動信号の伝達
を速めることができる。電界効果トランジスタがメモリ
セルの記憶素子又はメモリセルの選択トランジスタであ
るなら、メモリセルの選択動作が高速化される。

〔実施例１〕第１図には、この発明が適用される横型ROMの一実施例
の回路図が示されている。同図の各回路素子は、特に制
限されないが、公知のCMOS（相補型MOS）集積回路の製
造技術によって、単結晶シリコンのような半導体基板上
において形成される。

複数の内部アドレス信号と、これらに対して実質的に位
相反転された複数の内部アドレス信号とよりなる複数の
第１相補アドレス信号ａxiを受けるアドレスデコーダＸ
−DCRは、選択信号を形成して、メモリアレイＭ−ARYに
形成された複数のワード線のうち、その相補アドレス信
号に従ったワード線Ｗを選択して、それに上記形成され
た選択信号を送出する。複数の第２相補アドレス信号ａ
yiを受けるアドレスデコーダＹ−DCRは、選択信号を形
成して、メモリアレイＭ−ARYに形成された複数のデー
タ線のうち、その相補アドレス信号に従ったデータ線Ｄ
を選択するように、カラムスイッチ回路に上記選択信号
を出力する。

上記メモリアレイＭ−ARYは、複数のワード線W0〜Wm及
びデータ線D0〜Dnと、これらのワード線とデータ線との
交叉点に記憶情報に従って選択的に設けられた記憶用の
絶縁ゲート型電界効果トランジスタ（以下、MOSFETと称
する）Qmと、上記各データ線D0〜Dnと共通データ線CDと
の間にそれぞれ設けられたカラムスイッチMOSFET Q1〜Q
3とにより構成される。

なお、同図には、図面を簡単にするために、複数のワー
ド線及びデータ線のうち、代表として、ワード線W0,W1,
Wm及びデータ線D0,D1,Dnが示されている。

また、記憶用MOSFETとしては、そのしきい値電圧がワー
ド線の選択レベルでオン状態となるもののみが、同図に
示されており、オフ状態か又はそのゲートないしドレイ
ンが接続されない記憶用MOSFETは省略されている。上記
メモリアレイＭ−ARYにおいて、同じ列に配置された記
憶用MOSFET Qmのゲートは、それぞれ対応するワード線W
0〜Wmに接続され、同じ行に配置された記憶用MOSFET Qm
のドレインは、それぞれ対応するデータ線D0〜Dnに接続
される。特に制限されないが、これらの記憶用MOSFET Q
mとカラムスイッチMOSFET Q1〜Q3のそれぞれは、ｎチャ
ンネルMOSFETで構成され、同じウエル領域内に形成され
ている。

上記共通データ線CDは、センスアンプSAの入力端子に接
続される。センスアンプSAは、共通データ線CDに伝えら
れた記憶用MOSFET（メモリセル）の情報を増幅する。こ
の結果、センスアンプSAからは、メモリセルの情報に従
って、ハイレベル又はロウレベルの読み出し信号が出力
される。

この実施例においては、特に制限されないが、読み出し
動作の高速化を図るために、上記共通データ線CDに設け
られたプリチャージMOSFET Q4以外に、上記各データ線D
0〜DnのそれぞれにもプリチャージMOSFET Q5〜Q7が設け
られている。これらのプリチャージMOSFET Q4〜Q7は、
特に制限されないが、ｐチャンネルMOSFETで構成され
る。これらのプリチャージ用MOSFETのゲートにはプリチ
ャージ信号ｐが共通に印加される。

なお、上記プリチャージ信号ｐは、横型ROMと同じ半
導体基板に形成されたところのタイミング信号発生回路
（図示せず）によって形成される。

第２図には、上記メモリアレイＭ−ARYの具体的一実施
例の回路図が示されている。この実施例においては、ワ
ード線と回路の接地線における伝播遅延時間を短くする
とともに、断線不良を容易に検出することができるよう
にするために、メモリアレイＭ−ARYは、次のような構
成にされている。

すなわち、同図に代表として示されているワード線W0,W
1のように、同じ行に配置された、特に制限されないが
４個の記憶用MOSFET Qmのゲートが、ゲート電極と一体
的に形成された導電性ポリシリコン層PSiによりそれぞ
れ共通接続される。また、各行毎に、特に制限されない
が、絶縁膜を介して半導体基板上に形成された第２層目
のアルミニウム層Al2が、上記導電性ポリシリコン層PSi
と実質的に平行に配置されている。そして、上記導電性
ポリシリコン層PSiと第２層目のアルミニウム層Al2と
は、一箇所（一点）で相互に接続されている。

また、上記４個の記憶用MOSFET Qmのソース電極は、互
いに共通の拡散層N⁺により形成されることによって、互
いに共通に接続されている。この共通の拡散層は、絶縁
層を介して半導体基板上に形成され、データ線Ｄと同一
の方向に走っている第１層目のアルミニュウム層、言い
換えるならば、データ線Ｄと実質的に平行に形成された
第１層目のアルミニウム層Al1によって構成された回路
の接地線GNDと一箇所（一点）で接続されている。

また、同じ列に配置された記憶用MOSFET Qmのドレイン
領域のそれぞれは、特に制限されないが、絶縁層を介し
て半導体基板上に形成された第１層目のアルミニウム層
Al1により形成されたデータ線D0〜D7にそれぞれ接続さ
れている。

上記導電性ポリシリコン層PSiは、絶縁膜を介して半導
体基板上に形成されている。また、上記導電性ポリシリ
コン層PSiと上記第１層目のアルミニウム層Al1との間、
上記第１層目のアルミニウム層Al1と上記第２層目のア
ルミニウム層Al2との間及び上記導電性ポリシリコン層P
Siと上記第２層目のアルミニウム層Al2との間には、そ
れぞれ絶縁膜が形成されている。このため、上述したよ
うに第２層目のアルミニウム層Al2と導電性ポリシリコ
ン層PSiとを結合させる場合のように、互いに異なる配
線層間を結合させる場合には、その配線間に形成されて
いる絶縁膜にコンタクト用の穴が形成され、この穴を介
して互いに異なる配線の結合が行なわれる。上述のよう
に一箇所で互いに異なる配線間を結合させる場合（例え
ば導電性ポリシリコン層PSiと第２層目のアルミニウム
層Al2とを結合させる場合及び半導体基板に形成された
半導体領域と第１層目のアルミニウム層Al1とを結合さ
せる場合）には、その間に形成されている絶縁膜に、例
えばコンタクト用の穴が１つあけられ、このコンタクト
ホールを介して互いに異なる配線が結合される。

この実施例回路の概略動作は、次の通りである。

メモリセルの記憶情報の読み出しに先立って、プリチャ
ージパルスｐがロウレベルにされる。これにより、プ
リチャージMOSFET Q4〜Q7がオン状態となり、共通デー
タ線CD及び各データ線D0〜Dnが電源電圧V_DDレベルにプ
リチャージされる。次に、上記プリチャージパルスｐ
はハイレベルにされ、上記プリチャージMOSFET Q4〜Q7
がオフ状態にされた後、アドレスデコーダＸ−DCR,Y−D
CRによってメモリセルの選択が行なわれる。選択された
メモリセルは、書込みデータに従って、ワード線の選択
レベルに対して高いしきい値電圧を持つ記憶用MOSFET
（図示せず）か、あるいはその選択レベルに対して低い
しきい値電圧を持つMOSFET Qmかにされている。選択さ
れたメモリセルには、ワード線を介してアドレスデコー
ダＸ−DCRから選択レベルが供給される。これにより、
メモリセルを構成する記憶用MOSFETは、それへの書き込
みデータに従ってオフ状態もしくはオン状態にされる。
この結果、データ線の電位は、選択されたメモリセルの
書き込みデータに従ってハイレベルもしくはロウレベル
にされる。このようにして、データ線に伝えられたメモ
リセルの情報は、アドレスデコーダＹ−DCRによってオ
ン状態にされているカラムスイッチ用MOSFETを介して、
共通データ線CDに伝えられ、センスアンプSAで増幅され
て、読み出し信号として出力される。

もし、第２図において、ワード線W0の×印のところで断
線が生じていた場合、ＸアドレスデコーダＸ−DCRに対
して、この断線箇所（×印）から遠端側に形成されたメ
モリセルには、ＸアドレスデコーダＸ−DCRからの選択
信号が供給されない。すなわち、第２図においては、左
上端の４個の記憶用MOSFET Qmに選択信号が供給されな
くなる。そのため、これら４個の記憶用MOSFETを選択す
るような相補アドレス信号ａxi,ａyiがＸデコーダＸ−D
CR及びＹデコーダＹ−DCRに供給されても、上記センス
アンプSAからは、単に一定の信号しか出力されない。す
なわち、上記４個の記憶用MOSFETに書き込んだ情報は出
力されない。

これにより、上述したような直流的な動作試験を行なう
だけで、ワード線（アルミニウム層Al2）の断線を検出
することができ、不良とみなせるようなROMが出荷され
るのを防ぐことができる。

また、ワード線がアルミニウム層Al2によって形成され
ているため、メモリセルに選択信号が伝わるまでの遅延
時間が短かくなる。これにより、ROMの高速動作化を図
ることができる。

〔実施例２〕第３図には、本発明が適用された大規模集積回路装置の
ブロック図が示されている。同図において、破線で囲ま
れた各ブロックは、CMOS集積回路技術によって１つの半
導体基板に形成されている。

第３図において、LGCは、所定の動作を行なう過程で、R
OM ROあるいは（及び）RAM RAを使用する論理回路であ
る。ROM ROは、後で第４図〜第８図を用いて詳しく説明
するが、上記論理回路LGCから出力された相補アドレス
信号ａxi,ａyiを受けて、これらの相補アドレス信号ａx
i,ａyiによって指示されたメモリセルの情報を上記論理
回路LGCに出力する。上記RAM RAは、後で第９図及び第1
0図を用いて詳しく説明するが、上記論理回路LGCから出
力された相補アドレス信号ａxj,ａyjと、ライトネーブ
ル信号▲▼を受け、この相補アドレス信号ａxj,ａy
jによって指示されたメモリセルに記憶されている情報
を上記論理回路LGCに出力したり、あるいは、相補アド
レス信号ａxj,ａyjによって指示されたメモリセルに上
記論理回路LGCからの情報が記憶されたりするRAMであ
る。

第３図において、IIは、外部からの信号を上記論理回路
LGCに供給するための外部端子であり、IOは、上記論理
回路LGCから出力された信号を外部に供給するための外
部端子である。またｐは、上記第１図で述べたのと同
様なプリチャージ信号である。

この大規模集積回路装置に内蔵されたROM ROとRAM RAの
評価を行なうための試験においては、ROM ROあるいはRA
M RAに供給されるべき相補アドレス信号に対応した信号
が、特に制限されないが、上記外部端子IIから供給さ
れ、ROM ROあるいはRAM RAの出力信号に対応した信号
が、特に制限されないが、上記外部端子IOから出力され
る。また、内蔵されたRAM RAに対する試験において、メ
モリセルに情報を書き込む場合には、書き込まれるべき
情報に対応した信号が、特に制限されないが、上記外部
端子IIから供給される。

第４図には、第３図に示されているROM ROの回路図が示
されている。

図面の簡単にするために、第４図には、上記ROM ROの一
部分が示されている。また、第４図に示されている主要
な回路は、実際に半導体基板に形成されている配置に合
わせて描かれている。詳しい回路の配置については、後
で第５図を用いて説明する。

第４図において、Ｘ−DCRは、Ｘアドレスデコーダであ
り、Ｙ−DCRは、Ｙアドレスデコーダである。Ｘアドレ
スデコーダＸ−DCRは、上記論理回路LGCから供給された
複数の相補アドレス信号ａxiを受けて、メモリアレイを
形成する複数のワード線のうち、この相補アドレス信号
ａxiによって指示されたワード線を選択して、選択され
たワード線にのみ選択信号を供給する。Ｙアドレスデコ
ーダＹ−DCRは、上記論理回路LGCから供給された複数の
相補アドレス信号ａyiを受けて、選択信号を形成し、こ
れをカラムスイッチを構成するところのMOSFETに供給す
る。これにより、カラムスイッチを構成するところのMO
SFET Qsは、メモリアレイを形成する複数のデータ線の
うち、上記相補アドレス信号ａyiによって指示されたデ
ータ線を共通データ線CDに結合させる。

メモリアレイは、複数のワード線Al2（W0）〜Al2（Wn）
と、複数のデータ線Al1（D0）〜Al1（Dn）と、ワード線
とデータ線との交点に、書き込み情報に従って選択的に
設けられた記憶用MOSFET Qmと、記憶用MOSFET Qmに回路
の接地電位を供給するための接地線GNDとから構成され
ている。図面を簡単にするために、第４図には、ワード
線Al2（W0）〜Al2（W5）と、データ線Al1（D9）〜Al1
（D24）及びAl1（Dn−ｎ）〜Al1（Dn）が示されてい
る。

上述した各データ線のそれぞれは、Ｙアドレスデコーダ
Ｙ−DCRから出力された選択信号によってスイッチ制御
されるMOSFET Qsの一方の入力端子に結合されている。
特に制限されないが、本実施例においては、２本のデー
タ線で１組とされており、ＹアドレスデコーダＹ−DCR
の出力信号によって択一的に１本のデータ線が共通デー
タ線CDに結合される。例えば、データ線D9とD10とによ
って構成された１組のデータ線について見れば、Ｙアド
レスデコーダＹ−DCRの出力信号により、いずれか１本
のデータ線が選択され、選択されたデータ線が対応する
共通データ線CD4に結合される。これにより、記憶用MOS
FETから選択されたデータ線に伝えられた情報が、共通
データ線CD4に伝えられ、出力データD04として上記論理
回路LGCに供給される。

第４図には、示されていないが、各データ線のそれぞれ
には、データ線の有する寄生容量をプリチャージするプ
リチャージ用MOSFETが設けられている。特に制限されな
いが、このプリチャージ用MOSFETは、第１図で述べたプ
リチャージ用MOSFET（Q4〜Q7）と同様に、ｐチャンネル
型エンハンスメントMOSFETによって構成されており、そ
のゲート電極には、上記論理回路LGCによって形成され
たプリチャージ信号ｐが供給されている。

また、第４図には、ＸアドレスデコーダＸ−DCRからの
選択信号によってオン状態となる記憶用MOSFET Qmのみ
が示されている。この記憶用MOSFET Qmは、ｎチャンネ
ル型MOSFETによって構成されている。すなわち、Ｘアド
レスデコーダＸ−DCRから、選択電位（例えば5V）を有
する選択信号が供給されたときのみオン状態となる記憶
用MOSFETのみが第４図に示されており、実質的にMOSFET
として働らかない記憶用MOSFETは、省略されている。

上記メモリアレイにおいて、同じ列に配置された記憶用
MOSFET Qmのそれぞれのゲートは、同じワード線に電気
的に結合され、同じ行に配置された記憶用MOSFET Qmの
それぞれのドレインは、同じデータ線に結合されてい
る。

本実施例においては、ワード線での信号伝播遅延時間を
短かくするとともに、ワード線の断線を容易に検出する
ことができるようにするために、メモリアレイの構成は
次のようにされている。

すなわち、同じ列に配置された記憶用MOSFET Qmは、特
に制限されないが、実質的に８個単位で分けられ、回路
ブロックを構成する。言い換えるならば、各列には、実
質的に８個の記憶用MOSFETを含んだ回路ブロックが、複
数個設けられている。但し、回路ブロックを構成する８
個の記憶用MOSFETは、書き込んだデータに従って、実質
的にMOSFETとして動作しない記憶用MOSFETも含んでいる
ことに注意する必要がある。回路ブロックを構成する記
憶用MOSFETは、導電性ポリシリコン層と一体的に形成さ
れたゲート電極を有している。言い換えるならば、回路
ブロックがMOSFETとして動作する記憶用MOSFETを複数個
含んでいた場合、これらの各ゲート電極は、導電性ポリ
シリコン層によって結合されている。ここで、注意しな
ければならないことは、導電性ポリシリコン層PSiによ
って、ゲート電極が結合されているのは、同じ回路ブロ
ックに含まれている記憶用MOSFETだけであり、互いに異
なる回路ブロックに含まれている記憶用MOSFETのゲート
電極は、同じ導電性ポリシリコン層PSiによって結合さ
れていないことである。同じ列に配置された各回路ブロ
ックは、ワード線を形成するところのアルミニウム層に
よって、互いに結合されている。すなわち、互いに異な
る回路ブロック内の導電性ポリシリコン層PSiは、ワー
ド線を構成するアルミニウム層によって互いに結合され
ている。

特に制限されないが、本実施例においては、後で第５図
〜第８図を用いて説明するように、上記ワード線を形成
するアルミニウム層は、第２層目のアルミニウム層Al2
によって構成されている。また、特に制限されないが、
上記第２層目のアルミニウム層Al2と上記導電性ポリシ
リコン層PSiとの結合は、次のようにして行なわれてい
る。すなわち、第８図に示されているように、上記第２
層目のアルミニウム層Al2は、一担、第１層目のアルミ
ニウム層Al1に結合され、この第１層目のアルミニウム
層Al1が上記導電性ポリシリコン層PSiに結合されてい
る。このようにすることにより、アルミニウム層Al2と
導電性ポリシリコン層PSiとを結合させるために必要と
される領域を比較的小さくすることができる。

回路ブロックを構成する８個の記憶用MOSFETのうち、そ
れぞれ４個の記憶用MOSFETのソース領域は、共通のN⁺型
半導体領域によって構成されている。この共通のＮ型半
導体領域は、データ線と実質的に平行に形成された接地
線GNDと結合されている。特に制限されないが、本実施
例において、接地線GNDは、N⁺型半導体領域によって構
成されており、このN⁺型半導体領域GNDと、上記共通の
Ｎ型半導体領域とは一体的に形成されている。

また、同じ行に配線されたところの記憶用MOSFETのドレ
イン領域のそれぞれは、データ線を形成する第１層目の
アルミニウム層Al1に結合されている。

本実施例のROMの動作は、上述した第１図及び第２図の
実施例の動作とほぼ同じであるので、その説明は省略す
る。

もし、第４図において、ワード線Al2（W0）の×印のと
ころで断線が生じていた場合、第１図に示されている実
施例の場合と同様に、ＸアドレスデコーダＸ−DCRに対
して、断線箇所から遠端側に形成された回路ブロックに
は、選択信号が供給されなくなる。すなわち、第４図に
おいて、左下側の回路ブロックには選択信号が供給され
なくなる。これにより、この回路ブロックに含まれてい
るメモリセルを選択するような相補アドレス信号ａxi,
ａyiがＸアドレスデコーダＸ−DCR及びＹアドレスデコ
ーダＹ−DCRに供給された場合、ROM ROから論理回路LGC
に供給される信号は、選択されたメモリセルに予め書き
込まれた情報ではなく、常に一定の信号となる。

このことにより、大規模集積回路装置に内蔵されたメモ
リの試験を容易に行なうことができるようになる。

また、アルミニウム層によって、選択信号が各回路ブロ
ックに供給されるため、ROM ROの動作速度の高速化を図
ることができる。

第５図には、上記第４図に示されているROMの要部平面
図が示されている。

すなわち、第４図において、データ線Al1（D9）〜Al1
（D24）と、ワード線Al2（W0）〜Al2（W5）と、データ
線Al1（D9）〜Al1（D24）のそれぞれとワード線Al2（W
0）〜Al2（W5）のそれぞれとの交点に設けられた記憶用
MOSFETと、複数の接地線GNDとからなるメモリアレイ部
の平面図が第５図に示されている。

第５図において、破線で囲まれた領域は、半導体基板
（例えばN^-型シリコン基板）Subに形成されたP^-型ウエ
ル領域Wellの主面に形成されたN⁺型半導体領域を示して
おり、一点破線で囲まれた領域は、P^-型ウエル領域Well
の主面上に形成された絶縁膜（例えばシリコン酸化膜）
を介してP^-型ウエル領域Wellの主面上に形成された導電
性ポリシリコン層を示しており、二点破線で囲まれた領
域は、第１層目のアルミニウム層Al1を示しており、実
線で囲まれた領域は、第２層目のアルミニウム層Al2を
示している。また、同図において、Ｄは記憶用MOSFETの
ドレイン領域を形成するためのN⁺型半導体領域である。
回路ブロックを構成する複数の記憶用MOSFETのそれぞれ
のゲート電極と一体的に形成された導電性ポリシリコン
層PSiは、第１層目のアルミニウム層Al1（Ｃ）を介して
第２層目のアルミニウム層Al2（Ｗ）に電気的に結合さ
れている。これによりＸアドレスデコーダＸ−DCRから
の出力信号が、回路ブロックを構成する記憶用MOSFETの
ゲート電極に伝えられる。

第５図には、示されていないが、第１層目のアルミニウ
ム層Al1と第２層目のアルミニウム層Al2との間には絶縁
膜が形成され、第１層目のアルミニウム層Al1と導電性
ポリシリコン層PSiとの間にも絶縁膜が形成されてい
る。

第４図，第５図，第６図，第７図，第８図のそれぞれに
おいて、同じ物については、同じ記号が付されている。

第６図には、第５図におけるＡ−Ａ断面の断面図が示さ
れている。

第６図において、１は、薄い絶縁膜（例えばシリコン酸
化膜）であり、記憶用MOSFETのゲート酸化膜を構成して
いる。このゲート酸化膜１が形成されている領域にエン
ハンスメント型の記憶用MOSFETが形成されている。すな
わち、このゲート酸化膜１の上に形成された導電性ポリ
シリコン層が、エンハンスメント型の記憶用MOSFETのゲ
ート電極として作用する。これに対して、２は、ゲート
酸化膜１に比べその膜厚が厚い絶縁膜（例えばシリコン
酸化膜）であり、フィールド酸化膜を構成する。６は、
P⁺型の半導体領域であり、チャネルストッパーを構成す
る。GNDは、上述した接地線を形成するためのN⁺型半導
体領域である。３は、導電性ポリシリコン層PSiと第１
層目のアルミニウム層Al1とを分離するための層間絶縁
膜であり、例えばPSG膜によって構成されている。C2
は、層間絶縁膜３に設けられたコンタクトホールであ
る。このコンタクトホールC2を介して、第１層目のアル
ミニウム層Al1（Ｃ）と導電性ポリシリコン層PSiとが接
続されている。4,5は、第１層目のアルミニウム層Al1と
第２層目のアルミニウム層Al2との間に介在する層間絶
縁膜（例えばPSG膜）と上記第２層目のアルミニウム層A
l2の上に形成されたファイナルパッシベーション膜（例
えばSi₃N₄膜）とからなる絶縁膜である。また、第６図
において、Subは、N^-型の半導体基板であり、Wellは、N
^-型半導体基板に形成されたP^-型ウエル領域である。

第７図には、第５図におけるＢ−Ｂ断面の断面図が示さ
れている。

第７図において、Al1（D23）は、データ線Al1（D23）を
構成する第１層目のアルミニウム層である。この第１層
目のアルミニウム層Al1（D23）は、層間絶縁膜３に設け
られたコンタクトホールC1を介して、N⁺型半導体領域Ｄ
に結合されている。このN⁺型半導体領域Ｄは、Ｐ型ウエ
ル領域Wellの一主面に形成され、記憶用MOSFETのドレイ
ン領域となるべき半導体領域である。４は、第１層目の
アルミニウム層Al（D23）の主面上に形成された層間絶
縁膜である。これにより、第１層目のアルミニウム層Al
1と第２層目のアルミニウム層Al2とが、不所望に電気的
に結合されるのが防止されている。Al2（W1）〜Al2（W
4）は、ワード線Al2（W1）〜Al2（W4）を構成する第２
層目のアルミニウム層である。第７図においては、５
は、ファイナルパッシベーション膜である。７は、記憶
用MOSFETのソース領域となるべきN⁺型半導体領域であ
る。このN⁺型半導体領域７は、特に制限されないが、上
述したN⁺型半導体領域GNDと一体的に形成されている。

第７図において、注意しなければならないことは、導電
性ポリシリコンPSiの下に形成されている絶縁膜の厚さ
が、導電性ポリシリコンPSiによって異なっていること
である。これは、メモリセルに記憶させるべき情報に従
って、メモリセルを構成する記憶用MOSFETがエンハンス
メント型MOSFETにされるか、または実質的にMOSFETとし
て働かないようにされるためである。第７図において、
最も左側に形成された導電性ポリシリコン層PSiの下の
絶縁膜の厚さは、薄くされているため、この領域には、
エンハンスメント型の記憶用MOSFETが形成されているこ
とになる。これに対して、残りの導電性ポリシリコン層
PSiのそれぞれの下の絶縁膜の厚さは、厚くされている
ため、これらの領域に形成された記憶用MOSFETは、実質
的にMOSFETとして働らかない。

第８図には、第５図におけるＣ−Ｃ断面の断面図が示さ
れている。

第８図において、C2は、層間絶縁膜３にあけられたコン
タクトホールである。このコンタクトホールC2を介して
第１層目のアルミニウム層Al1（Ｃ）と上述した導電性
ポリシリコン層PSiとは結合される。C3は、層間絶縁膜
４にあけられたコンタクトホールである。このコンタク
トホールC3を介して、第２層目のアルミニウム層Al2（W
2）,Al2（W3）と上記第１層目のアルミニウム層Al1
（Ｃ）とが結合される。これにより、ワード線Al2（W
3）を形成する第２層目のアルミニウム層Al2（Wn）と、
記憶用MOSFETのゲート電極と一体的に形成された導電性
ポリシリコン層PSiとが電気的に結合される。

このように、一旦、第１層目のアルミニウム層Al1
（Ｃ）を介して第２層目のアルミニウム層Al2と導電性
ポリシリコンPSiとを結合させるようにしたことによ
り、比較的に少ない面積で第２層目のアルミニウム層Al
2と導電性ポリシリコン層PSiとを結合させることができ
る。これは、第２層目のアルミニウム層Al2と、導電性
ポリシリコン層PSiとを直接結合させようとすると、こ
れらの間に設けられている層間絶縁膜が比較的厚くなる
ため、アルミニウム層Al2と導電性ポリシリコン層PSiと
を結合させるためのコンタクトホールが大きくなってし
まう。その結果、本実施例のようにして結合させる場合
よりも、結合させるために占有される面積が大きくなっ
てしまう。

本実施例のようにして第２層目のアルミニウム層Al2
と、導電性ポリシリコン層PSiとを結合させることによ
り、結合させるために占有される面積が小さくなり、高
集積化を図ることができる。しかしながら、本発明は、
このような結合方法に限定されない。上述したように、
アルミニウム層Al2と、導電性ポリシリコン層とを直接
的に結合させるようにしてもよい。

次に、この半導体集積回路装置の製造方法を説明する
（第５図〜第８図参照）。

（Ａ）、N^-型単結晶シリコン基板subにおいて、Ｎチャ
ンネル型MOSFETを形成すべき領域にP^-型ウエル領域well
を形成する。次にP^-型ウエル領域wellと、N^-型シリコン
基板subにおいて、Ｎチャンネル型MOSFETを形成すべき
領域と、Ｐチャンネル型MOSFET（例えば上述したプリチ
ャージ用MOSFET）を形成すべき領域とに夫々、順次シリ
コン酸化膜及びSi₃N₄膜を形成する。このSi₃N₄膜の形成
されていない領域にボロン及びリンを夫々選択拡散し
て、チャンネルストッパーを形成する。第６図〜第８図
には、P^-型ウエル領域に形成されたP⁺型のチャンネルス
トッパー６のみが示されている。次にSi₃N₄膜をマスク
として基板表面を選択酸化させてフィールド酸化膜２を
形成する。

本実施例においては、実質的にMOSFETとして働かない記
憶用MOSFETのゲート電極Ｅが形成されるべき領域に対し
ては、上記SiO₂膜及びSi₃N₄膜が形成されない。その結
果、第６図及び第７図に示されているように、実質的に
MOSFETとして働かない記憶用MOSFETのゲート電極が形成
されるべき領域にも、P⁺型のチャンネルストッパー６と
フィールド酸化膜２とが形成される。これに対して、エ
ンハンスメント型MOSFETとして働く記憶用MOSFETが形成
されるべき領域には、上記SiO₂膜及びSi₃N₄膜が形成さ
れる。この結果、この領域には、チャンネルストッパー
及びフィールド酸化膜２が形成されない。言い換えるな
らば、上記SiO₂膜及びSi₃N₄膜を形成するか否かが、記
憶用MOSFETに書き込むべき情報に従って決められる。

ここで、エンハンスメント型MOSFETとして働く記憶用MO
SFETとは、ＸアドレスデコーダＸ−DCRから供給された
信号によってオン又はオフの状態にされるMOSFETであ
る。これに対して、実質的にMOSFETとして働かない記憶
用MOSFETとは、ＸアドレスデコーダＸ−DCRから供給さ
れた信号に影響されずに常にオフ状態となるMOSFETのこ
とである。

再び製造方法の説明に戻る。

（Ｂ）、SiO₂膜及びSi₃N₄膜を除去し、その後、基板sub
及びウエル領域wellにおいて、MOSFET（例えばエンハン
スメント型MOSFETとして働く記憶用MOSFET）を形成すべ
き領域の主面を酸化させ、薄いゲート酸化膜（SiO₂膜）
１を形成する。

（Ｃ）、フィールド酸化膜２及びゲート酸化膜１の全面
にCVD法（気相化学反応法）によって、ポリシリコン層
を形成する。次にポリシリコン層を低抵抗化させるため
に、言い換えるならば、導電性ポリシリコン層を形成す
るために、リン等のＮ型不純物の拡散が行なわれる。こ
の場合、高濃度のＮ型不純物の拡散が行なわれる。その
後、低抵抗化されたポリシリコン層（導電性ポリシリコ
ン層）をホトエッチング技術により選択的にエッチング
する。すなわち、MOSFETのゲート電極に相当する部分及
び上述した導電性ポリシリコンPSiに相当する部分を残
して、不必要なポリシリコン層を除去する。次いで露出
されたゲート酸化膜１をエッチング除去する。

（Ｄ）、Ｐチャンネル型MOSFET（例えば、上述したプリ
チャージ用MOSFET）が形成されるべき領域に、ホトレジ
ストマスクが形成され、リン等のＮ型不純物のイオン打
ち込みが行なわれる。これにより、P^-型ウエル領域well
の主面には、ゲート電極（上述した導電性ポリシリコン
層PSiにおいてゲート電極として働く部分を含む）に自
己整合して、リンのイオンが打ち込まれる。これによっ
て、Ｎチャンネル型MOSFETのソース領域７となるべきN⁺
型半導体領域と、そのドレイン領域ＤとなるべきN⁺型半
導体領域が形成される。また、このとき、接地線GNDに
相当する半導体領域が形成されるべき領域に対しても、
ホトレジストマスクが形成されない。その結果、第６図
に示されているようにN⁺型半導体領域GNDがP^-型ウエル
領域wellに形成される。

なお、上記導電性ポリシリコン層PSiは、記憶用MOSFET
のゲート電極と、ワード線と上記記憶用MOSFETのゲート
電極とを結合させる配線層とを構成している。

（Ｅ）、上記ステップ（Ｄ）において形成されたホトレ
ジストマスクが除去される。そして、次に、Ｎチャンネ
ル型MOSFETが形成されるべき領域と、上記導電性ポリシ
リコン層PSiが形成されるべき領域にホトレジストマス
クが形成され、ボロン等のＰ型不純物のイオン打ち込み
が行なわれる。これにより、Ｐチャンネル型MOSFETのゲ
ート電極に自己整合して、基板subにボロンのイオンが
打ち込まれる。その結果、Ｐチャンネル型MOSFETのソー
ス領域となるべきP⁺型半導体領域と、そのドレイン領域
となるべきP⁺型半導体領域とが形成される。

このステップで打ち込まれるボロンの濃度は、比較的低
くされる。これにより、Ｐチャンネル型MOSFETのゲート
電極は、Ｎチャンネル型MOSFETのゲート電極と同様にＮ
型ポリシリコン層によって構成されている。

（Ｆ）、上記ステップ（Ｅ）において形成されたホトレ
ジストマスクが除去され、次に全面にPSG膜３がCVD法に
よって形成される。

（Ｇ）、記憶用MOSFETのそれぞれのドレイン領域Ｄ上の
PSG膜３及び導電性ポリシリコン層PSi上のPSG膜３にコ
ンタクトホールC1,C2を形成する。

次に全面に、アルミニウム層Al1を蒸着等によって形成
し、所要の形状にエッチングして、第１層目のアルミニ
ウム層Al1（Ｃ）,Al1（D0）〜Al1（Dn）を形成する。デ
ータ線Al1（D0）〜Al（Dn）のそれぞれは、コンタクト
ホールC1を介して記憶用MOSFETのドレイン領域Ｄに結合
される（第７図）。また配線Al1（Ｃ）のそれぞれは、
コンタクトホールC2を介して導電性ポリシリコン層PSi
に結合される（第８図）。

（Ｈ）、次に、全面に再びPSG膜４がCVD法によって形成
される。

第１層目のアルミニウム層Al（Ｃ）上に形成されたPSG
膜４には、コンタクトホールC3が形成される。

その後、全面に再びアルミニウム層Al2を蒸着等によっ
て形成し、所要の形状にエッチングして、第２層目のア
ルミニウム層Al2（W0）〜Al2（Wn）を形成する。形成さ
れた第２層目のアルミニウム層Al2（W0）〜Al2（Wn）の
それぞれは、コンタクトホールC3を介して上記第１層目
のアルミニウム層Al1（Ｃ）に結合される。

（Ｉ）、全面に、ファイナルパッシベーション膜５を形
成して、半導体集積回路装置が、第６図〜第８図に示さ
れているように完成する。

第９図には、第３図に示されているRAM RAの回路図が示
されている。

図面を簡単にするために、第９図には、上記RAM RAの一
部分が示されている。後で、第10図を用いて詳しく説明
するが、第９図に示されている主要な回路は、実際に半
導体基板に形成されている配置に合わせて描かれてい
る。

第９図において、Ｘ−DCRは、Ｘアドレスデコーダであ
り、Ｙ−DCRは、Ｙアドレスデコーダである。Ｘアドレ
スデコーダＸ−DCRは、上述した論理回路LGCから供給さ
れた複数の相補アドレス信号ａxjを受け、メモリアレイ
を形成する複数のワード線のうち、この相補アドレス信
号ａxjによって指示されたワード線を選択して、選択さ
れたワード線にのみ選択信号を供給する。Ｙアドレスデ
コーダＹ−DCRは、上述した論理回路LGCから供給された
複数の相補アドレス信号ａyjを受けて、選択信号を形成
し、これをカラムスイッチを構成するところのMOSFETに
供給する。これにより、カラムスイッチを構成するとこ
ろのMOSFET Qsは、メモリアレイを形成する複数の相補
データ線対のうち、上記相補アドレス信号ａyjによって
指示された相補データ線対を共通データ線対CD0,▲
▼０に結合させる。

メモリアレイは、複数のワード線Al2（W0）〜Al2（Wn）
と、複数の相補データ線対Al1（D0）,Al1（０）〜Al
（Dn）,Al1（ｎ）と、ワード線とデータ線対との交点
に設けられたメモリセルとから構成されている。第９図
においては、図面を簡単にするために、ワード線Al2（W
5）〜Al2（W7）と、データ線対Al1（D5）,Al1（５）
〜Al1（D6）,Al1（６）及びAl1（Dn）,Al1（ｎ）
と、ワード線Al2（W5）〜Al2（W7）のそれぞれとデータ
線対Al1（D5）,Al1（５）〜Al1（D6）,Al1（６）及
びAl1（Dn）,Al1（ｎ）のそれぞれとの交点に設けら
れたメモリセルが示されている。

上述した各データ線対のそれぞれは、Ｙアドレスデコー
ダＹ−DCRから出力された選択信号によってスイッチ制
御されるMOSFET Qsの一方の入出力端子に結合されてい
る。これらのMOSFET Qsの他方の入出力端子は、共通相
補データ線対CD0,▲▼０に結合されている。複数の
相補データ線対Al1（D0）,Al1（０）〜Al（Dn）,Al1
（ｎ）のうち、相補アドレス信号ａyjによって指示さ
れた１組の相補データ線対のそれぞれが、MOSFET Qsを
介して共通相補データ線対CD0,▲▼０に結合され
る。これにより、メモリセルから相補データ線対に伝え
られた情報は、MOSFET Qsを介して、共通相補データ線
対に伝えられ、増幅回路＆出力バッファを介して上記論
理回路LGCに供給される。

第９図には、図面を簡単にするために示されていない
が、RAM RAには、上記論理回路LGCから供給された情報
を受けて、これを共通相補データ線対CD0,▲▼０に
伝える入力バッファが設けられている。書き込み動作に
おいては、論理回路LGCから供給された情報が、上記入
力バッファを介して共通相補データ線対CD0,▲▼０
に伝えられる。そして、MOSFET Qsを介してこの共通相
補データ線対CD0,▲▼０に結合されている相補デー
タ線対に情報が伝えられ、メモリセルに書き込まれる。

上記増幅回路＆出力バッファと、上記入力バッファと
は、上記論理回路LGCにより形成された制御信号φ_RWに
よって動作が制御される。例えば、制御信号φ_RWがロウ
レベルのとき、上記増幅回路＆出力バッファが動作し
て、メモリセルの情報が出力される。このとき、上記入
力バッファは、非動作状態にされる。これに対して、制
御信号φ_RWがハイレベルのとき、上記入力バッファが動
作して、メモリセルへの情報の書き込みが行なわれる。
このとき、上記増幅回路＆出力バッファは非動作状態に
される。

また、第９図には、示されていないが、各データ線のそ
れぞれには、プリチャージ用のMOSFETが設けられてい
る。これらのプリチャージ用MOSFETは、第１図において
述べたプリチャージ用MOSFETと同様な構成にされてお
り、そのゲート電極には、プリチャージ信号ｐが供給
されている。

上記メモリセルのそれぞれは、１体の入出力端子を持っ
たフリップフロップ回路（F.F.）と、上記フリップフロ
ップ回路の一方の入出力端子に結合された第１入出力電
極とデータ線Al1（Ｄ）に結合された第２入出力電極を
持つＮチャンネル型エンハンスメントMOSFET Qaと、上
記フリップフロップ回路の他方の入出力端子に結合され
た第１入出力電極とデータ線Al1（）に結合された第
２入出力電極を持つＮチャンネル型エンハンスメントMO
SFET ａとによって構成されている。上記フリップフ
ロップ回路は、特に制限されないが、Ｐチャンネル型MO
SFET Q1,Q2とＮチャンネル型MOSFET Q3,Q4とによって構
成されている。すなわち、CMOSフリップフロップ回路で
ある。

上記メモリアレイにおいて、同じ行に配置されたところ
のメモリセルのそれぞれを構成するMOSFET Qa,ａのゲ
ートは、同じワード線に電気的に結合されている。ま
た、同じ列に配置されたところのメモリセルのそれぞれ
を構成するMOSFET Qa,ａの第２入出力電極は、同じテ
ータ線に結合されている。

上記MOSFET Qaのゲート電極を、上記MOSFET ａのゲー
ト電極とは、導電性ポリシリコン層PSiによって互いに
結合されている。但し、この導電性ポリシリコン層PSi
は、他のメモリセルを構成するところのMOSFETのゲート
電極に結合されていないことに注意する必要がある。上
記導電性ポリシリコン層は、対応するワード線に結合さ
れている。これにより、ワード線を介してＸアドレスデ
コーダＸ−DCRからの信号がメモリセルに伝えられる。
メモリセルに伝えられた信号が、選択信号（例えば5Vの
信号）であった場合、メモリセルを構成するMOSFET Qa,
ａがオン状態にされる。これによってこのメモリセル
からの情報の読み出しあるいは書き込みが可能となる。

本実施例のRAM RAは、第３図に示されているように複数
ビット単位で入出力が行なわれるようにされているが、
上述した第９図においては、説明を容易にするために、
１ビット単位で入出力が行なわれる。回路部分について
のみ説明した。実際には、第９図に示されている回路が
複数組設けられている。但し、この場合、Ｘアドレスデ
コーダＸ−DCR及びＹアドレスデコーダＹ−DCRは、共通
にされている。しかしながら、本発明の適用は、複数ビ
ット単位で入出力が行なわれるRAM（ROM）に限定されな
い。

特に制限されないが、本実施例において、ワード線は、
第２層目のアルミニウム層Al2によって形成されてい
る。また、ワード線を形成する第２層目のアルミニウム
層Al2と、導電性ポリシリコン層PSiとの結合は、第５図
〜第８図を用いて説明したのと同様に、第１層目のアル
ミニウム層Al1（Ｃ）を介して行なわれている。また、
データ線は、第１層目のアルミニウム層Al1によって形
成されている。

第９図に示されているRAMの動作は、周知のスタティッ
ク型RAMの動作と同じであるため、その動作の説明は省
略する。

もし、ワード線に断線が生じていた場合には、第４図に
示されているROMの場合と同様に、Ｘアドレスデコーダ
Ｘ−DCRに対して、断線箇所から遠端側に形成されてい
るメモリセルには、選択信号が伝えられなくなるため、
このメモリセルに記憶された情報は、読み出されない。
これにより、大規模集積回路装置に内蔵されたRAMの試
験を容易に行なうことができるようになる。また、アル
ミニウム層によってワード線が構成されているため、RA
Mの高速動作化を図ることができるようになる。

第10図には、上記第９図に示されているRAMの要部平面
図が示されている。

すなわち、第９図において、相補データ線対Al1（D5）,
Al1（５）〜Al1（D6）,Al1（６）と、ワード線Al2
（W5）〜Al2（W7）と、データ線対Al1（D5）,Al1（
５）〜Al1（D6）,Al1（６）のそれぞれとワード線Al2
（W5）〜Al2（W7）のそれぞれとの交点に設けられたメ
モリセルとからなるメモリアレイ部の平面図が第10図に
示されている。

第10図において、上記第５図〜第９図と同様な部分につ
いては、同じ記号が付けられている。すなわち、四点破
線で囲まれた部分は、N^-型シリコン基板subであり、三
点破線で囲まれた領域は、上記N^-型シリコン基板subの
一主面に形成されたP^-型ウエル領域wellである。破線で
囲まれた領域は、N^-型シリコン基板subの主面に形成さ
れたP⁺型半導体領域又は、P^-型ウエル領域wellに形成さ
れたN⁺型半導体領域である。一点破線で囲まれた領域
は、基板sub又はウエル領域wellの主面上に形成された
絶縁膜の表面に形成された導電性ポリシリコン層PSi,PS
iiである。二転破線で囲まれた領域は、上記導電性ポリ
シリコン層PSi,PSiiの上に形成された絶縁膜の表面に形
成された第１層目のアルミニウム層Al1（Ｃ）,Al1（D
5）,Al1（５）,Al1（D6）,Al1（６）である。また
実線で囲まれた領域は、上記第１層目のアルミニウム層
の上に形成された絶縁膜の表面に形成されたところの第
２層目のアルミニウム層Al2（W5）〜Al2（W7）である。

第10図において、C1は、第７図に示されているC1と同様
に、P⁺型又はN⁺型半導体領域と、第１層目のアルミニウ
ム層Al1とを結合させるために、これらの間に介在して
いる絶縁膜３に設けられたコンタクトホールである。C2
は、第８図に示されているC2と同様に導電性ポリシリコ
ン層PSi,PSiiと第１層目のアルミニウムAl1とを結合さ
せるために、これらの間に介在している絶縁膜３に形成
されたコンタクトホールであり、C3は、第８図に示され
ているC3と同様に、第１層目のアルミニウム層Al1と第
２層目のアルミニウム層Al2とを結合させるために、こ
れらの間に介在している絶縁膜４に形成されたコンタク
トホールである。

本実施例においても、第５図で述べた実施例と同様に、
ワード線を形成するところの第２層目のアルミニウム層
Al2（Wn）と導電性ポリシリコン層PSiとを結合させるた
めに第１層目のアルミニウム層Al1（Ｃ）が使われてい
る。

上記導電性ポリシリコン層PSiによって、上述したMOSFE
T Qa,ａのゲート電極と、これらのゲート電極とワー
ド線（第２層目のアルミニウム層）Al2（Wn）とを結合
させるための配線層とが形成されている。また、上記導
電性ポリシリコン層PSiiによって、上記MOSFET Q1〜Q4
のゲート電極と、フリップフロップ回路を形成するため
の配線層とが形成されている。

第10図において、Ｐチャンネル型MOSFET Q1,Q2のそれぞ
れのソース領域は、P⁺型半導体領域V_DDによって構成さ
れている。これらのP⁺型半導体領域は、例えば第２層目
のアルミニウム層Al2（図示せず）によって相互に結合
され、この第２層目のアルミニウム層Al2を介して各Ｐ
チャンネル型MOSFETのソース領域に電圧V_DDが供給され
る。また、Ｎチャンネル型MOSFET Q3,Q4のそれぞれのソ
ース領域は、N⁺型半導体領域GNDによって構成されてい
る。これらのN⁺型半導体領域GNDも、例えば第２層目の
アルミニウム層Al2によって相互に結合されており、こ
の第２層目のアルミニウム層Al2を介して各Ｎチャンネ
ル型MOSFETのソース領域に回路の接地電位が供給され
る。

上記第２層目のアルミニウム層Al2の上には、第５図〜
第８図で述べた実施例と同様に、ファイナルパッシベー
ション膜５が形成されている（図示せず）。

本実施例のRAMを製造する方法は、上記第５図〜第８図
において述べた製造方法と同じであるので、その説明は
省略する。

なお、第10図の理解を容易にするために、第10図におい
て、左上側に示されているメモリセルの平面図には、第
９図において、対応するMOSFETの記号が付されている。
また、第10図下側に示されているメモリセルの平面図に
ついては、第２層目のアルミニウム層Al2（W7）と、第
１層目のアルミニウム層Al1（D6）,Al1（６）とが一
部取り除かれて描かれている。

〔実施例３〕第11図には、本発明を適用したRAMの他の一実施例が示
されている。

第11図において、第９図と同じ構成の部分には、同じ記
号が付されている。第11図に示されているRAMの構成及
び動作は、第９図に示されているRAMの構成及び動作と
ほとんど同じである。そのため、ここでは、第11図に示
されているRAMと第９図に示されているRAMとの相異点に
ついてのみ説明し、類似している点についての説明は省
略する。

すなわち、第11図に示されているRAMにおいては、同じ
メモリセル行に形成された複数（実施例では２個）のメ
モリセルによって、１つの回路ブロックが構成されてい
る、導電性ポリシリコン層PSiは、同じ回路ブロック内
に設けられているアドレス選択用のMOSFET Qa,ａのゲ
ート電極とのみ結合されており、他の回路ブロック内の
アドレス選択用のMOSFET Qa,ａのゲート電極とは結合
されていない。そしてこの導電性ポリシリコン層PSi
は、第９図に示されている導電性ポリシリコン層PSiと
同様に対応するワード線に結合されている。すなわち、
第９図においては、１個のメモリセルによって、１つの
回路ブロックが構成されていたが、本実施例において
は、複数のメモリセルによって、１つの回路ブロックが
構成されている。このようにしたことにより、第２層目
のアルミニウム層Al2（Wn）と導電性ポリシリコン層PSi
とを結合させるためのコンタクトホールの数を減らすこ
とが可能である。これにより、メモリセルの小型化を行
なう場合に、コンタクトホールの数あるいは、コンタク
トホールによって占有される面積の大きさによって生じ
る制限を小さくすることが可能となる。

〔効果〕

（１）メモリセルに含まれるような電界効果トランジ
スタへの駆動信号の供給は相対的に低抵抗の第１配線層
を介して行われるため、駆動信号に応答すべき前記電界
効果トランジスタへの駆動信号の伝達を比較的小さな遅
延時間を以って行うことができる。これにより、メモリ
セルなどの回路ブロックの動作速度を向上させることが
できる。さらに、第１配線層を一方向に向けて伝播する
駆動信号は、相対的に高抵抗の第２配線層上ではその中
間部から両側に向けて伝播し、この点においても前記駆
動信号に応答すべき電界効果トランジスタへの該駆動信
号の伝達を高速化することができるという効果がある。

（２）前記第１配線層に沿って要所で接続される複数
の第２配線層それ自体は相互に直結されていない。前記
第１配線層が断線すれば、断線箇所より遠端側に配置さ
れた第２配線層には駆動信号が伝達されず、当該第２配
線層にゲート電極が結合された電界効果トランジスタ
は、駆動手段の出力に拘らず動作しなくなる。或いは正
常に動作しなくなる。このことにより、上述した直流的
な動作試験によって、第１配線の断線を容易に検出する
ことができる。言い換えるならば、第１配線に断線が生
じているか否かが、簡単な試験で検出できる。

（３）各回路ブロックのそれぞれは、電界効果トラン
ジスタのような回転素子と、これを接続する比較的抵抗
値の前記電界効果トランジスタのゲート構成材料で成る
第２配線層のような配線手段とを含む。この比較的抵抗
値の大きな配線手段はその中間部において、伝播遅延時
間を小さくするための金属を含む第１配線層のような金
属配線層と一箇所で結合されている。これにより、各回
路ブロックには常に金属配線層を介して所定の信号が供
給される。金属配線層に断線が生じると、断線箇所より
遠端側の回路ブロックには、信号が伝達されない。この
ことにより、直流的な動作試験のみによって、伝播遅延
を小さくするための金属配線層の不良を検出することが
できるという効果が得られる。また、このことにより、
半導体集積回路装置の選別を高速に且つ高信頼生のもと
に行なうことができるという効果が得られる。

（４）断線箇所より遠端側の回路ブロックは正常に動
作しない（あるいは動作しない）。そのため、大規模集
積回路の内部回路の評価も比較的簡単に行なうことがで
きるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ワード線を構
成するアルミニウム層は、モリブデンのような金属配線
層であってもよい。即ち金属を含む第１配線層はアルミ
ニウム配線に限定されず、モリブデン配線であってもよ
く、さらにはモリブデン同様に高融点金属であるタング
ステンを含む配線層であってもよい。また、第２配線層
はポリシリコンに限定されない。

〔利用分野〕

以上、本発明を横型ROM及びスタティック型RAMに適用し
た例について説明したが、これに限定されるものではな
く、各種プログラマブルROM或いはダイナミック型RAMの
メモリアレイ（ワード線，データ線又は回路の接地線）
の他、比較的長い配線に多数の回路素子が接続される回
路を含む半導体集積回路に広く利用できるものである

【図面の簡単な説明】

第１図は、本発明が適用されたROMの一実施例を示す回
路図、第２図は、ROMのレイアウトに合わせて描かれた回路
図、第３図は、本発明が適用された大規模半導体集積回路装
置の一実施例を示すブロック図、第４図は、第３図に示されているROM ROの一実施例を示
す回路図、第５図は、第４図に示されているROMの回路図に対応し
たROMのレイアウトを示す平面図、第６図は、第５図に示されているレイアウト図のＡ−Ａ
断面図、第７図は、第５図に示されているレイアウト図のＢ−Ｂ
断面図、第８図は、第５図に示されているレイアウト図のＣ−Ｃ
断面図、第９図は、第３図に示されているRAM RAの一実施例を示
す回路図、第10図は、第９図に示されているRAMの回路図に対応し
たRAMのレイアウトを示す平面図、第11図は、本発明が適用されたRAMの他の実施例を示す
回路図である。

Claims

【特許請求の範囲】

【請求項１】複数個のメモリセルが行列方向にマトリク
ス配置され、同一行に配置されたメモリセルの選択端子
が行毎にワード線に接続され、同一列に配置されたメモ
リセルのデータ端子が列毎にデータ線に接続されたメモ
リアレイを備えて成る半導体集積回路装置において、上記それぞれのワード線は、第１配線層と、この第１配
線層にそれぞれ中間部にて１箇所だけで結合され相互に
分断されて当該第１配線層に並設された複数の第２配線
層とから成り、上記第１配線層は、アドレス信号のデコード結果に基づ
いてワード線駆動信号を出力する駆動回路の出力端子に
一端が結合され、且つ金属を含んで上記第２配線層より
も低抵抗にされて成り、上記第２配線層は、上記第１配線層との結合部分を挟ん
でその両側にそれぞれ上記メモリセルの選択端子を構成
する電界効果トランジスタのゲート電極が結合され、当
該電界効果トランジスタのゲート電極材料を含んで成
る、ものであることを特徴とする半導体集積回路装置。
【請求項２】上記メモリセルを選択するためのアドレス
信号を生成し、それに従ってメモリセルとの間でデータ
をやりとりする論理回路を同一半導体基板に含んで成る
ものであることを特徴とする特許請求の範囲第１項記載
の半導体集積回路装置。