JPH0536932A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0536932A JPH0536932A JP3192850A JP19285091A JPH0536932A JP H0536932 A JPH0536932 A JP H0536932A JP 3192850 A JP3192850 A JP 3192850A JP 19285091 A JP19285091 A JP 19285091A JP H0536932 A JPH0536932 A JP H0536932A
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Abstract
(57)【要約】
【目的】 ワードシャント領域のワード線，裏打ち用配
線の設計ルールを緩和して、ＤＲＡＭの記憶容量増大お
よび高速化を図る。 【構成】 ＤＲＡＭ１は、メモリセルアレイが複数の領
域１１に分割され、ワード線ＷＬに沿って低抵抗の裏打
ち用配線ＳＬが形成されると共に前記メモリアレイ領域
に間にワードシャント領域１３が形成される。前記ワー
ド線及び裏打ち用配線は、ワードシャント領域の両端で
全ての本数に対し所定の比率の本数だけ切断され、該切
断されたワード線ＷＬ3，ＷＬ4及び裏打ち用配線ＳＬ
3，ＳＬ4が前記ワード線よりも低抵抗の配線層ＭＬ3，
ＭＬ4で接続されている。前記切断されたワード線及び
裏打ち用配線を接続する配線層は、ＤＲＡＭのビット線
を構成する配線層と同一工程で形成された第１のアルミ
配線層に構成されている。
線の設計ルールを緩和して、ＤＲＡＭの記憶容量増大お
よび高速化を図る。 【構成】 ＤＲＡＭ１は、メモリセルアレイが複数の領
域１１に分割され、ワード線ＷＬに沿って低抵抗の裏打
ち用配線ＳＬが形成されると共に前記メモリアレイ領域
に間にワードシャント領域１３が形成される。前記ワー
ド線及び裏打ち用配線は、ワードシャント領域の両端で
全ての本数に対し所定の比率の本数だけ切断され、該切
断されたワード線ＷＬ3，ＷＬ4及び裏打ち用配線ＳＬ
3，ＳＬ4が前記ワード線よりも低抵抗の配線層ＭＬ3，
ＭＬ4で接続されている。前記切断されたワード線及び
裏打ち用配線を接続する配線層は、ＤＲＡＭのビット線
を構成する配線層と同一工程で形成された第１のアルミ
配線層に構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路技術さ
らには半導体集積回路の配線構造に適用して有効な技術
に関し、特に、ワード線の低抵抗化のために裏打ち用金
属配線を設けるようにした所謂「ワードシャント構造」
を採る半導体記憶装置に適用して有効な技術に関するも
のである。
らには半導体集積回路の配線構造に適用して有効な技術
に関し、特に、ワード線の低抵抗化のために裏打ち用金
属配線を設けるようにした所謂「ワードシャント構造」
を採る半導体記憶装置に適用して有効な技術に関するも
のである。
【０００２】
【従来の技術】ダイナミック型ＲＡＭ（ＤＲＡＭ）で
は、データ線（ビット線）が第１のＡｌ配線層にて形成
され、一方、ワード線がポリシリコンやポリシリサイド
等の比較的抵抗値の高い配線層（ワード線配線層）に形
成されている。このような構成においては、ワード線の
駆動端から終端までの駆動信号の伝播遅延が大きいた
め、これを最小限にすべく、ワードシャント構造が用い
られている。このワードシャント構造が用いられた半導
体記憶装置（ＤＲＡＭ）ではワード線に沿って、このワ
ード線用配線層よりも抵抗値の低い裏打ち用の配線層
（例えば第２のＡｌ配線層）が配設され、上記ワード線
用配線層を裏打ち用配線層に導電接続（ショート）させ
て駆動信号の伝播遅延を防ぐようにしている（例えば特
公昭５７−４６６５８号によって公知）。
は、データ線（ビット線）が第１のＡｌ配線層にて形成
され、一方、ワード線がポリシリコンやポリシリサイド
等の比較的抵抗値の高い配線層（ワード線配線層）に形
成されている。このような構成においては、ワード線の
駆動端から終端までの駆動信号の伝播遅延が大きいた
め、これを最小限にすべく、ワードシャント構造が用い
られている。このワードシャント構造が用いられた半導
体記憶装置（ＤＲＡＭ）ではワード線に沿って、このワ
ード線用配線層よりも抵抗値の低い裏打ち用の配線層
（例えば第２のＡｌ配線層）が配設され、上記ワード線
用配線層を裏打ち用配線層に導電接続（ショート）させ
て駆動信号の伝播遅延を防ぐようにしている（例えば特
公昭５７−４６６５８号によって公知）。
【０００３】このような従来のＤＲＡＭに採用されてい
たワードシャント領域における裏打ちの配線とワード線
（トランスファゲート）との接続状態を図４に示す。同
図中、ＷＬ0，ＷＬ1，ＷＬ2，ＷＬ3はワード線（トラン
スファゲート）でポリシリコン，ポリサイド等で形成さ
れ、ＳＬ0，ＳＬ1，ＳＬ2，ＳＬ3は裏打ち用配線でＡｌ
配線層（第２のＡｌ配線層）に形成されている（後述の
図３参照）。また、ＭＬ0，ＭＬ1，ＭＬ2，ＭＬ3は、上
記ワード線ＷＬ0〜ＷＬ3と裏打ち用配線ＳＬ0〜ＳＬ3と
を導電接続させるための中継アルミ領域（中継配線層）
である。かかるワードシャント構造では、中継アルミ領
域ＭＬ0〜ＭＬ3は、上記裏打ち用配線ＳＬ0〜ＳＬ3が形
成されたＡｌ配線層（第２のＡｌ配線層）とは異なるＡ
ｌ配線層（第２のＡｌ配線層）で形成され、これら中継
アルミ領域ＭＬ0〜ＭＬ3は、夫々の領域に設けられたコ
ンタクトホールＣＯＮＴ0〜Ｔ3を介してワード線ＷＬ0
〜ＷＬ3に、またスルーホールＴＨ0〜ＴＨ3を介して夫
々裏打ち用配線ＳＬ0〜ＳＬ3に接続されている。このよ
うなワードシャント構造を採る半導体記憶装置（ＤＲＡ
Ｍ）の一例として、例えば日立製作所のＨＭ５１４１０
０が知られている。
たワードシャント領域における裏打ちの配線とワード線
（トランスファゲート）との接続状態を図４に示す。同
図中、ＷＬ0，ＷＬ1，ＷＬ2，ＷＬ3はワード線（トラン
スファゲート）でポリシリコン，ポリサイド等で形成さ
れ、ＳＬ0，ＳＬ1，ＳＬ2，ＳＬ3は裏打ち用配線でＡｌ
配線層（第２のＡｌ配線層）に形成されている（後述の
図３参照）。また、ＭＬ0，ＭＬ1，ＭＬ2，ＭＬ3は、上
記ワード線ＷＬ0〜ＷＬ3と裏打ち用配線ＳＬ0〜ＳＬ3と
を導電接続させるための中継アルミ領域（中継配線層）
である。かかるワードシャント構造では、中継アルミ領
域ＭＬ0〜ＭＬ3は、上記裏打ち用配線ＳＬ0〜ＳＬ3が形
成されたＡｌ配線層（第２のＡｌ配線層）とは異なるＡ
ｌ配線層（第２のＡｌ配線層）で形成され、これら中継
アルミ領域ＭＬ0〜ＭＬ3は、夫々の領域に設けられたコ
ンタクトホールＣＯＮＴ0〜Ｔ3を介してワード線ＷＬ0
〜ＷＬ3に、またスルーホールＴＨ0〜ＴＨ3を介して夫
々裏打ち用配線ＳＬ0〜ＳＬ3に接続されている。このよ
うなワードシャント構造を採る半導体記憶装置（ＤＲＡ
Ｍ）の一例として、例えば日立製作所のＨＭ５１４１０
０が知られている。
【０００４】
【発明が解決しようとする課題】しかし、ＤＲＡＭは、
一方でその記憶容量の増大並びに高速化を図るため回路
素子の微細化とともにメモリを構成するＭＯＳトランス
ファゲートのピッチ、即ちワード線の設置間隔を狭める
ことが望まれている。然るに、上記従来のＤＲＡＭでは
図４に示すように、裏打ち用配線ＳＬ0〜ＳＬ3とトラン
スファゲートを形成するワード線ＷＬ0〜ＷＬ3とを夫々
導電接続するための中継アルミ領域の横幅がコンタクト
ホールやスルーホールを形成する関係で上記配線ＳＬ0
〜ＳＬ3，ＷＬ0〜ＷＬ3より幅広となる。これはワード
線と裏打ち用配線とを正常に導通させるスルーホールの
幅をある程度確保しなければならないことや、トランス
ファゲートと裏打ち用配線との合わせ余裕、更にはスル
ーホール形成部のスペースに余裕を持たせなければなら
ないためである。従って、ワードシャントが形成される
領域では、ワード線同士のピッチが広がってしまい特に
中継アルミ領域付近の各素子の配線の横幅が広くなる。
一方でその記憶容量の増大並びに高速化を図るため回路
素子の微細化とともにメモリを構成するＭＯＳトランス
ファゲートのピッチ、即ちワード線の設置間隔を狭める
ことが望まれている。然るに、上記従来のＤＲＡＭでは
図４に示すように、裏打ち用配線ＳＬ0〜ＳＬ3とトラン
スファゲートを形成するワード線ＷＬ0〜ＷＬ3とを夫々
導電接続するための中継アルミ領域の横幅がコンタクト
ホールやスルーホールを形成する関係で上記配線ＳＬ0
〜ＳＬ3，ＷＬ0〜ＷＬ3より幅広となる。これはワード
線と裏打ち用配線とを正常に導通させるスルーホールの
幅をある程度確保しなければならないことや、トランス
ファゲートと裏打ち用配線との合わせ余裕、更にはスル
ーホール形成部のスペースに余裕を持たせなければなら
ないためである。従って、ワードシャントが形成される
領域では、ワード線同士のピッチが広がってしまい特に
中継アルミ領域付近の各素子の配線の横幅が広くなる。
【０００５】このため、ワード線同士の間にできるピッ
チがメモリアレイが形成された領域でもこのワードシャ
ント領域でのピッチに束縛されて制限されることとな
り、メモリアレイ領域においては、より多くのワード線
を形成することが設計上可能な場合であっても、ワード
シャント領域に形成可能なワード線の数が制約されるた
めＤＲＡＭの記憶容量増大および高速化を図ることが困
難であった。
チがメモリアレイが形成された領域でもこのワードシャ
ント領域でのピッチに束縛されて制限されることとな
り、メモリアレイ領域においては、より多くのワード線
を形成することが設計上可能な場合であっても、ワード
シャント領域に形成可能なワード線の数が制約されるた
めＤＲＡＭの記憶容量増大および高速化を図ることが困
難であった。
【０００６】本発明はかかる事情に鑑みてなされたもの
で、ワードシャント領域のワード線，裏打ち用配線の設
計ルールを緩和して、裏打ち用配線とワード線とを導通
させるスルーホールのための余裕や、ワード線あるいは
裏打ち用配線との合わせ余裕、更にはスルーホール形成
部のスペースにある程度の余裕を確保しつつ、一定幅の
ワードシャント領域に配設可能なワード線の本数を増や
し、もってＤＲＡＭの記憶容量増大および高速化を図る
ことをその目的とする。この発明の前記ならびにそのほ
かの目的と新規な特徴については、本明細書の記述およ
び添附図面から明らかになるであろう。
で、ワードシャント領域のワード線，裏打ち用配線の設
計ルールを緩和して、裏打ち用配線とワード線とを導通
させるスルーホールのための余裕や、ワード線あるいは
裏打ち用配線との合わせ余裕、更にはスルーホール形成
部のスペースにある程度の余裕を確保しつつ、一定幅の
ワードシャント領域に配設可能なワード線の本数を増や
し、もってＤＲＡＭの記憶容量増大および高速化を図る
ことをその目的とする。この発明の前記ならびにそのほ
かの目的と新規な特徴については、本明細書の記述およ
び添附図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明の半導体記憶装置では、マト
リクス状に配置された複数個のメモリセルの選択端子を
高抵抗の導電層に形成されたワード線に結合すると共に
データ端子をビット線に結合して成るメモリセルアレイ
が複数のメモリアレイ領域に分割され、前記ワード線に
沿って低抵抗の裏打ち用配線が形成されると共に前記分
割されたメモリアレイ領域に挟まれた領域にワードシャ
ント領域が形成され、このワードシャント領域で前記ワ
ード線と裏打ち用配線とが導電接続され、更に、前記ワ
ード線若しくはワード線及び裏打ち用配線がワードシャ
ント領域内で切断され、該切断されたワード線若しくは
ワード線及び裏打ち用配線が前記ワード線よりも低抵抗
の配線層で接続するようになっている。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明の半導体記憶装置では、マト
リクス状に配置された複数個のメモリセルの選択端子を
高抵抗の導電層に形成されたワード線に結合すると共に
データ端子をビット線に結合して成るメモリセルアレイ
が複数のメモリアレイ領域に分割され、前記ワード線に
沿って低抵抗の裏打ち用配線が形成されると共に前記分
割されたメモリアレイ領域に挟まれた領域にワードシャ
ント領域が形成され、このワードシャント領域で前記ワ
ード線と裏打ち用配線とが導電接続され、更に、前記ワ
ード線若しくはワード線及び裏打ち用配線がワードシャ
ント領域内で切断され、該切断されたワード線若しくは
ワード線及び裏打ち用配線が前記ワード線よりも低抵抗
の配線層で接続するようになっている。
【０００８】
【作用】前記した手段によれば、切断されたワード線，
裏打ち用配線若しくはワード線及び裏打ち用配線の接続
が、他の配線層、例えばワードシャント領域の第２のア
ルミ配線層（ビット線が形成される配線層）を用いて行
うことが可能となるので、切断されたワード線の本数分
必要であった幅の広い中継アルミ領域が不要となり、更
に切断されたワード線，裏打ち配線の幅だけワードシャ
ント領域の設計ルールが緩められる。
裏打ち用配線若しくはワード線及び裏打ち用配線の接続
が、他の配線層、例えばワードシャント領域の第２のア
ルミ配線層（ビット線が形成される配線層）を用いて行
うことが可能となるので、切断されたワード線の本数分
必要であった幅の広い中継アルミ領域が不要となり、更
に切断されたワード線，裏打ち配線の幅だけワードシャ
ント領域の設計ルールが緩められる。
【０００９】
【実施例】以下、本発明に係わる半導体記憶装置（ＤＲ
ＡＭ）の一実施例について添付図面を参照して説明す
る。図１には本発明の一実施例に係るワードシャント構
造が採用された半導体記憶装置１の回路構成が示され、
図２には当該半導体記憶装置のワードシャント領域ＷＳ
の一部詳細構成が平面図にて示されている。
ＡＭ）の一実施例について添付図面を参照して説明す
る。図１には本発明の一実施例に係るワードシャント構
造が採用された半導体記憶装置１の回路構成が示され、
図２には当該半導体記憶装置のワードシャント領域ＷＳ
の一部詳細構成が平面図にて示されている。
【００１０】図１の各回路ブロックを構成する回路素子
は、公知のＭＯＳ半導体集積回路製造技術によって、単
結晶シリコンのような１個の半導体基板上に形成され、
メモリアレイを形成するＭＯＳは、本実施例では主にｎ
チャンネル型ＭＯＳが用いられている。
は、公知のＭＯＳ半導体集積回路製造技術によって、単
結晶シリコンのような１個の半導体基板上に形成され、
メモリアレイを形成するＭＯＳは、本実施例では主にｎ
チャンネル型ＭＯＳが用いられている。
【００１１】図１に示すように本実施例の半導体記憶装
置１は、１トランジスタ１キャバシタ型のメモリセルか
らなるダイナミックＲＡＭ（ＤＲＡＭ）であり、図中１
１はメモリセルアレイ、１２はワードドライバ、１３は
メモリセルアレイの間に設けられたワードシャント領域
（ＷＳ）である。このうちワードドライバ１２には図示
省略のアドレスデコーダ，アドレスバッファが接続さ
れ、一方、メモリアレイ１１のビット線が延びる方向に
は図示省略のセンスアンプアレイ，カラム選択スイッチ
回路，カラムアドレスデコーダ等が接続されている。
置１は、１トランジスタ１キャバシタ型のメモリセルか
らなるダイナミックＲＡＭ（ＤＲＡＭ）であり、図中１
１はメモリセルアレイ、１２はワードドライバ、１３は
メモリセルアレイの間に設けられたワードシャント領域
（ＷＳ）である。このうちワードドライバ１２には図示
省略のアドレスデコーダ，アドレスバッファが接続さ
れ、一方、メモリアレイ１１のビット線が延びる方向に
は図示省略のセンスアンプアレイ，カラム選択スイッチ
回路，カラムアドレスデコーダ等が接続されている。
【００１２】メモリセルアレイ１１は、特に制限されな
いが、折返しビット線方式とされ、同図の水平方向に配
置されるｎ組の相補ビット線ＤＬn・ＤＬn*〜ＤＬn・Ｄ
Ｌn*（図にはＤＬn・ＤＬn*のみが示され、記号＊は反
転若しくはローイネーブルであることを意味する）と、
垂直方向に配置される複数（ｍ＋１本）のワード線ＷＬ
0〜ＷＬmが設けられ、これらｎ＋１組の相補ビット線と
ｍ＋１本のワード線の交点に（ｎ＋１）×（ｍ＋１）個
のメモリセル１０が格子状に配置されている。
いが、折返しビット線方式とされ、同図の水平方向に配
置されるｎ組の相補ビット線ＤＬn・ＤＬn*〜ＤＬn・Ｄ
Ｌn*（図にはＤＬn・ＤＬn*のみが示され、記号＊は反
転若しくはローイネーブルであることを意味する）と、
垂直方向に配置される複数（ｍ＋１本）のワード線ＷＬ
0〜ＷＬmが設けられ、これらｎ＋１組の相補ビット線と
ｍ＋１本のワード線の交点に（ｎ＋１）×（ｍ＋１）個
のメモリセル１０が格子状に配置されている。
【００１３】メモリセルアレイ１１の各メモリセル１０
は、１トランジスタ型のメモリセルであり、それぞれ情
報蓄積用キャパシタ（以下単に「蓄積容量」と称す）Ｃ
ｓ及びアドレス選択用ＭＯＳトランジスタＱｍにより構
成されている。メモリセルアレイ１１の同一の行に配置
されるｍ＋１個のメモリセル１０のアドレス選択用ＭＯ
ＳトランジスタＱｍは、対応する相補ビット線ＤＬ0・
ＤＬ0*〜ＤＬn・ＤＬn*の非反転信号線又は反転信号線
に所定の規則性をもって交互に結合される。また、メモ
リセルアレイ１１の同一の列に配置されるｎ＋１個のメ
モリセル１０のアドレス選択用ＭＯＳトランジスタＱｍ
のゲート（トランスファゲート）は、対応するワード線
ＷＬ0〜ＷＬmにそれぞれ共通結合される。各メモリセル
１０の情報蓄積用キャパシタＣｓの他方の電極すなわち
セルプレートには、所定のセルフプレート電圧ＶＰＬが
共通に供給される。
は、１トランジスタ型のメモリセルであり、それぞれ情
報蓄積用キャパシタ（以下単に「蓄積容量」と称す）Ｃ
ｓ及びアドレス選択用ＭＯＳトランジスタＱｍにより構
成されている。メモリセルアレイ１１の同一の行に配置
されるｍ＋１個のメモリセル１０のアドレス選択用ＭＯ
ＳトランジスタＱｍは、対応する相補ビット線ＤＬ0・
ＤＬ0*〜ＤＬn・ＤＬn*の非反転信号線又は反転信号線
に所定の規則性をもって交互に結合される。また、メモ
リセルアレイ１１の同一の列に配置されるｎ＋１個のメ
モリセル１０のアドレス選択用ＭＯＳトランジスタＱｍ
のゲート（トランスファゲート）は、対応するワード線
ＷＬ0〜ＷＬmにそれぞれ共通結合される。各メモリセル
１０の情報蓄積用キャパシタＣｓの他方の電極すなわち
セルプレートには、所定のセルフプレート電圧ＶＰＬが
共通に供給される。
【００１４】メモリセルアレイ１１の要部を構成するワ
ード線ＷＬ0〜ＷＬmは、前記ワードドライバ１２の出力
端子に結合され、図示省略のローアドレスデコーダの出
力選択信号によって択一的に選択レベルに駆動される。
このローアドレスデコーダからのワード線選択信号を受
けたワードドライバ１２は、ワード線選択信号によって
指示される１本のワード線を選択レベルに駆動する。
ード線ＷＬ0〜ＷＬmは、前記ワードドライバ１２の出力
端子に結合され、図示省略のローアドレスデコーダの出
力選択信号によって択一的に選択レベルに駆動される。
このローアドレスデコーダからのワード線選択信号を受
けたワードドライバ１２は、ワード線選択信号によって
指示される１本のワード線を選択レベルに駆動する。
【００１５】また、前記ワードドライバ１２では、相補
ビット線のピッチ毎に単位回路が配置されており、同単
位回路は、対応するワード線を非選択レベルに初期化す
るためのｎチャンネル型ＭＯＳトランジスタＱ４０、対
応ワード線に選択駆動レベルを供給するためのｎチャン
ネル型ＭＯＳトランジスタＱ４１、及び前記選択駆動レ
ベルをセルフ・ブートストラップするためのｎチャンネ
ル型ＭＯＳトランジスタＱ４２を含む。図示例のワード
ドライバ１２では、４組の前記単位回路を一ユニットと
して順次選択信号ＸＤＥＣ０〜ＸＤＥＣｉが与えられ、
さらに各ユニットの単位回路には選択信号Ｘ００〜Ｘ１
１が与えられる。そして図示省略のローアドレスデコー
ダから出力される前記選択信号ＸＤＥＣ０〜ＸＤＥＣｉ
の内の一つと、前記選択信号Ｘ００〜Ｘ１１の内の一つ
が選択レベルになったときに、ワードドライバ１２に含
まれる１個の単位回路がこれに対応するワード線を電源
電圧Ｖｃｃ以上のブートストラップされたレベルにて駆
動する。
ビット線のピッチ毎に単位回路が配置されており、同単
位回路は、対応するワード線を非選択レベルに初期化す
るためのｎチャンネル型ＭＯＳトランジスタＱ４０、対
応ワード線に選択駆動レベルを供給するためのｎチャン
ネル型ＭＯＳトランジスタＱ４１、及び前記選択駆動レ
ベルをセルフ・ブートストラップするためのｎチャンネ
ル型ＭＯＳトランジスタＱ４２を含む。図示例のワード
ドライバ１２では、４組の前記単位回路を一ユニットと
して順次選択信号ＸＤＥＣ０〜ＸＤＥＣｉが与えられ、
さらに各ユニットの単位回路には選択信号Ｘ００〜Ｘ１
１が与えられる。そして図示省略のローアドレスデコー
ダから出力される前記選択信号ＸＤＥＣ０〜ＸＤＥＣｉ
の内の一つと、前記選択信号Ｘ００〜Ｘ１１の内の一つ
が選択レベルになったときに、ワードドライバ１２に含
まれる１個の単位回路がこれに対応するワード線を電源
電圧Ｖｃｃ以上のブートストラップされたレベルにて駆
動する。
【００１６】図２は、図１のメモリセルアレイ１１ａ，
１１ｂ間に形成されたワードシャント領域１３のみを抽
出して拡大図示した平面図である。同図に示すように、
本実施例のＤＲＡＭ１では、８本のワード線ＷＬ0〜Ｗ
Ｌ7のうち２本のワード線（図示例ではＷＬ3，ＷＬ4）
がワードシャント領域１３の両端側にて切断され、この
切断された２本のワード線ＷＬ3，ＷＬ4がその切断領域
の間を結ぶ中継Ａｌ配線ＭＬ３ｃ，ＭＬ４ｃにて電気的
に結ばれるようになっている。この中継Ａｌ配線は、他
の中継アルミ領域ＭＬ0，ＭＬ1，…とは異なり、これら
中継アルミ領域が形成された第１のワードシャント領域
１３ａの外側に形成された中継Ａｌ基部ＭＬ３ａ，ＭＬ
３ｂ及びＭＬ４ａ，Ｍｌ４ｂを、接続用の細いアルミ接
続線ＭＬ３ｃ，ＭＬ４ｃにて夫々導電接続するものであ
り、この細いアルミ接続線ＭＬ３ｃ，ＭＬ４ｃは、中継
アルミ領域ＭＬ0〜2，ＭＬ5〜7が形成されたＡｌ配線層
（メモリアレイ領域でビット線が形成される配線層、第
１のアルミ配線層）を上記中継アルミ領域ＭＬ0〜2，Ｍ
Ｌ5〜7の間を縫うように配線されて、ワードシャント領
域１３の図２中縦方向の幅Ｌ１３を狭めるようにしてい
る。このアルミ接続線によって互いに接続された中継Ａ
ｌ基部ＭＬ３ａ，３ｂ，ＭＬ４ａ，４ｂは、上記切断さ
れたワード配線の両端ＷＬ31，ＷＬ32，ＷＬ41，ＷＬ42
にコンタクトホールＣＯＮＴ３ａ，３ｂ，ＣＯＮＴ４
ａ，４ｂを介して夫々導電接続され、一方で、ワード線
ＷＬ3，ＷＬ4を夫々裏打ちする裏打ち用配線（第２のア
ルミ配線層に形成されている）の両端ＳＬ30，ＳＬ31，
ＳＬ40，ＳＬ41に、夫々、スルーホールＴＨ３ａ，３
ｂ，ＴＨ４ａ，４ｂを介して接続されている。
１１ｂ間に形成されたワードシャント領域１３のみを抽
出して拡大図示した平面図である。同図に示すように、
本実施例のＤＲＡＭ１では、８本のワード線ＷＬ0〜Ｗ
Ｌ7のうち２本のワード線（図示例ではＷＬ3，ＷＬ4）
がワードシャント領域１３の両端側にて切断され、この
切断された２本のワード線ＷＬ3，ＷＬ4がその切断領域
の間を結ぶ中継Ａｌ配線ＭＬ３ｃ，ＭＬ４ｃにて電気的
に結ばれるようになっている。この中継Ａｌ配線は、他
の中継アルミ領域ＭＬ0，ＭＬ1，…とは異なり、これら
中継アルミ領域が形成された第１のワードシャント領域
１３ａの外側に形成された中継Ａｌ基部ＭＬ３ａ，ＭＬ
３ｂ及びＭＬ４ａ，Ｍｌ４ｂを、接続用の細いアルミ接
続線ＭＬ３ｃ，ＭＬ４ｃにて夫々導電接続するものであ
り、この細いアルミ接続線ＭＬ３ｃ，ＭＬ４ｃは、中継
アルミ領域ＭＬ0〜2，ＭＬ5〜7が形成されたＡｌ配線層
（メモリアレイ領域でビット線が形成される配線層、第
１のアルミ配線層）を上記中継アルミ領域ＭＬ0〜2，Ｍ
Ｌ5〜7の間を縫うように配線されて、ワードシャント領
域１３の図２中縦方向の幅Ｌ１３を狭めるようにしてい
る。このアルミ接続線によって互いに接続された中継Ａ
ｌ基部ＭＬ３ａ，３ｂ，ＭＬ４ａ，４ｂは、上記切断さ
れたワード配線の両端ＷＬ31，ＷＬ32，ＷＬ41，ＷＬ42
にコンタクトホールＣＯＮＴ３ａ，３ｂ，ＣＯＮＴ４
ａ，４ｂを介して夫々導電接続され、一方で、ワード線
ＷＬ3，ＷＬ4を夫々裏打ちする裏打ち用配線（第２のア
ルミ配線層に形成されている）の両端ＳＬ30，ＳＬ31，
ＳＬ40，ＳＬ41に、夫々、スルーホールＴＨ３ａ，３
ｂ，ＴＨ４ａ，４ｂを介して接続されている。
【００１７】ところで上述した配線構造のワードシャン
ト領域１３では、従来ワード線の本数分形成されていた
裏打ち用配線、中継アルミ領域さらにはワード線自体が
間引きされているのでこの領域での設計パターンに余裕
ができレイアウトがし易くなる。尚、上記ワードシャン
ト領域１３の配線構造を採用した場合、ワード線が延び
る方向のワードシャント領域の長さ（図中横方向の長
さ）が、従前のもの（図４参照）に比して長くなる。し
かし、１つのＤＲＡＭ（例えば４メガＤＲＡＭ）でワー
ドシャント領域が設けられるのは、８ヶ所程度であり、
ＬＳＩチップ全体の長さに与える影響は少ない。これに
対し、本実施例のワードシャント構造を採用した場合、
ワード線８本を１ユニットとしてピッチが縮小されるの
で、ワード線が１０２４本程度設けられる４メガＤＲＡ
Ｍでは、図中縦方向の縮小幅が大きくなってＬＳＩ全体
としての微細化が図られる。
ト領域１３では、従来ワード線の本数分形成されていた
裏打ち用配線、中継アルミ領域さらにはワード線自体が
間引きされているのでこの領域での設計パターンに余裕
ができレイアウトがし易くなる。尚、上記ワードシャン
ト領域１３の配線構造を採用した場合、ワード線が延び
る方向のワードシャント領域の長さ（図中横方向の長
さ）が、従前のもの（図４参照）に比して長くなる。し
かし、１つのＤＲＡＭ（例えば４メガＤＲＡＭ）でワー
ドシャント領域が設けられるのは、８ヶ所程度であり、
ＬＳＩチップ全体の長さに与える影響は少ない。これに
対し、本実施例のワードシャント構造を採用した場合、
ワード線８本を１ユニットとしてピッチが縮小されるの
で、ワード線が１０２４本程度設けられる４メガＤＲＡ
Ｍでは、図中縦方向の縮小幅が大きくなってＬＳＩ全体
としての微細化が図られる。
【００１８】図３は、シャント領域１３での裏打ち用配
線ＳＬ（ＳＬ0〜7）と、ワード線ＷＬ（ＷＬ0〜7）との
接続状態を示す半導体記憶装置の断面図である。中継ア
ルミ領域ＭＬ0〜2，ＭＬ5〜7又はアルミ接続線ＭＬ３
ｃ，４ｃが形成される第１のアルミ配線層ＭＬは、同図
に示すように、ワード線ＷＬが形成されるポリシリコン
層と、裏打ち用の第２のアルミ配線層ＳＬとの間に形成
され、ワード線ＷＬと第１のアルミ配線層ＡＬ１とがコ
ンタクトホールＣＯＮＴ0〜7を介して導電接続され、一
方、第２のアルミ配線層ＡＬ２と第１のアルミ配線層Ａ
Ｌ１とがスルーホールＴＨ0〜7を介して導電接続されて
いる。尚、図中１６はｐ型半導体基板を、１７はウェル
領域（ｐウェル）をさし、１８はＬＯＣＯＳ膜を、１９
は層間絶縁膜を夫々さす。
線ＳＬ（ＳＬ0〜7）と、ワード線ＷＬ（ＷＬ0〜7）との
接続状態を示す半導体記憶装置の断面図である。中継ア
ルミ領域ＭＬ0〜2，ＭＬ5〜7又はアルミ接続線ＭＬ３
ｃ，４ｃが形成される第１のアルミ配線層ＭＬは、同図
に示すように、ワード線ＷＬが形成されるポリシリコン
層と、裏打ち用の第２のアルミ配線層ＳＬとの間に形成
され、ワード線ＷＬと第１のアルミ配線層ＡＬ１とがコ
ンタクトホールＣＯＮＴ0〜7を介して導電接続され、一
方、第２のアルミ配線層ＡＬ２と第１のアルミ配線層Ａ
Ｌ１とがスルーホールＴＨ0〜7を介して導電接続されて
いる。尚、図中１６はｐ型半導体基板を、１７はウェル
領域（ｐウェル）をさし、１８はＬＯＣＯＳ膜を、１９
は層間絶縁膜を夫々さす。
【００１９】尚、アルミ接続線ＭＬ３ｃ，ＭＬ４ｃ等が
形成される第１アルミ配線層は、裏打ち用配線ＳＬ0〜
ＳＬ7が形成される第２アルミ配線層に比べてその膜圧
が薄く抵抗値が高い（半導体装置では平坦化のために下
層構造はできるだむ薄くすることが望まれる）。このた
め単にＤＲＡＭ１の高速化を追究するためには、なるべ
く裏打ち用配線ＳＬ0〜ＳＬ7を用いてワードシャント構
造を達成する方が好ましい。従って本実施例ではＤＲＡ
Ｍの高速化と、記憶容量増大・素子の微細化とのバラン
スを考えて８本のワード線のうち２本のワード線をワー
ドシャント領域１３の両側にて切断し、本発明の構造を
採用した。従って、高速化と高微細化の何れを重視する
かによってこの比率は自由に選択可能である。
形成される第１アルミ配線層は、裏打ち用配線ＳＬ0〜
ＳＬ7が形成される第２アルミ配線層に比べてその膜圧
が薄く抵抗値が高い（半導体装置では平坦化のために下
層構造はできるだむ薄くすることが望まれる）。このた
め単にＤＲＡＭ１の高速化を追究するためには、なるべ
く裏打ち用配線ＳＬ0〜ＳＬ7を用いてワードシャント構
造を達成する方が好ましい。従って本実施例ではＤＲＡ
Ｍの高速化と、記憶容量増大・素子の微細化とのバラン
スを考えて８本のワード線のうち２本のワード線をワー
ドシャント領域１３の両側にて切断し、本発明の構造を
採用した。従って、高速化と高微細化の何れを重視する
かによってこの比率は自由に選択可能である。
【００２０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、中
継Ａｌ基部ＭＬ３ａ，３ｂ，ＭＬ４ａ，４ｂ及びこれら
を互いに接続するアルミ接続線ＭＬ３ｃ，ＭＬ４ｃは、
本実施例では第１のＡｌ配線層に形成するようにした
が、低抵抗の他の配線層で形成してもよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、中
継Ａｌ基部ＭＬ３ａ，３ｂ，ＭＬ４ａ，４ｂ及びこれら
を互いに接続するアルミ接続線ＭＬ３ｃ，ＭＬ４ｃは、
本実施例では第１のＡｌ配線層に形成するようにした
が、低抵抗の他の配線層で形成してもよい。
【００２１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、この発明はそれ
に限定されるものでなく、高抵抗の配線にて信号を伝播
する構成の全ての半導体装置に適用可能である。
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、この発明はそれ
に限定されるものでなく、高抵抗の配線にて信号を伝播
する構成の全ての半導体装置に適用可能である。
【００２２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。即ち、ワードシャント領域のワード
線，裏打ち配線等のピッチに余裕ができ、メモリアレイ
が形成された領域でのワード線のレイアウトが、ワード
シャント領域でのレイアウトに束縛されて制限されるこ
とがなくなってこのメモリアレイ領域の設計に余裕がで
き、ＤＲＡＭの記憶容量増大，高速化が達成できる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。即ち、ワードシャント領域のワード
線，裏打ち配線等のピッチに余裕ができ、メモリアレイ
が形成された領域でのワード線のレイアウトが、ワード
シャント領域でのレイアウトに束縛されて制限されるこ
とがなくなってこのメモリアレイ領域の設計に余裕がで
き、ＤＲＡＭの記憶容量増大，高速化が達成できる。
【図１】本発明が適用された半導体記憶装置（ＤＲＡ
Ｍ）の回路図である。
Ｍ）の回路図である。
【図２】本発明に係わるワードシャント領域を拡大図示
した平面図である。
した平面図である。
【図３】ワードシャント構造での各層の接続状態を示す
断面図である。
断面図である。
【図４】従来ワードシャント構造を拡大図示した平面図
である。
である。
１０ メモリセル
１１ メモリセルアレイ
１３ ワードシャント領域（ＷＳ）
ＤＬ0・ＤＬ0*〜ＤＬn・ＤＬn* ビット線
ＭＬ0〜ＭＬ2，ＭＬ5〜ＭＬ7 中継アルミ領域
ＭＬ３，ＭＬ４ 中継Ａｌ線
ＭＬ３ａ，３ｂ，ＭＬ４ａ，４ｂ 中継Ａｌ基部
ＭＬ３ｃ，ＭＬ４ｃ 中継アルミ接続線
ＳＬ0〜ＳＬ7 裏打ち用配線
Ｑｍ アドレス選択用ＭＯＳトランジスタ
ＷＬ0〜ＷＬm ワード線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 尋木 正紀
東京都青梅市今井2326番地 株式会社日立
製作所デバイス開発センタ内
(72)発明者 荒井 公司
東京都小平市上水本町５丁目20番１号 日
立超エル・エス・アイ・エンジニアリング
株式会社内
(72)発明者 松浦 展巳
東京都小平市上水本町５丁目20番１号 日
立超エル・エス・アイ・エンジニアリング
株式会社内
Claims (3)
- 【請求項１】 マトリクス状に配置された複数個のメモ
リセルの選択端子を高抵抗の導電層に形成されたワード
線に結合すると共にデータ端子をビット線に結合して成
るメモリセルアレイが複数のメモリアレイ領域に分割さ
れ、前記ワード線に沿って低抵抗の裏打ち用配線が形成
されると共に前記分割されたメモリアレイ領域に挟まれ
た領域にワードシャント領域が形成され、このワードシ
ャント領域で前記ワード線と裏打ち用配線とが導電接続
されている半導体記憶装置において、前記ワード線若し
くはワード線及び裏打ち用配線がワードシャント領域内
で切断され、該切断されたワード線若しくはワード線及
び裏打ち用配線が前記ワード線よりも低抵抗の配線層で
接続されていることを特徴とする半導体記憶装置。 - 【請求項２】 前記ワード線若しくはワード線及び裏打
ち用配線の切断は、シャント領域に形成された全てのワ
ード線若しくはワード線及び裏打ち用配線の本数に対し
て所定の比率の本数だけ行われていることを特徴とする
半導体記憶装置。 - 【請求項３】 前記切断されたワード線若しくはワード
線及び裏打ち用配線が接続される配線層は、前記ビット
線を構成する配線層と同一工程で形成された配線層によ
り構成されていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192850A JPH0536932A (ja) | 1991-08-01 | 1991-08-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192850A JPH0536932A (ja) | 1991-08-01 | 1991-08-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536932A true JPH0536932A (ja) | 1993-02-12 |
Family
ID=16298013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3192850A Pending JPH0536932A (ja) | 1991-08-01 | 1991-08-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536932A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10261771A (ja) * | 1996-06-28 | 1998-09-29 | Texas Instr Inc <Ti> | ワード線ストラップ回路 |
| US5969420A (en) * | 1994-01-20 | 1999-10-19 | Mitsubushi Denki Kabushiki Kaisha | Semiconductor device comprising a plurality of interconnection patterns |
| JP2009158514A (ja) * | 2007-12-25 | 2009-07-16 | Hitachi Ltd | 半導体記憶装置 |
-
1991
- 1991-08-01 JP JP3192850A patent/JPH0536932A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969420A (en) * | 1994-01-20 | 1999-10-19 | Mitsubushi Denki Kabushiki Kaisha | Semiconductor device comprising a plurality of interconnection patterns |
| US6404056B1 (en) | 1994-01-20 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| JPH10261771A (ja) * | 1996-06-28 | 1998-09-29 | Texas Instr Inc <Ti> | ワード線ストラップ回路 |
| JP2008227519A (ja) * | 1996-06-28 | 2008-09-25 | Texas Instr Inc <Ti> | ワード線ストラップ回路 |
| JP2009158514A (ja) * | 2007-12-25 | 2009-07-16 | Hitachi Ltd | 半導体記憶装置 |
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