JP2009158514A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】ワード線(上層ワード線UWL)の配線順序を入れ換えるツイスト接続部WCA1をワード線のほぼ中央部に設け、そのツイスト接続部WCA1の下部領域に、ワード線の非選択状態の電位レベルを出力するレベル安定化回路TRを配置する。
【選択図】図8
Description
図1は、本発明の実施の形態1による半導体記憶装置において、その全体構成の一例を示すブロック図である。図1に示す半導体記憶装置は、例えばDRAMチップであり、チップCHIP内に、制御回路および入出力回路を含んだ周辺回路PERIと、複数のメモリブロックBLKを備えた構成となっている。制御回路にはクロック、アドレス、制御信号がチップ外部から入力され、チップの動作モードの決定やアドレスのプリデコードが行われる。入出力回路は入出力バッファを備え、チップ外部からライトデータが入力され、チップ外部へリードデータを出力する。
図8は、本発明の実施の形態2による半導体記憶装置において、図4におけるメモリサブアレーSARYの詳細な構成例を示す回路図である。図9は、図8におけるワード線の配線順序を入れ換えるツイスト接続部WCA1とその下部領域に配置されてワード線の非選択状態のレベルを出力するレベル安定化回路のレイアウト構成例を示す平面図である。本実施の形態2の構成例は、実施の形態1の構成例と比較して、ワード線の配線順序を入れ変えるツイスト接続方法を変更したことによりレベル安定化回路の配置を2列配置としたことが主要な特徴となっている。
図12は、本発明の実施の形態3による半導体記憶装置において、図4におけるメモリサブアレーSARYの詳細な構成例を示す回路図である。図12の構成例は、前述した実施の形態2の構成例と比較して、サブワードドライバSWDの配置が異なる。すなわち、ワード線WL0,WL1,WL4,WL5を左側から駆動するようにサブワードドライバを配置し、ワード線WL2,WL3,WL6,WL7を右側から駆動するようにサブワードドライバを配置する。このような構成例にすることで、一つのサブワードドライバに隣接した2本のワード線が接続されるため、レベンソン型位相シフト技術を用いたリソグラフィーを行う場合、レイアウトパターンの形成がしやすい利点がある。
図13は、本発明の実施の形態4による半導体記憶装置において、図4におけるメモリサブアレーSARYの詳細な構成例を示す回路図である。図13の構成例は、前述した実施の形態2の構成例に対して上層ワード線の遠端部の領域LMAにもレベル安定化回路を追加したものとなっている。つまり、ワード線1本にレベル安定化回路を2個配置することになる。上層ワード線の遠端部に配置するレベル安定化回路の制御信号は、ワード線のほぼ中央部に接続するレベル安定化回路の制御信号と同一のものとする。このような構成例を用いることで、隣接ワード線間の寄生容量を介して生じるカップリングノイズをさらに低減することができる。また、サブワードドライバSWDとメモリセル領域との間に配置されたレベル安定化回路は、メモリセル領域の分割を伴わずに1列配置でのレイアウトが可能であるため、容易または小面積でのレイアウトが可能となる。
ACC アレー制御回路
ARY メモリアレー
BL ビット線
BLK メモリブロック
CHIP チップ
Cs キャパシタ
DF 半導体層
FCNT 第2コンタクト
FG ゲート
FX,FXB FX線
LBLK ローカルブロック
LSA ローカルセンスアンプ
LSAA ローカルセンスアンプ列
LWL 下層ワード線
M1 第2配線層
MAA メインアンプ列
MC メモリセル
MCA メモリセル領域
MG 第1配線層
MN NMOSトランジスタ
MP PMOSトランジスタ
MWLB メインワード線
PERI 周辺回路
PL プレート電極
RA 制御信号
SAA センスアンプ列
SARY メモリサブアレー
SB サブブロック
SBLK メモリサブブロック
SL ソース線
SNCNT2 容量コンタクト
SUB 半導体基板
SWD サブワードドライバ
SWDA サブワードドライバ列
TR,SW レベル安定化回路
UWL 上層ワード線
WLU シャント領域
WCA ツイスト接続部
XDEC 行デコーダ
XP クロスエリア
YDEC 列デコーダ
Claims (13)
- 複数のワード線と、
複数のビット線と、
前記複数のワード線と前記複数のビット線の交点に設けられ、それぞれがMISトランジスタおよび記憶素子を含んだ複数のメモリセルと、
前記複数のワード線を選択するためのデコーダ回路と、
前記複数のメモリセルのいずれかから前記複数のビット線のいずれかに読み出された情報を判定するセンスアンプ回路とを備え、
前記複数のワード線の配線順序を入れ換えるツイスト接続部が設けられ、前記ツイスト接続部の下部領域に、非選択状態の前記複数のワード線に対して非選択状態の電位レベルを供給するレベル安定化回路が配置されることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記ツイスト接続部では、隣接配置された8本のワード線を単位として配線順序の入れ換えが行われ、
前記8本のワード線中で1本おきに配置された4本のワード線がツイストされることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記MISトランジスタは、縦型のMISトランジスタであり、
前記記憶素子は、柱状に形成された半導体層の上部となるソースおよびドレインの一方に接続され、
前記複数のビット線のいずれかは、前記半導体層の底部となるソースおよびドレインの他方に接続され、
前記複数のワード線のいずれかは、前記半導体層の側面周囲にゲート絶縁膜を介して形成されたゲート層に接続されることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記レベル安定化回路は、縦型のMISトランジスタであり、
柱状に形成された半導体層の上部となるソースおよびドレインの一方には、前記複数のワード線のいずれかが接続され、
前記半導体層の底部となるソースおよびドレインの他方には、前記複数のワード線のいずれかを所定の電位レベルに安定させる電源線が接続され、
前記半導体層の側面周囲には、ゲート絶縁膜を介してゲート層が形成され、
前記複数のワード線の選択または非選択に伴い前記ゲート層が駆動されることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記レベル安定化回路は、チップ外部端子から入力されるアドレスで制御されることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記複数のワード線のそれぞれは、前記複数のメモリセルが接続される下層ワード線と、前記下層ワード線をシャントする上層ワード線とを含む階層構造となっていることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記記憶素子は、キャパシタ又は抵抗素子であることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記複数のワード線の偶数側に接続される前記レベル安定化回路は、第1領域に配置され、
前記複数のワード線の奇数側に接続される前記レベル安定化回路は、第2領域に配置され、
前記第1領域と前記第2領域は、前記第1領域の列形状と前記第2領域の列形状とが隣接して配置されることで2列形状となっていることを特徴とする半導体記憶装置。 - 請求項8記載の半導体記憶装置において、
前記偶数側のワード線に接続される前記レベル安定化回路は、前記偶数側のワード線の選択時に非活性状態とされ、前記奇数側のワード線の選択時に活性状態とされ、
前記奇数側のワード線に接続される前記レベル安定化回路は、前記奇数側のワード線の選択時に非活性状態とされ、前記偶数側のワード線の選択時に活性状態とされることを特徴とする半導体記憶装置。 - 第1方向に向けてそれぞれ並行に延伸する複数の第1ワード線および前記複数の第1ワード線に接続される複数のメモリセルが配置された第1領域と、
前記第1方向に向けてそれぞれ並行に延伸する複数の第2ワード線および前記複数の第2ワード線に接続される複数のメモリセルが配置された第2領域と、
前記第1領域と前記第2領域の間に配置され、前記複数の第1ワード線と前記複数の第2ワード線とをツイストして配線するツイスト接続領域とを備え、
前記ツイスト接続領域は、
柱状に形成された第1半導体層と、
前記第1半導体層の外周に第1絶縁膜を介して形成された第1ゲート層と、
前記第1方向と直交する第2方向に延伸する第1配線層と、
前記第1半導体層と前記複数の第1ワード線のいずれかとを電気的に接続する第1コンタクトと、
前記複数の第1ワード線のいずれかと前記第1配線層とを電気的に接続する第2コンタクトと、
前記第1配線層と前記複数の第2ワード線のいずれかとを電気的に接続する第3コンタクトとを有することを特徴とする半導体記憶装置。 - 請求項10記載の半導体記憶装置において、
前記第1半導体層は、前記第2方向に複数並んで配置されると共に、この複数の第1半導体層に対応する複数の前記第1ゲート層がそれぞれ電気的に接続されることで第1トランジスタ群を構成し、
前記第1トランジスタ群は、前記第1方向に2列並んで配置され、この1列目の前記第1トランジスタ群に含まれる前記第1ゲート層は、2列目の前記第1トランジスタ群に含まれる前記第1ゲート層と電気的に分離されていることを特徴とする半導体記憶装置。 - 請求項11記載の半導体記憶装置において、
前記複数の第1ワード線および前記複数の第2ワード線は、隣接配置された8本単位で前記第2方向に並んで配置され、
前記8本中の1本おきに位置する4本の第1ワード線は、前記8本中の1本おきに位置する4本の第2ワード線と同一配線層内で1対1で接続され、
前記8本中の残りの4本の第1ワード線は、それぞれ異なる前記第1配線層を介して前記8本中の残りの4本の第2ワード線と1対1でツイスト接続され、
前記同一配線層内で接続された4本の第1ワード線または第2ワード線は、前記1列目の前記第1トランジスタ群に含まれる4個の前記第1半導体層と前記第1コンタクトを介して1対1で接続され、
前記第1半導体層を介して接続された4本の第1ワード線または第2ワード線は、前記2列目の前記第1トランジスタ群に含まれる4個の前記第1半導体層と前記第1コンタクトを介して1対1で接続されることを特徴とする半導体記憶装置。 - 請求項10記載の半導体記憶装置において、
前記複数のメモリセルのそれぞれは、
柱状に形成された第2半導体層と、
前記第2半導体層の外周に第2絶縁膜を介して形成された第2ゲート層と、
前記第2半導体層に接続された記憶素子とを有し、
前記第2ゲート層は、第4コンタクトを介して前記複数の第1ワード線または前記複数の第2ワード線のいずれかに接続されることを特徴とする半導体記憶装置。
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