JP2003086712A - 半導体メモリ装置及びその製造方法 - Google Patents

半導体メモリ装置及びその製造方法

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Abstract

(57)【要約】 【課題】 単純なトランジスタ構造を用いて、チャネル
ボディを記憶ノードとして電荷を蓄え、その電位差によ
りデータを記憶すると共に、その電荷量に応じたバック
ゲートバイアス効果を利用してデータの弁別を行う半導
体メモリ装置を提供する。 【解決手段】 １ビットのメモリセルがフローティング
の半導体層１２に形成された一つのＭＩＳトランジスタ
により構成される。トランジスタのソース１５、ドレイ
ン１４間に配置されたチャネル形成のための主ゲート
（Ｇ１）１３とは別に、半導体層１２の電位を容量結合
により制御するための、主ゲート１３と同期して駆動さ
れる補助ゲート（Ｇ２）２０が設けられる。補助ゲート
２０は主ゲート１３と同期して駆動される。ＭＩＳトラ
ンジスタは、ドレイン接合近傍でインパクトイオン化を
起こして半導体層１２を第１の電位に設定した第１デー
タ状態と、ドレイン接合に順方向電流を流して半導体層
１２を第２の電位に設定した第２データ状態とをダイナ
ミックに記憶する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、チャネルボディ
を記憶ノードとしてダイナミックにデータ記憶を行う半
導体メモリ装置に関する。
【０００２】
【従来の技術】大容量のＲＡＭとして一般的に用いられ
ているＤＲＡＭのメモリセルは１つのＭＯＳトランジス
タと１つのキャパシタにより形成され、ＭＯＳトランジ
スタを選択スイッチとしてキャパシタに電荷を蓄える。
このセルキャパシタに蓄積された電荷をビット線の電荷
と再分配することにより、ビット線の電位の変動を見
て、データの読み出しを行う。従って、ビット線の初期
電荷量に対してセルキャパシタの蓄積電荷量には下限が
存在する。
【０００３】ＤＲＡＭは、微細化に伴いビット線の寄生
容量は低下してきたが、消費電力削減と微細化に伴いセ
ルへの書き込み電荷も低下してきているため、セルキャ
パシタの容量は減るわけではない。キャパシタの容量は
面積と誘電体（キャパシタ絶縁膜）の誘電率に比例し、
キャパシタ絶縁膜の膜厚に反比例する。キャパシタ絶縁
膜の膜厚を薄くするとトンネル電流が流れて絶縁性を維
持できなくなるため、薄膜化には限界（２ｎｍ程度）が
あり、２乗に比例して縮小される面積の分を打ち消すほ
どのシリコン酸化膜の誘電率より大きく構造的に安定
で、シリコンＣＭＯＳプロセスに合い、実使用において
信頼性の高い誘電体膜を探し、開発していくのは時間も
費用もかかる。
【０００４】そのため、１９８０年代半ばから、ＤＲＡ
Ｍのキャパシタには、スタックセル構造やトレンチセル
構造等の３次元構造を用いるようになっている。これら
のスタックセル構造、トレンチセル構造においても、平
面的なサイズと３次元的な深さとの比が、最近では１０
を軽く超えるようになり、紙巻タバコ的形状を呈するよ
うになり、トレンチセルの場合はシリコン基板に対する
エッチング限界、スタックセルの場合はキャパシタ構造
物の下方にあるものと上方にあるものとをコンタクトす
るコンタクト孔の開口とこれへの導体の充填、誘電体の
均一な被覆性が問題となり、１００ｎｍ未満のサイズの
さらなる微細化に耐えられないといわれるようになって
きている。
【０００５】ＭＯＳのゲインを利用してキャパシタを縮
小するという試みは古くからなされており、そのタイプ
のセルをゲインセルと呼んでいる。読み出しＭＯＳトラ
ンジスタのゲートあるいは、バックゲートの電位によ
り、ドレイン電流は変化するため、ゲインセルは、ゲー
ト電極を蓄積ノードとするものと、チャンネルボディを
蓄積ノードとするものに大きく２つに分けることができ
る。読み出しＭＯＳトランジスタのゲート電極を蓄積ノ
ードとするものは、古くは、Ｉntel社が１ｋビットＤＲ
ＡＭに使用した３トランジスタと１キャパシタからなる
ものや、２トランジスタと１キャパシタからなるものが
ある。キャパシタについては、積極的に形成するもの
と、寄生キャパシタを利用するものがある。いずれにせ
よ、これらのゲインセルは、素子数が２以上で、ゲート
（ワード線）、ドレイン（ビット線）は共通ではなく、
書き込み用と読み出し用に分かれていたりして、結線数
も多く、微細化には不向きな面がある。
【０００６】ＳＯＩ基板を用いて、読み出し用ＭＯＳ
（センス用ＭＯＳ）のチャンネルボディをストレージノ
ードとして電荷を蓄え、バックゲートバイアス効果を利
用するタイプのゲインセルも提案されている。例えば、
次のような文献がある。
【０００７】（１）H.Wann and C.Hu, "A Capacitorles
s DRAM Cell on SOI Substrate," IEDM Digest of Tech
nical Papers, pp.635-638,Dec.,1933 （２）M.R. Tack,et.al,"The Multistable Charge Cont
rolled Memory Effect in SOI MOS Transistors at Low
Temperatures," IEEE Transactions on Electron Dev
ices,vol.no.5,pp. 1371-1382 May 1990） 文献（１）は、ゲート電極は１つであり一見１トランジ
スタ構成に見えるが、実際はゲート下にＰＭＯＳトラン
ジスタ領域とＮＭＯＳトランジスタ領域を持っており、
単純な１トランジスタ構造と比べるとサイズは大きくな
る。また、“１”を書く前には“０”を書く必要があ
る。書き込みスピードとしても、通常のＳＲＡＭ，ＤＲ
ＡＭに比べて不利である。同一著者による特表平９−５
０９２８４号公報には、“１”を書く前に“０”を書く
必要のない動作例も示されているが、ゲート下にＰＭＯ
Ｓトランジスタ領域とＮＭＯＳトランジスタ領域を持つ
ことには変わりはない。
【０００８】文献（２）は、ワード線を共有するセルに
対して、“１”と“０”を同時に書くことができず、Ｓ
ＯＩ基板を利用した消去動作が必要となる。書き込みス
ピードも通常のＳＲＡＭ，ＤＲＡＭに比べて不利であ
る。
【０００９】特開平８―１７１７６８号公報にも、チャ
ネルボディをストレージノードとして電荷を蓄え、バッ
クゲートバイアス効果を利用するタイプのゲインセルが
示されている。これは、ビット線に接続しない側のソー
ス／ドレインがビット線方向かまたはワード線方向に分
離されている必要があり、セルサイズが大きい。また、
“１”を書く前には“０”を書く必要があり、書き込み
スピードとしては、通常のＳＲＡＭ，ＤＲＡＭに比べて
不利である。
【００１０】特開平８−２１３６２４号公報のものは、
チャネルボディをストレージノードとして電荷を蓄え、
チャネルボディの電位により寄生バイポーラのコレクタ
電流に差があることを利用するタイプのゲインセルであ
る。これも、“０”を書く前には“１”を書く必要があ
り、書き込みスピードとしては、通常のＳＲＡＭ，ＤＲ
ＡＭに比べて不利である。
【００１１】
【発明が解決しようとする課題】以上のように、新しい
ＤＲＡＭとして最近提案されているものは、特殊トラン
ジスタ構造を必要とするなど、構造が複雑であるか、或
いは構造が比較的単純であっても制御性に難点があり、
高集積化と高性能化を図ることが難しい。
【００１２】この発明は、単純なトランジスタ構造を用
いて、チャネルボディを記憶ノードとして電荷を蓄え、
そのチャネルボディの電位差によりデータを記憶すると
共に、その電位差に応じたバックゲートバイアス効果を
利用してデータの弁別を行う半導体メモリ装置とその製
造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、１ビットのメモリセルがフローティングの
半導体層に形成された一つのＭＩＳトランジスタにより
構成され、前記ＭＩＳトランジスタのソース、ドレイン
間に配置されたチャネル形成のための主ゲートとは別
に、前記半導体層の電位を容量結合により制御するため
の、前記主ゲートと同期して駆動される補助ゲートが設
けられ、前記ＭＩＳトランジスタは、前記半導体層を第
１の電位に設定した第１データ状態と、前記半導体層を
第２の電位に設定した第２データ状態とをダイナミック
に記憶することを特徴とする。
【００１４】この発明によれば、単純なトランジスタ構
造を用いて、そのチャネルボディを記憶ノードとして電
荷を蓄え、その電荷量の差によりデータをダイナミック
に記憶する半導体メモリ装置が得られる。特に、主ゲー
トによるチャネル制御と同時に補助ゲートによりチャネ
ルボディの電位制御を行うことにより、“０”データと
“１”データのボディ電位差を大きくして、読み出しマ
ージンを大きいものとすることができる。またこれによ
り、ワード線及びビット線の振幅を小さいものとするこ
とができる。
【００１５】この発明において具体的に、第１データ状
態は、ＭＩＳトランジスタを５極管動作させ、ドレイン
接合近傍でインパクトイオン化を起こすことにより書き
込まれ、第２データ状態は、主ゲートからの容量結合に
より所定電位が与えられた半導体層とドレインとの間に
順方向電流を流すことにより書き込まれる。
【００１６】この発明における具体的なメモリセル構造
としては、次のようなものが挙げられる。
【００１７】（１）半導体層が半導体基板に絶縁膜を介
して形成されたものであって、主ゲートと補助ゲート
は、その半導体層の上下面に相対向して配置される構
造。
【００１８】（２）補助ゲートが半導体層に接続された
中継用電極に対向して、この中継用電極との間でキャパ
シタを構成する構造。
【００１９】（３）半導体層が半導体基板に絶縁膜を介
して形成されて素子形成領域毎に区画され、主ゲートは
半導体層の各素子形成領域の側面に対向して配置され、
補助ゲートは半導体層の上面に対向し且つ主ゲートと電
気的に接続されて配置される構造。
【００２０】（４）半導体層が半導体基板上に形成され
た柱状半導体であり、この柱状半導体の上面にドレイン
が、下部にソースが形成され、主ゲートと補助ゲートは
柱状半導体の両側面に相対向して配置される構造。
【００２１】この発明において、主ゲートと補助ゲート
とは同じ材料を用いて形成することができる。この場
合、補助ゲートは、ボディのキャリア蓄積状態を最適に
制御するために、主ゲートとは異なる電位をもって、主
ゲートと同期的に駆動される。
【００２２】また主ゲートと補助ゲートを同じ電位で駆
動する場合、例えば両者が電気的に接続された状態で形
成する場合には、両者に仕事関数の異なる材料を用い
る。これにより、主ゲートによるチャネル形成の制御
と、補助ゲートによるボディ電位制御を最適化すること
ができる。
【００２３】この発明による半導体メモリ装置はより具
体的に、ＭＩＳトランジスタが複数個マトリクス配列さ
れ、第１の方向に並ぶＭＩＳトランジスタのドレインが
ビット線に、第２の方向に並ぶＭＩＳトランジスタの主
ゲート及び補助ゲートがそれぞれ第１のワード線及び第
２のワード線に、ＭＩＳトランジスタのソースが固定電
位線に接続されてメモリセルアレイが構成される。
【００２４】そして、ＭＩＳトランジスタがｎチャネル
型の場合には、データ書き込み時、固定電位線を基準電
位として、選択された第１のワード線に基準電位より高
い第１の制御電位を与え、非選択の第１のワード線に基
準電位より低い第２の制御電位を与え、ビット線には第
１及び第２データ状態に応じてそれぞれ基準電位より高
い第３の制御電位及び基準電位より低い第４の制御電位
を与え、第１のワード線と同時に選択される第２のワー
ド線に第１の制御電位以下の第５の制御電位を与え、非
選択の第２のワード線に第２の制御電位以下の第６の制
御電位を与える。
【００２５】ＭＩＳトランジスタがｐチャネル型の場合
には、データ書き込み時、固定電位線を基準電位とし
て、選択された第１のワード線に基準電位より低い第１
の制御電位を与え、非選択の第１のワード線に基準電位
より高い第２の制御電位を与え、ビット線には第１及び
第２データ状態に応じてそれぞれ基準電位より低い第３
の制御電位及び基準電位より高い第４の制御電位を与
え、第１のワード線と同時に選択される第２のワード線
に第１の制御電位以上の第５の制御電位を与え、非選択
の第２のワード線に第２の制御電位以上の第６の制御電
位を与える。
【００２６】この発明は更に、１ビットのメモリセルが
フローティングの半導体層に形成された一つのＭＩＳト
ランジスタにより構成され、前記ＭＩＳトランジスタ
は、前記半導体層を第１の電位に設定した第１データ状
態と、前記半導体層を第２の電位に設定した第２データ
状態とをダイナミックに記憶する半導体メモリ装置であ
って、第１の半導体基板と、この第１の半導体基板の表
面部に、底面及び側面が絶縁膜で覆われた状態で一方向
に連続するように形成された、前記ＭＩＳトランジスタ
の補助ゲートと、この補助ゲートの表面に第１のゲート
絶縁膜を介して接着された第２の半導体基板と、この第
２の半導体基板の表面に第２のゲート絶縁膜を介して前
記補助ゲートと並行して連続するように形成された、前
記ＭＩＳトランジスタの主ゲートと、前記第１の半導体
基板の前記主ゲート及び補助ゲートの間隙部に形成され
たソース及びドレイン拡散層と、前記ソース拡散層にコ
ンタクトして前記主ゲート及び補助ゲートと並行して連
続するように配設されたソース配線と、このソース配線
を覆う層間絶縁膜上に前記主ゲート及び補助ゲートと交
差して配設されて前記ドレイン拡散層にコンタクトする
ビット線とを備えたことを特徴とする。
【００２７】この発明による半導体メモリ装置の製造方
法は、第１の半導体基板にゲート絶縁膜を介して対向す
る補助ゲートを形成する工程と、前記補助ゲートを覆っ
て平坦化された絶縁膜を形成する工程と、前記絶縁膜上
に第２の半導体基板を貼り合わせる工程と、前記第１の
半導体基板を研磨して所定厚みの半導体層として調整し
た後、素子分離絶縁膜を形成する工程と、前記半導体層
にゲート絶縁膜を介して対向する主ゲートを形成する工
程と、前記主ゲートをマスクとして前記半導体層に不純
物をイオン注入してソース及びドレインを形成する工程
と、を有することを特徴とする。
【００２８】この発明による半導体メモリ装置の製造方
法はまた、第１の半導体基板にゲート絶縁膜を介して対
向する主ゲートを形成する工程と、前記主ゲートを覆っ
て平坦化された第１の絶縁膜を形成する工程と、前記第
１の絶縁膜上に第２の半導体基板を貼り合わせる工程
と、前記第１の半導体基板を研磨して所定厚みの半導体
層として調整した後、素子分離絶縁膜を形成する工程
と、前記半導体層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に前記半導体層に達する開口を開け
て、この開口を介して前記半導体層と接続される中継電
極を形成する工程と、前記中継電極にゲート絶縁膜を介
して対向する補助ゲートを形成する工程と、前記補助ゲ
ートをマスクとして前記半導体層に不純物をイオン注入
してソース及びドレインを形成する工程と、を有するこ
とを特徴とする。
【００２９】この発明による半導体メモリ装置の製造方
法は更に、第１の半導体基板に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜に前記第１の半導体基板に達
する開口を開けて、この開口を介して前記第１の半導体
基板に接続される中継電極を形成する工程と、前記中継
電極にゲート絶縁膜を介して対向する補助ゲートを形成
する工程と、前記補助ゲートを覆って平坦化された第２
の絶縁膜を形成する工程と、前記第２の絶縁膜上に第２
の半導体基板を貼り合わせる工程と、前記第１の半導体
基板を研磨して所定厚みの半導体層として調整した後、
素子分離絶縁膜を形成する工程と、前記半導体層にゲー
ト絶縁膜を介して対向する主ゲートを形成する工程と、
前記主ゲートをマスクとして前記半導体層に不純物をイ
オン注入してソース及びドレインを形成する工程と、を
有することを特徴とする。
【００３０】この発明による半導体メモリ装置の製造方
法は更に、半導体基板上に絶縁膜により分離された状態
で形成された半導体層を横方向に素子分離された素子形
成領域として区画する工程と、前記素子形成領域の側面
にゲート絶縁膜を介して対向する主ゲートを埋め込む工
程と、前記半導体層の上面にゲート絶縁膜を介して対向
する補助ゲートを、前記主ゲートと電気的に接続された
状態で且つ前記主ゲートとは仕事関数が異なる材料によ
って形成する工程と、前記補助ゲートをマスクとして前
記半導体層に不純物をイオン注入してソース、ドレイン
を形成する工程と、を有することを特徴とする。
【００３１】この発明による半導体メモリ装置の製造方
法は更に、第１の半導体基板の表面に第１の絶縁膜を介
してゲート電極材料膜を形成する工程と、前記ゲート電
極材料膜上に第１のゲート絶縁膜を介して第２の半導体
基板を接着する工程と、前記第２の半導体基板に素子分
離絶縁膜を形成してストライプ状に連続する素子形成領
域を区画する工程と、前記素子形成領域が区画された第
２の半導体基板上に第２の絶縁膜を堆積し、これを前記
素子形成領域の長手方向と直交する方向に連続するダミ
ーゲートとしてパターン形成する工程と、前記ダミーゲ
ートをマスクとして前記第２の半導体基板、第１のゲー
ト絶縁膜、及びゲート電極材料膜を順次エッチングし
て、前記ゲート電極材料膜による補助ゲートを前記素子
形成領域の長手方向と直交する方向に連続するように形
成する工程と、前記ダミーゲートの間隙に前記第２の半
導体基板の厚み方向の途中まで第３の絶縁膜を埋め込む
工程と、前記ダミーゲートの間隙の前記第３の絶縁膜上
に側面が前記第２の半導体基板に接するように半導体層
を形成する工程と、前記ダミーゲートを除去して、露出
した前記第２の半導体基板の表面に第２のゲート絶縁膜
を形成する工程と、前記半導体層の間隙部に前記補助ゲ
ートと並行して連続する主ゲートを埋め込む工程と、前
記半導体層に不純物をイオン注入して、ソース及びドレ
イン拡散層を形成する工程と、前記ソース拡散層にコン
タクトして前記主ゲート及び補助ゲートと並行して連続
するソース配線を形成する工程と、前記ソース配線を覆
う層間絶縁膜を形成し、この層間絶縁膜上に前記ドレイ
ン拡散層にコンタクトして前記主ゲート及び補助ゲート
と交差する方向に連続するビット線を形成する工程と、
を有することを特徴とする。
【００３２】
【発明の実施の形態】以下、図面を参照して、この発明
に関するいくつかの実施の形態を説明する。まず、具体
的な実施の形態を説明する前に、後述する実施の形態で
用いられるメモリセルの基本原理を説明する。
【００３３】図１は、ＤＲＡＭの単位メモリセルの基本
的な断面構造を示している。メモリセルＭＣは、ＳＯＩ
構造のｎチャネルＭＩＳトランジスタにより構成されて
いる。即ち、シリコン基板１０上に絶縁膜としてシリコ
ン酸化膜１１が形成され、このシリコン酸化膜１１上に
ｐ型シリコン層１２が形成されたＳＯＩ基板が用いられ
ている。このＳＯＩ基板のシリコン層１２上に、ゲート
酸化膜１６を介してゲート電極１３が形成され、ゲート
電極１３に自己整合されてｎ型ドレイン拡散層１４とｎ
型ソース拡散層１５とが形成されている。
【００３４】ドレイン拡散層１４とソース拡散層１５と
は、底部のシリコン酸化膜１１に達する深さに形成され
ている。従って、ｐ型シリコン層１２からなるチャネル
ボディ領域は、チャネル幅方向（図の紙面に直交する方
向）の分離を酸化膜で行うとすれば、底面及びチャネル
幅方向の側面が他から絶縁分離され、チャネル長方向は
ｐｎ接合分離されたフローティング状態になる。
【００３５】このＭＩＳトランジスタからなるＤＲＡＭ
セルの動作原理は、トランジスタのチャネルボディ（他
から絶縁分離されたｐ型シリコン層１２）の多数キャリ
アであるホールの蓄積状態を利用する。即ち、トランジ
スタを５極管領域で動作させることにより、ドレイン１
４から大きな電流を流し、ドレイン１４の近傍でインパ
クトイオン化を起こす。このインパクトイオン化により
生成される多数キャリアであるホールをｐ型シリコン層
１２に保持させ、そのホール蓄積状態を例えばデータ
“１”とする。ドレイン１４とｐ型シリコン層１２の間
のｐｎ接合を順方向バイアスして、ｐ型シリコン層１２
のホールをドレイン側に放出させた状態をデータ“０”
とする。
【００３６】データ“０”，“１”は、チャネルボディ
の電位の差であり、ＭＩＳトランジスタのしきい値電圧
の差として記憶される。図２は、ゲートに与えられる駆
動電位ＶＷＬとボディ電位ＶＢの関係を示している。図
２に示すようにホール蓄積によりボディ電位ＶＢの高い
データ“１”状態のしきい値電圧Ｖｔｈ１は、データ
“０”状態のしきい値電圧Ｖｔｈ０より低い。ボディに
多数キャリアであるホールを蓄積した“１”データ状態
を保持するためには、ゲート１３には負のバイアス電圧
を印加することが必要になる。このデータ保持状態は、
逆データの書き込み動作（消去）を行わない限り、読み
出し動作を行っても変わない。即ち、キャパシタの電荷
蓄積を利用する１トランジスタ／１キャパシタのＤＲＡ
Ｍと異なり、非破壊読み出しが可能である。
【００３７】以上の基本的なＤＲＡＭセル構成において
は、データ“０”，“１”のしきい値電圧差をどれだけ
大きくできるかが重要なポイントとなる。上記動作原理
から明らかなように、ゲート１３からの容量結合により
ボディ電位を制御することで、データの書き込み特性及
び保持特性が決まる。しかし、ボディ電位に対してしき
い値電圧はほぼ平方根で効いてくるため、“０”，
“１”データの間の大きなしきい値電圧差を実現するこ
とは容易ではない。しかも、上述した書き込み動作で
は、“０”書き込みのメモリセルＭＣは３極管動作し、
従ってチャネルが形成されるとゲート１３とチャネルボ
ディは容量結合しなくなり、ボディ電位の上昇ができな
くなる。
【００３８】そこで以下の実施の形態においては、上記
した基本メモリセル構造に対して、チャネル形成に利用
される主ゲート（第１のゲート）とは別に、ＭＩＳトラ
ンジスタのボディに対して容量結合してボディ電位を制
御するための補助ゲート（第２のゲート）を設ける。そ
して、第２のゲートを第１のゲートと同期して駆動する
ことにより、より確実なデータ書き込みを実現し、且
つ、しきい値電圧差の大きいデータ“０”，“１”の記
憶を可能とする。
【００３９】以下に具体的な実施の形態を説明する。
【００４０】［実施の形態１］図３は、実施の形態１に
よるメモリセルＭＣの構造を、図１の基本構造と対応さ
せて示している。図１と異なる点は、トランジスタのチ
ャネル制御に利用されるフロントゲートである第１のゲ
ート（Ｇ１）１３とは別に、ボディ電位を制御するため
の第２のゲート（Ｇ２）２０を設けている点である。第
２のゲート２０はこの実施の形態の場合、ゲート絶縁膜
１９を介してシリコン層１２の底面に容量結合するよう
に対向するバックゲートとして、シリコン層１２の下の
酸化膜１１に埋め込まれている。
【００４１】図４は、この様なメモリセルＭＣを複数、
マトリクス配列したメモリセルアレイの等価回路を示し
ている。一方向に並ぶ複数のメモリセルＭＣの第１のゲ
ート（Ｇ１）１３は、第１のワード線ＷＬ１に接続さ
れ、第２のゲート（Ｇ２）２０は、第２のワード線ＷＬ
２に接続される。これらのワード線ＷＬ１，ＷＬ２と交
差する方向に、メモリセルＭＣのドレインが接続される
ビット線ＢＬが配設される。全メモリセルＭＣのソース
１５は固定電位線（接地電位線ＶＳＳ）に接続される。
【００４２】図５は、メモリセルアレイのレイアウトを
示し、図６Ａ、図６Ｂはそれぞれ図５のＡ−Ａ’，Ｂ−
Ｂ’線断面を示している。ｐ型シリコン層１２は、シリ
コン酸化膜２１の埋め込みにより、格子状にパターン形
成される。即ちドレイン１４を共有する二つのトランジ
スタの領域がワード線ＷＬ１，ＷＬ２の方向にシリコン
酸化膜２１により素子分離されて配列される。或いはシ
リコン酸化膜２１の埋め込みに代わって、シリコン層１
２をエッチングすることにより、横方向の素子分離を行
っても良い。第１のゲート１３及び第２のゲート２０
は、一方向に連続的に形成されて、これらがワード線Ｗ
Ｌ１及びＷＬ２となる。ソース１５は、ワード線ＷＬ
１，ＷＬ２の方向に連続的に形成されて、これが固定電
位線（共通ソース線）となる。トランジスタ上は層間絶
縁膜１７で覆われこの上にビット線（ＢＬ）１８が形成
される。ビット線１８は、二つのトランジスタで共有す
るドレイン１４にコンタクトして、ワード線ＷＬ１，Ｗ
Ｌ２と交差するように配設される。
【００４３】これにより、各トランジスタのチャネルボ
ディであるシリコン層１２は、底面及びチャネル幅方向
の側面が酸化膜により互いに分離され、チャネル長方向
にはｐｎ接合により互いに分離されて、フローティング
状態に保たれる。
【００４４】そしてこのメモリセルアレイ構成では、ワ
ード線ＷＬ１，ＷＬ２およびビット線ＢＬを最小加工寸
法Ｆのピッチで形成したとして、単位セル面積は、図５
に破線で示したように、２Ｆ×２Ｆ＝４Ｆ2となる。
【００４５】以上のように、一つのＭＩＳトランジスタ
を１ビットのメモリセルＭＣとして、ダイナミック記憶
ができるメモリセルアレイが構成される。
【００４６】図７Ａ及び図７Ｂは、データ書き込み時の
ワード線ＷＬ１，ＷＬ２及びビット線ＢＬの電圧波形を
示している。対をなす第１のワード線ＷＬ１と第２のワ
ード線ＷＬ２は同期して駆動する。図７Ａは、第１のゲ
ート１３と第２のゲート２０が同じ材料である場合に、
第２のゲート２０を第１のゲート１３より低い電位で制
御して、チャネルボディの第２のゲート２０側に多数キ
ャリア蓄積を可能とするものである。一方、図７Ｂは、
第１のゲート１３と第２のゲート２０に仕事関数の異な
る電極材料を用いた場合に、両者に同じ電位を与えて、
チャネルボディの第２のゲート２０側に多数キャリア蓄
積を可能とするものである。
【００４７】図７Ａの場合、“１”データ書き込み時、
選択された第１のワード線ＷＬ１に基準電位ＶＳＳより
高い正の電位ＶＷＬ１Ｈを与え、同時に選択された第２
のワード線ＷＬ２にはそれより低い電位ＶＷＬ２Ｈ（図
の例では基準電位ＶＳＳより低い負電位）を与え、選択
されたビット線ＢＬには、基準電位ＶＳＳより高い正の
電位ＶＢＬＨを与える。これにより、選択されたメモリ
セルＭＣにおいて、５極管動作によるインパクトイオン
化が生じ、ホールがチャネルボディに蓄積される。
【００４８】データ保持は、第１のワード線ＷＬ１に基
準電位ＶＳＳより低い負の電位ＶＷＬ１Ｌを与え、第２
のワード線ＷＬ２にはそれより更に低い電位ＶＷＬ２Ｌ
を与える。これにより、チャネルボディに過剰ホールを
蓄積した状態である“１”データを保持する。
【００４９】“０”データ書き込み時は、選択された第
１及び第２のワード線ＷＬ１及びＷＬ２にそれぞれ
“１”書き込み時と同様の電位ＶＷＬ１Ｈ及びＶＷＬ２
Ｈを与え、選択されたビット線ＢＬには基準電位ＶＳＳ
より低い負の電位ＶＢＬＬを与える。これにより、選択
されたメモリセルＭＣにおいて、ドレイン接合が順バイ
アスになり、チャネルボディのホールがドレイン１４に
排出されて、ボディ電位の低い状態である“０”データ
が書かれる。
【００５０】図７Ｂの場合、“１”データ書き込み時、
選択された第１及び第２のワード線ＷＬ１及びＷＬ２に
基準電位ＶＳＳより高い正の電位ＶＷＬＨを与え、選択
ビット線ＢＬには、基準電位ＶＳＳより高い正の電位Ｖ
ＢＬＨを与える。これにより、選択されたメモリセルＭ
Ｃにおいて、５極管動作によるインパクトイオン化が生
じ、ホールがボディに蓄積される。
【００５１】データ保持は、第１及び第２のワード線Ｗ
Ｌ１及びＷＬ２に基準電位ＶＳＳより低い負の電位ＶＷ
ＬＬを与える。これにより、チャネルボディに過剰ホー
ルを蓄積した状態である“１”データを保持する。
【００５２】“０”データ書き込み時は、選択された第
１及び第２のワード線ＷＬ１及びＷＬ２に“１”書き込
み時と同様の電位ＶＷＬＨを与え、選択ビット線ＢＬに
は基準電位ＶＳＳより低い負の電位ＶＢＬＬを与える。
これにより、選択されたメモリセルＭＣでドレイン接合
が順バイアスになり、チャネルボディのホールがドレイ
ンに排出されて、ボディ電位の低い状態である“０”デ
ータが書かれる。
【００５３】このように、二つのゲート１３及び２０に
仕事関数の異なる材料を用いれば、第１のワード線ＷＬ
１と第２のワード線ＷＬ２を、同じ電位で同期駆動し
て、チャネルボディへのホール蓄積を制御することがで
きる。
【００５４】以上のようにこの実施の形態では、補助ゲ
ート（第２のゲート）２０を主ゲート（第１のゲート）
１３と共に駆動することにより、しきい値電圧差の大き
い“０”，“１”データ書き込みができる。即ち、第２
のゲート２０をデータ保持状態では負電位にして、
“１”データのホール蓄積状態を良好に保持しながら、
データ書き込み時にその第２のゲート２０の電位を上昇
させることにより、容量結合によりボディ電位を上昇さ
せて、データ書き込みを確実にすることができる。
“０”データ書き込みの場合に、第１のゲート１３側に
チャネルが形成されても、第２のゲート２０の駆動によ
りボディ電位を上昇させることができるから、確実な
“０”データ書き込みが可能である。
【００５５】以上により、しきい値電圧差の大きい
“０”，“１”データ記憶ができる。
【００５６】また、非選択の第１のワード線ＷＬ１の電
位を下げることでデータ保持を行うが、このとき対をな
す第２のワード線ＷＬ２の電位も下げてボディ電位を低
く制御しているから、同じビット線ＢＬに接続された他
のセルで“０”データ書き込みを行う場合に、“１”デ
ータを保持する非選択メモリセルＭＣでのデータ破壊が
確実に防止される。更に、“１”書き込みビット線ＢＬ
に接続される非選択の“０”データセルでは、サーフェ
スブレークダウンやＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅ
ｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流によるデータ破
壊の懸念があるが、この実施の形態の場合、第２のワー
ド線ＷＬ２によりボディ電位を下げることで、これらの
懸念も解消される。
【００５７】更に、“０”書き込み時、ビット線ＢＬの
電位を大きく下げると、ソース１５からビット線ＢＬに
電流が流れてしまうが、この実施の形態の場合、第２の
ゲート２０によりボディ電位を上昇せしめるため、ビッ
ト線ＢＬの電位をそれほど下げる必要がない。このた
め、例えば、ビット線ＢＬの電位をソースの基準電位Ｖ
ＳＳと同じ程度にすることが可能であり、ソース１５か
らビット線ＢＬに流れる電流を抑制することができる。
【００５８】またデータ読み出し時は、誤まって“１”
書き込みにならないように、３極管動作させることが必
要である。このため、ビット線ＢＬの電位は“１”書き
込み時より低いが、このためドレイン１４とチャネルボ
ディとの間の空乏層の伸びは、“１”書き込み時より小
さく、従ってビット線ＢＬとチャネルボディと間の容量
結合が大きくなる。このことは、書き込み時にチャネル
ボディに注入されたキャリアが容量再分配されて、ボデ
ィ電位の低下の原因となる。この実施の形態において
は、第２のゲート２０による制御によって、チャネルボ
ディの多数キャリア蓄積状態を良好に保持することがで
きる。
【００５９】次に、この実施の形態におけるロウデコー
ダとワード線ドライバの具体的な回路構成の一例を説明
する。図７Ｃは、ロウデコーダの一例と、図７Ｂに示し
たワード線ＷＬ１、ＷＬ２の電圧波形を生成するための
ワード線ドライバＷＤＤＶ１の一例を示す図である。
【００６０】この図７Ｃに示すように、ロウデコーダＲ
ＤＥＣは、ＮＡＮＤ回路Ｃ１０により構成されており、
ワード線ドライバＷＤＤＶ１は、インバータ回路Ｃ１１
と、レベル変換回路Ｃ１２と、レベル変換回路Ｃ１３
と、出力バッファ回路Ｃ１４とにより構成されている。
この構成により、ロウデコーダＲＤＥＣにより選択され
たワード線ドライバＷＤＤＶ１は、ハイレベルの電位
を、正の電位ＶＣＣより高い電位であるＶＷＬＨに変換
して、ワード線ＷＬ１、ＷＬ２に供給する。
【００６１】より具体的には、ＮＡＮＤ回路Ｃ１０に
は、ロウアドレス信号ＲＡＤＤとワード線イネーブル信
号ＷＬＥＮとが、入力される。選択されたワード線ＷＬ
１、ＷＬ２に対応するワード線ドライバＷＤＤＶ１に
は、すべてハイレベルのロウアドレス信号ＲＡＤＤと、
ハイレベルのワード線イネーブル信号ＷＬＥＮが入力さ
れる。したがって、選択されたワード線ＷＬ１、ＷＬ２
に対応するワード線ドライバＷＤＤＶ１のＮＡＮＤ回路
Ｃ１０の出力は、ローレベル、つまり基準電位ＶＳＳに
なる。ＮＡＮＤ回路Ｃ１０の出力は、インバータ回路Ｃ
１１に入力される。
【００６２】このインバータ回路Ｃ１１は、入力された
信号を反転して出力する。したがって、選択されたワー
ド線ドライバＷＤＤＶ１においては、インバータ回路Ｃ
１１の出力はハイレベル、つまり正の電位ＶＣＣにな
る。このインバータ回路Ｃ１１の出力は、レベル変換回
路Ｃ１２とレベル変換回路Ｃ１３とに入力される。ま
た、レベル変換回路Ｃ１２とレベル変換回路Ｃ１３に
は、ＮＡＮＤ回路Ｃ１０の出力も、入力される。
【００６３】このレベル変換回路Ｃ１２及びレベル変換
回路Ｃ１３の出力は、出力バッファ回路Ｃ１４に入力さ
れる。レベル変換回路Ｃ１２と出力バッファ回路Ｃ１４
とにより、インバータ回路Ｃ１１のハイレベル出力電位
であるＶＣＣの出力を、ＶＣＣよりも高い正の電位であ
るＶＷＬＨに変換して、ワード線ＷＬ１、ＷＬ２に供給
する。また、レベル変換回路Ｃ１３と出力バッファ回路
Ｃ１４とにより、インバータ回路Ｃ１１のローレベル出
力電位であるＶＳＳの出力を、ＶＳＳよりも低い電位で
あるＶＷＬＬにして供給する。
【００６４】この実施の形態においては、レベル変換回
路Ｃ１２は、ｐ型ＭＯＳトランジスタＰＭ１０、ＰＭ１
１と、ｎ型ＭＯＳトランジスタＮＭ１０、ＮＭ１１と
を、備えて構成されている。ｐ型ＭＯＳトランジスタＰ
Ｍ１０、ＰＭ１１のソース端子は、それぞれ、電位ＶＷ
ＬＨの供給線に接続されており、そのドレイン端子は、
それぞれ、ｎ型ＭＯＳトランジスタＮＭ１０、ＮＭ１１
のドレイン端子に接続されている。また、ｐ型ＭＯＳト
ランジスタＰＭ１０のゲート端子は、ｐ型ＭＯＳトラン
ジスタＰＭ１１とｎ型ＭＯＳトランジスタＮＭ１１の間
のノードに接続されており、ｐ型ＭＯＳトランジスタＰ
Ｍ１１のゲート端子は、ｐ型ＭＯＳトランジスタＰＭ１
０とｎ型ＭＯＳトランジスタＮＭ１０の間のノードに接
続されている。
【００６５】ｎ型ＭＯＳトランジスタＮＭ１０のゲート
端子には、インバータ回路Ｃ１１の出力が入力され、ｎ
型ＭＯＳトランジスタＮＭ１１のゲート端子には、ＮＡ
ＮＤ回路Ｃ１０の出力が入力される。これらｎ型ＭＯＳ
トランジスタＮＭ１０、ＮＭ１１のソース端子は、ぞれ
ぞれ、電位ＶＳＳの供給線に接続されている。
【００６６】一方、レベル変換回路Ｃ１３は、ｐ型ＭＯ
ＳトランジスタＰＭ１２、ＰＭ１３と、ｎ型ＭＯＳトラ
ンジスタＮＭ１２、ＮＭ１３とを、備えて構成されてい
る。ｐ型ＭＯＳトランジスタＰＭ１２、ＰＭ１３のソー
ス端子は、それぞれ、電位ＶＣＣの供給線に接続されて
おり、そのドレイン端子は、それぞれ、ｎ型ＭＯＳトラ
ンジスタＮＭ１２、ＮＭ１３のドレイン端子に接続され
ている。また、ｐ型ＭＯＳトランジスタＰＭ１２のゲー
ト端子には、インバータ回路Ｃ１１の出力が入力され、
ｐ型ＭＯＳトランジスタＰＭ１３のゲート端子には、Ｎ
ＡＮＤ回路Ｃ１０の出力が入力される。
【００６７】ｎ型ＭＯＳトランジスタＮＭ１２のゲート
端子は、ｐ型ＭＯＳトランジスタＰＭ１３とｎ型ＭＯＳ
トランジスタＮＭ１３との間のノードに接続されてお
り、ｎ型ＭＯＳトランジスタＮＭ１３のゲート端子は、
ｐ型ＭＯＳトランジスタＰＭ１２とｎ型ＭＯＳトランジ
スタＮＭ１２との間のノードに接続されている。また、
これらｎ型ＭＯＳトランジスタＮＭ１２、ＮＭ１３のソ
ース端子は、ぞれぞれ、電位ＶＷＬＬの供給線に接続さ
れている。
【００６８】出力バッファ回路Ｃ１４は、ｐ型ＭＯＳト
ランジスタＰＭ１４、ＰＭ１５と、ｎ型ＭＯＳトランジ
スタＮＭ１４、ＮＭ１５とを、直列的に接続することに
より、構成されている。
【００６９】ｐ型ＭＯＳトランジスタＰＭ１４のソース
端子は、電位ＶＷＬＨの供給線に接続されており、その
ゲート端子は、レベル変換回路Ｃ１２におけるｐ型ＭＯ
ＳトランジスタＰＭ１１のゲート端子に接続されてい
る。ｐ型ＭＯＳトランジスタＰＭ１４のドレイン端子
は、ｐ型ＭＯＳトランジスタＰＭ１５のソース端子に接
続されている。このｐ型ＭＯＳトランジスタＰＭ１５の
ゲート端子には、電位ＶＳＳが入力されている。このた
め、ｐ型ＭＯＳトランジスタＰＭ１５は、ノーマリーオ
ンのＭＯＳトランジスタとなる。また、ｐ型ＭＯＳトラ
ンジスタＰＭ１５のドレイン端子は、ｎ型ＭＯＳトラン
ジスタＮＭ１４のドレイン端子に接続されている。これ
らｐ型ＭＯＳトランジスタＰＭ１５とｎ型ＭＯＳトラン
ジスタＮＭ１４との間のノードから、ワード線ＷＬ１、
ＷＬ２を駆動するための電圧が出力される。
【００７０】ｎ型ＭＯＳトランジスタＮＭ１４のゲート
端子には、電位ＶＣＣが供給されている。このため、ｎ
型ＭＯＳトランジスタＮＭ１４は、ノーマリーオンのＭ
ＯＳトランジスタとなる。ｎ型ＭＯＳトランジスタＮＭ
１４のソース端子は、ｎ型ＭＯＳトランジスタＮＭ１５
のドレイン端子に接続されている。このｎ型ＭＯＳトラ
ンジスタＮＭ１５のゲート端子は、レベル変換回路Ｃ１
３におけるｎ型ＭＯＳトランジスタＮＭ１３のゲート端
子に接続されている。また、ｎ型ＭＯＳトランジスタＮ
Ｍ１５のソース端子は、電位ＶＷＬＬの供給線に接続さ
れている。
【００７１】以上のような構成のロウデコーダＲＤＥＣ
とワード線ドライバＷＤＤＶ１を用いて、図７Ｂに示す
電位ＶＷＬＨ、ＶＷＬＬを生成し、ワード線ＷＬ１、Ｗ
Ｌ２に供給する。なお、図７Ｃにおいては、各ＭＯＳト
ランジスタでバックゲート接続がなされているが、これ
は必ずしも必要なものではない。
【００７２】なお、このワード線ドライバＷＤＤＶ１の
出力バッファ回路Ｃ１４は、ノーマリーオンのＭＯＳト
ランジスタＰＭ１５、ＮＭ１４を備えているが、これ
は、ＭＯＳトランジスタＰＭ１４、ＮＭ１５に、直接、
電位ＶＷＬＨと電位ＶＷＬＬの電位差が印加しないよう
にするためである。すなわち、ノーマリーオンのＭＯＳ
トランジスタＰＭ１５、ＮＭ１４により、そのしきい値
落ちをする分の電圧だけ、電位差が減少する。したがっ
て、直接この電位差が、ＭＯＳトランジスタＰＭ１４、
ＰＭ１５に印加されてもよいのであれば、ＭＯＳトラン
ジスタＰＭ１５、ＮＭ１４は、図７Ｄに示すように、省
略することも可能である。
【００７３】これら図７Ｃ又は図７Ｄに示したロウデコ
ーダＲＤＥＣとワード線ドライバＷＤＤＶ１とを、メモ
リセルアレイＭＣＡに配置したレイアウト図を、図７Ｅ
に示す。この図７Ｅに示すように、ワード線ドライバＷ
ＤＤＶ１のレイアウトピッチが、ワード線ＷＬ１、ＷＬ
２の配線ピッチと一致する場合は、メモリセルアレイＭ
ＣＡの片側に、ロウデコーダＲＤＥＣとワード線ドライ
バＷＤＤＶ１とを配置することができる。
【００７４】これに対して、ワード線ドライバＷＤＤＶ
１のレイアウト面積が大きくなり、ワード線ドライバＷ
ＤＤＶ１のレイアウトピッチを、ワード線ＷＬ１、ＷＬ
２の配線ピッチに一致させることができない場合、図７
Ｆに示すようなレイアウトが考えられる。すなわち、メ
モリセルアレイＭＣＡの両側にロウデコーダＲＤＥＣと
ワード線ドライバＷＤＤＶ１とを配置し、例えば、メモ
リセルアレイＭＣＡの左側のロウデコーダＲＤＥＣとワ
ード線ドライバＷＤＤＶ１で、奇数番目のワード線ＷＬ
１、ＷＬ２のデコードと駆動を行い、メモリセルアレイ
ＭＣＡの右側のロウデコーダＲＤＥＣとワード線ドライ
バＷＤＤＶ１で、偶数番目のワード線ＷＬ１、ＷＬ２の
デコードと駆動を行うようにする。
【００７５】次に、図７Ａに対応するロウデータとワー
ド線ドライバの回路構成を説明する。図７Ｇは、ロウデ
コーダの一例と、図７Ａに示したワード線ＷＬ１、ＷＬ
２の電圧波形を生成するためのワード線ドライバＷＤＤ
Ｖ２の一例を示す図である。
【００７６】この図７Ｇに示すように、ロウデコーダＲ
ＤＥＣは、ＮＡＮＤ回路Ｃ１０により構成されており、
ワード線ドライバＷＤＤＶ２は、インバータ回路Ｃ１１
と、レベル変換回路Ｃ２２と、レベル変換回路Ｃ２３
と、出力バッファ回路Ｃ２４と、レベル変換回路Ｃ２５
と、出力バッファ回路Ｃ２６とにより構成されている。
ここでの電圧の高低関係は、図７Ａの例に従って、ＶＷ
Ｌ１Ｈ＞ＶＳＳ＞ＶＷＬ２Ｈ＞ＶＷＬ１Ｌ＞ＶＷＬ２Ｌ
である。
【００７７】図７Ｃと異なる点のみ説明すると、レベル
変換回路Ｃ２２は基本的に図７Ｃのレベル変換回路Ｃ１
２と同様の構成であり、ｐ型ＭＯＳトランジスタＰＭ２
０、ＰＭ２１と、ｎ型ＭＯＳトランジスタＮＭ２０、Ｎ
Ｍ２１とを備えている。但し、ｐ型ＭＯＳトランジスタ
ＰＭ２０、ＰＭ２１のソース端子は、電位ＶＷＬ１Ｈの
供給線に接続されている。
【００７８】レベル変換回路Ｃ２３も、基本的に図７Ｃ
のレベル変換回路Ｃ１３と同様の構成であり、ｐ型ＭＯ
ＳトランジスタＰＭ２２、ＰＭ２３と、ｎ型ＭＯＳトラ
ンジスタＮＭ２２、ＮＭ２３とを備えている。但し、ｎ
型ＭＯＳトランジスタＮＭ２２、ＮＭ２３のソース端子
は、電位ＶＷＬ１Ｌの供給線に接続されている。
【００７９】出力バッファ回路Ｃ２４も、基本的に図７
Ｃの出力バッファ回路Ｃ１４と同様の構成であり、直列
的に接続されたｐ型ＭＯＳトランジスタＰＭ２４、ＰＭ
２５と、ｎ型ＭＯＳトランジスタＮＭ２４、ＮＭ２５と
を備えている。但し、ｐ型ＭＯＳトランジスタＰＭ２４
のソース端子は、電位ＶＷＬ１Ｈの供給線に接続されて
おり、ｎ型ＭＯＳトランジスタＮＭ２５のソース端子
は、電位ＶＷＬ１Ｌの供給線に接続されている。
【００８０】これに加えて、図７Ｇのワード線ドライバ
ＷＤＤＶ２は、レベル変換回路Ｃ２５と出力バッファ回
路Ｃ２６とを備えている。レベル変換回路Ｃ２５の構成
はレベル変換回路Ｃ２３の構成と同様であり、ｐ型ＭＯ
ＳトランジスタＰＭ２６、ＰＭ２７と、ｎ型ＭＯＳトラ
ンジスタＮＭ２６、ＮＭ２７とを備えている。但し、ｎ
型ＭＯＳトランジスタＮＭ２６、ＮＭ２７のソース端子
は、電位ＶＷＬ２Ｌの供給線に接続されている。
【００８１】出力バッファ回路Ｃ２６は、出力バッファ
回路Ｃ２４と同様の構成であるが、ｐ型ＭＯＳトランジ
スタＰＭ２８とｎ型ＭＯＳトランジスタＮＭ２８の２つ
のＭＯＳトランジスタにより構成されている。そして、
ｐ型ＭＯＳトランジスタＰＭ２８のソース端子は、電位
ＶＷＬ２Ｈの供給線に接続されており、ｎ型ＭＯＳトラ
ンジスタＮＭ２８のソース端子は、電位ＶＷＬ２Ｌの供
給線に接続されている。
【００８２】ノーマリーオンのＭＯＳトランジスタが挿
入されていないのは、図７Ａからも分かるように、電位
ＶＷＬ２Ｈと電位ＶＷＬ２Ｌとの電位差はそれほど大き
くないので、この電位差が直接ＭＯＳトランジスタＰＭ
２８、ＮＭ２８に印加されても、問題が生じないからで
ある。
【００８３】この構成から分かるように、出力バッファ
回路Ｃ２４の出力は、電位ＶＷＬ１Ｈと電位ＶＷＬ１Ｌ
との間で振幅し、これにより、第１のワード線ＷＬ１が
駆動される。また、出力バッファ回路Ｃ２６の出力は、
電位ＶＷＬ２Ｈと電位ＶＷＬ２Ｌとの間で、出力バッフ
ァ回路Ｃ２４の出力と同期して振幅し、これにより、第
２のワード線ＷＬ２が駆動される。なお、図７Ｇにおい
ては、各ＭＯＳトランジスタでバックゲート接続がなさ
れているが、これは必ずしも必要なものではない。
【００８４】また、図７Ｄに示したワード線ドライバＷ
ＤＤＶ１と同様に、図７Ｈに示すようにワード線ドライ
バＷＤＤＶ２においても、ｐ型ＭＯＳトランジスタＰＭ
２５とｎ型ＭＯＳトランジスタＮＭ２４とを、省くこと
も可能である。
【００８５】これら図７Ｇ又は図７Ｈに示したロウデコ
ーダＲＤＥＣとワード線ドライバＷＤＤＶ２とを、メモ
リセルアレイＭＣＡに配置したレイアウト図を、図７Ｉ
に示す。図７Ｇ及び図７Ｈに示したワード線ドライバＷ
ＤＤＶ２においては、第１のワード線ＷＬ１と第２のワ
ード線ＷＬ２を異なる電位で同期的に駆動する関係上、
そのレイアウト面積が図７Ｃ及び図７Ｄに示したワード
線ドライバＷＤＤＶ１よりも大きくなってしまう。した
がって、ワード線ＷＬ１、ＷＬ２の配線ピッチに、ワー
ド線ドライバＷＤＤＶ２のレイアウトピッチを一致させ
ることは困難であると考えられる。このため、図７Ｉに
示したレイアウトにおいては、メモリセルアレイＭＣＡ
の両側に、ロウデコーダＲＤＥＣとワード線ドライバＷ
ＤＤＶ２とを配置している。すなわち、メモリセルアレ
イＭＣＡの左側のロウデコーダＲＤＥＣとワード線ドラ
イバＷＤＤＶ２で、奇数番目のワード線ＷＬ１、ＷＬ２
のデコードと駆動を行い、メモリセルアレイＭＣＡの右
側のロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ
２で、偶数番目のワード線ＷＬ１、ＷＬ２のデコードと
駆動を行う。
【００８６】また、図７Ｊに示すように、例えば、第１
のワード線ＷＬ１用のワード線ドライバＷＤＤＶ３を、
メモリセルアレイＭＣＡの左側に配置し、第２のワード
線ＷＬ２のワード線ドライバＷＤＤＶ４を、メモリセル
アレイＭＣＡの右側に配置するようにしてもよい。この
ように配置することにより、電源配線の引き回しを楽に
することができる。すなわち、第１のワード線ＷＬ１用
のワード線ドライバＷＤＤＶ３のあるメモリセルアレイ
ＭＣＡの左側にのみ、電位ＶＷＬ１Ｈと電位ＶＷＬ１Ｌ
の電位供給線を配線し、第２のワード線ＷＬ２用のワー
ド線ドライバＷＤＤＶ４のあるメモリセルアレイＭＣＡ
の右側にのみ、電位ＶＷＬ２Ｈと電位ＶＷＬ２Ｌの電位
供給線を配線すればよい。
【００８７】但し、このレイアウトの場合、ワード線ド
ライバＷＤＤＶ３とワード線ドライバＷＤＤＶ４の双方
に、個別にロウデコーダＲＤＥＣが必要になる。そのよ
うなワード線ドライバＷＤＤＶ３の例を図７Ｋに示し、
ワード線ドライバＷＤＤＶ４の例を図７Ｌに示す。
【００８８】図７Ｋに示すように、第１のワード線ＷＬ
１用のワード線ドライバＷＤＤＶ３は、インバータ回路
Ｃ１１を介してロウデコーダＲＤＥＣに接続されたレベ
ル変換回路Ｃ２２と、直接ロウデコーダＲＤＥＣに接続
されたレベル変換回路Ｃ２３と、出力バッファ回路Ｃ２
４とを備えている。これらの構成は上述した図７Ｇのワ
ード線ドライバＷＤＤＶ２と同様である。
【００８９】一方、図７Ｌに示すように、第２のワード
線ＷＬ２用のワード線ドライバＷＤＤＶ４は、ロウデコ
ーダＲＤＥＣと、インバータ回路Ｃ１１と、レベル変換
回路Ｃ２５と、出力バッファ回路Ｃ２６とを備えて構成
されている。レベル変換回路Ｃ２５と出力バッファ回路
Ｃ２６の構成は、上述した図７Ｇのワード線ドライバＷ
ＤＤＶ２と同様である。但し、ワード線ドライバＷＤＤ
Ｖ４はメモリセルアレイＭＣＡの右側に設けられている
ため、ロウデコーダＲＤＥＣをワード線ドライバＷＤＤ
Ｖ３と共用することができないため、独自にロウデコー
ダＲＤＥＣとインバータ回路Ｃ１１とを設けている。
【００９０】ワード線ドライバＷＤＤＶ３のロウデコー
ダＲＤＥＣと、ＷＤＤ４のロウデコーダＲＤＥＣとに
は、ロウアドレス信号ＲＡＤＤとＷＬＥＮとが同期して
入力されるので、結果的に、異なる電圧振幅で同期した
ワード線駆動電位が出力される。
【００９１】なお、図７Ｋ及び図７Ｌにおいては、各Ｍ
ＯＳトランジスタでバックゲート接続がなされている
が、これは必ずしも必要なものではない。また、図７Ｋ
に示したワード線ドライバＷＤＤＶ３においても、図７
Ｍに示すように、ｐ型ＭＯＳトランジスタＰＭ２５とｎ
型ＭＯＳトランジスタＮＭ２４とを、省くことも可能で
ある。
【００９２】図７Ｎは、上述したメモリセルアレイＭＣ
ＡとロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ
とを有するメモリチップＭＣＰの全体レイアウトの一例
を示す図である。この図７Ｎに示すように、低電圧側の
供給電圧であるＶＳＳと、高電圧側の供給電圧であるＶ
ＣＣとが入力される。この電位ＶＳＳと電位ＶＣＣは、
昇圧回路群とそれらのドライバからなる回路ＢＳＴに供
給され、このメモリチップＭＣＰで必要となる各種の電
圧が生成される。ここでは、図７Ｂの電圧波形に対応し
て、４種類の電位ＶＷＬＨ、ＶＷＬＬ、ＶＢＬＨ、ＶＢ
ＬＬとを生成する例を示している。図７Ａの電圧波形を
用いるメモリセルアレイＭＣＡを用いる場合は、６種類
の電位ＶＷＬ１Ｈ、ＶＷＬ１Ｌ、ＶＷＬ２Ｈ、ＶＷＬ２
Ｌ、ＶＢＬＨ、ＶＢＬＬを生成することとなる。この回
路ＢＳＴで生成された各種の電位は、電位供給線により
必要な回路に供給される。特に、この図に示した４種類
の電位は、上述したように、ロウデコーダＲＤＥＣとワ
ード線ドライバＷＤＤＶとに供給される。
【００９３】また、このメモリチップＭＣＰには、メモ
リチップＭＣＰに対してデータ書き込み、データ読み出
しを行うメモリセルを特定するためのアドレスが入力さ
れる。このアドレスは、アドレスレシーバＡＤＲＶに入
力され、ロウアドレス信号とカラムアドレス信号に分離
される。そして、ロウアドレス信号は、ロウアドレスデ
コーダＲＤＥＣに供給され、カラムアドレス信号は、カ
ラムアドレスデコーダＣＤＥＣに供給される。
【００９４】データＩ／Ｏ端子からは、データの入出力
が行われる。すなわち、メモリセルアレイＭＣＡに書き
込むデータは、このデータＩ／Ｏ端子から入力され、入
力レシーバＩＮＲＶに入力される。そして、データドラ
イバＤＴＤＶを介して、カラム選択ゲートＣＳＧに供給
され、メモリセルアレイＭＣＡに対するデータ書き込み
が行われる。
【００９５】一方、メモリセルアレイＭＣＡから読み出
された信号は、カラム選択ゲートＣＳＧからセンスアン
プＳＡに出力され、このセンスアンプＳＡでデータの検
出が行われる。検出されたデータは、出力ドライバＯＴ
ＤＶを介して、データＩ／Ｏ端子から出力される。
【００９６】また、このメモリチップＭＣＰには、各種
の制御信号が入力される制御信号レシーバＣＳＲＶを有
している。この制御信号レシーバＣＳＲＶは、このメモ
リチップＭＣＰの外部から入力された制御信号に基づい
て、内部で必要な各種の制御信号を生成し、出力する。
【００９７】なお、この図７ＮのメモリチップＭＣＰに
おいては、メモリセルアレイＭＣＡの両側にロウデコー
ダＲＤＥＣとワード線ドライバＷＤＤＶとを設ける場合
のレイアウトを例示したが、上述したように、メモリセ
ルアレイＭＣＡの片側にのみロウデコーダＲＤＥＣとワ
ード線ドライバＷＤＤＶとを設ける場合もある。
【００９８】なお、これまで説明したワード線ドライバ
ＷＤＤＶ１、ＷＤＤＶ２、ＷＤＤＶ３、ＷＤＤＶ４の構
成や、メモリチップＭＣＰの構成は、以下に説明する各
実施の形態でも、それぞれ適用することが可能である。
【００９９】［実施の形態２］図８は、実施の形態２に
よるＤＲＡＭセル構造を、図３に対応させて示してい
る。この実施の形態では、第１のゲート（Ｇ１）１３が
シリコン層１２の下の埋め込み酸化膜１１内に埋め込ま
れている。第２のゲート（Ｇ２）２０は、シリコン層１
２の上方に配置されるが、直接的にはシリコン層１２に
対向しない。即ち、シリコン層１２と第２のゲート２０
との間には、シリコン層１２に接続される中継電極２５
が設けられている。そして、第２のゲート２０は、絶縁
膜２６を介して、中継電極２５に対向しており、これに
よりキャパシタを構成している。
【０１００】この実施の形態の場合も、第２のゲート２
０がシリコン層１２に対して容量結合による電位制御を
行うことは、先の実施の形態と同様である。そして、メ
モリセルＭＣの第１のゲート１３，第２のゲート２０は
それぞれ第１，第２のワード線ＷＬ１，ＷＬ２に接続さ
れ、ドレイン１４はビット線ＢＬに接続されて、図４の
ようなメモリセルアレイを構成する。
【０１０１】この実施の形態によっても、先の実施の形
態と同様の効果が得られる。また、第１のゲート２０
は、チャネルボディに対して直接対向させず、中継電極
２５との間でキャパシタを構成するようにしているの
で、中継電極２５の面積を実際のチャネルボディ領域の
面積より大きくすることで、より大きな容量結合を与え
ることが可能になる。
【０１０２】［実施の形態３］図９は、実施の形態３に
よるＤＲＡＭセル構造を、図３に対応させて示してい
る。この実施の形態では、第１のゲート１３が、図３と
同様に、シリコン層１２の上面に対向するように形成さ
れ、第２のゲート２０が図８と同様のキャパシタ構造を
形成するように、シリコン層１２の下に、酸化膜１１に
埋め込まれて作られている。
【０１０３】この実施の形態によっても、先の実施の形
態と同様の効果が得られる。また実施の形態２と同様の
理由で、第２のゲート２０のチャネルボディに対する容
量結合を大きくすることができる。
【０１０４】［実施の形態４］図１０Ａは、実施の形態
４によるＤＲＡＭセルアレイのレイアウトを示し、図１
０ＢはそのＡ−Ａ’線断面を示しており、図１０Ｃはそ
のＢ−Ｂ’線断面を示している。
【０１０５】この実施の形態の場合、図１０Ｂに示すよ
うに、シリコン層１２の上面に対向するように第２のゲ
ート（Ｇ２）２０が形成され、図１０Ａ及び図１０Ｃに
示すように、シリコン層１２の両側面に対向するよう
に、第１のゲート（Ｇ１）１３が形成されている。即ち
シリコン層１２の側面をチャネルとするＭＩＳトランジ
スタが構成されている。このことから分かるように、こ
の実施の形態においては、シリコン層の両側面にチャネ
ルが形成される。図１０Ａに示すように、第１のゲート
１３は、ビット線ＢＬの方向には各メモリセルＭＣ毎に
不連続に配置される。そして、第２のゲート２０が、こ
れら第１のゲート１３を共通接続してワード線ＷＬとし
て連続的に形成される。従って、第１及び第２のゲート
１３及び２０は同電位で制御されることになる。
【０１０６】層間絶縁膜１７は、第１層１７ａと第２層
１７ｂの二層構造であり、第１層１７ａ上に、ソース１
５を共通接続する固定電位線２３が配設され、第２層１
７ｂ上にビット線１８が配設される。
【０１０７】この実施の形態の場合、第１のゲート１３
によるシリコン層１２の側面にチャネルが形成されると
きに同時に、第２のゲート２０の直下にチャネルが形成
されることを避けて、第２のゲート２０によりその直下
のボディの電位制御ができるようにすることが必要であ
る。このため、第１のゲート１３と第２のゲート２０に
は仕事関数が異なる材料が用いられる。例えば、この実
施の形態のようにメモリセルＭＣがｎチャネルＭＩＳト
ランジスタの場合であれば、第１のゲート１３には、ｎ
型ポリシリコンを用い、第２のゲート２０には、シリコ
ン層１２をｐ型ボディとして蓄積状態を保持できるよう
に、ｎ型ポリシリコンより仕事関数の大きいｐ型ポリシ
リコン或いはプラチナ等の金属を用いる。また、第２の
ゲート２０の下のゲート絶縁膜（キャパシタ絶縁膜）１
９には例えばシリコン窒化膜を用いる。
【０１０８】メモリセルがｐチャネルの場合であれば、
第１のゲート１３としてｐ型ポリシリコンを用い、第２
のゲート２０として例えばハフニウム等の金属を用いれ
ばよい。
【０１０９】この実施の形態によっても、先の実施の形
態と同様の効果が得られる。
【０１１０】［実施の形態５］図１１は、実施の形態５
によるＤＲＡＭセルの断面構造を示している。この実施
の形態では、ＳＯＩ基板ではなく、シリコン基板１０上
に形成されたｐ型柱状シリコン部３０に縦型ＭＩＳトラ
ンジスタを構成している。即ち、柱状シリコン部３０の
上部にｎ型ドレイン１４が形成され、底部にｎ型ソース
１５が形成されている。また、柱状シリコン部３０の両
側面に相対向するように第１のゲート（Ｇ１）１３と第
２のゲート（Ｇ２）２０が形成されている。従って、Ｓ
ＯＩ基板ではないが、柱状シリコン部３０をフローティ
ングのチャネルボディとする縦型ＭＩＳトランジスタに
よりメモリセルＭＣが構成される。
【０１１１】この縦型ＭＩＳトランジスタ構造は、ＳＧ
Ｔ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉ
ｓｔｏｒ）として知られている。
【０１１２】この実施の形態によっても、先の実施の形
態と同様の効果が得られる。
【０１１３】次に、上記各実施の形態対応の製造工程を
説明する。
【０１１４】［実施の形態１対応の製造工程］図１２〜
図１８は、図３に示す実施の形態１対応のＤＲＡＭセル
の製造工程を示している。この実施の形態では、二つの
ゲート１３，２０をシリコン層の上下に配置するため
に、２枚のシリコン基板を用いる。図１２に示すよう
に、第１のシリコン基板１０１には、セルアレイ領域の
外側に合わせマークとして、溝１０２を加工する。そし
て図１３に示すように、溝１０２に酸化膜１０３を埋め
込む。溝１０２の深さは、後にシリコン基板１０１を削
って厚み調整されるＳＯＩ層より深くする。より具体的
には、後述するように、このシリコン基板１０１は図３
のシリコン層１２となるため、このシリコン層１２の厚
さよりも深くなるように、溝１０２を形成する。
【０１１５】この後、図１４に示すように、シリコン基
板１０１上に、ゲート絶縁膜１９を介して第２のゲート
２０（Ｇ２）をワード線ＷＬ２として連続するようにパ
ターン形成する。第２のゲート２０を形成した面は、シ
リコン酸化膜１０６等の絶縁膜で覆って平坦化する。平
坦化には、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いる。その後、図１
５に示すように、平坦化したシリコン酸化膜１０６の面
に第２のシリコン基板２０１を貼り合わせる。
【０１１６】この後、図１６に示すように、第１のシリ
コン基板１０１を予定しているＳＯＩ層の厚みになるま
で研磨する。このように研磨されたシリコン基板１０１
が図３のシリコン層１２となる。このとき、先に埋め込
んだシリコン酸化膜１０３が突出すため、次の第１のゲ
ート１３を形成する工程で、これを既に形成された第２
のゲート２０に位置合わせするためのマークとして利用
することができる。
【０１１７】即ち、図１７に示すように、シリコン基板
１０１に横方向の素子分離を行う素子分離酸化膜１１５
をＳＴＩ法により埋め込み、その後ゲート絶縁膜１６を
介して第１のゲート（Ｇ１）１３をワード線ＷＬ１とし
て連続するようにパターン形成する。素子分離絶縁膜１
１５は、図ではビット線方向についてのみ示している
が、ワード線方向にも所定間隔で形成して、各メモリセ
ルＭＣ領域毎に他から分離されたシリコン層１２を形成
する。更にイオン注入を行ってドレイン１４及びソース
１５を形成する。そして、図１８に示すように、層間絶
縁膜１７を形成し、この上にビット線１８を形成する。
【０１１８】［実施の形態２対応の製造工程］図１９〜
図２６は、図８に示す実施の形態２対応のＤＲＡＭセル
の製造工程を示している。この実施の形態でも、二つの
ゲート１３，２０をシリコン層の上下に配置するため
に、２枚のシリコン基板を用いる。図１９に示すよう
に、第１のシリコン基板１０１には、セルアレイ領域の
外側に合わせマークとして、溝１０２を加工する。そし
て図２０に示すように、溝１０２に酸化膜１０３を埋め
込む。溝１０２の深さは、後にシリコン基板１０１を削
って厚み調整されるＳＯＩ層より深くする。より具体的
には、後述するように、このシリコン基板１０１は図８
のシリコン層１２となるため、このシリコン層１２の厚
さよりも深くなるように、溝１０２を形成する。
【０１１９】この後、図２１に示すように、シリコン基
板１０１上に、ゲート絶縁膜１６を介して第１のゲート
１３（Ｇ１）をワード線ＷＬ１として連続するようにパ
ターン形成する。第１のゲート１３を形成した面は、シ
リコン酸化膜１０６等の絶縁膜で覆って平坦化する。平
坦化には、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いる。その後、図２
２に示すように、平坦化したシリコン酸化膜１０６の面
に第２のシリコン基板２０１を貼り合わせる。
【０１２０】この後、図２３に示すように、第１のシリ
コン基板１０１を予定しているＳＯＩ層の厚みになるま
で研磨する。このように研磨されたシリコン基板１０１
が図８のシリコン層１２となる。このとき、先に埋め込
んだシリコン酸化膜１０３が突出すため、次の第２のゲ
ート２０を形成する工程で、これを既に形成された第１
のゲート１３に位置合わせするためのマークとして利用
することができる。
【０１２１】厚み調整されたシリコン基板１０１には、
図２４に示すように、素子分離酸化膜１１５を埋め込ん
だ後、シリコン酸化膜２０３を堆積し、トランジスタの
チャネルボディに対応する位置に開口２０４を開ける。
素子分離絶縁膜１１５は、図ではビット線方向について
のみ示しているが、ワード線方向にも所定間隔で形成し
て、各メモリセルＭＣ領域毎に他から分離されたシリコ
ン層１２を形成する。そして、図２５に示すように、開
口を介してチャネルボディに接続される中継電極２５を
形成し、この上にキャパシタ絶縁膜２６を介して第２の
ゲート２０（Ｇ２）を形成する。中継電極２５と第２の
ゲート２０とは、キャパシタ絶縁膜２６を挟んで連続的
に成膜した後、これらを一体にワード線ＷＬ２としてパ
ターニングすればよい。そして、第２のゲート２０をマ
スクとして、シリコン酸化膜２０３上からシリコン層１
２にイオン注入を行って、ドレイン１４及びソース１５
を形成する。その後、図２６に示すように、層間絶縁膜
１７を形成し、この上にビット線１８を形成する。
【０１２２】［実施の形態３対応の製造工程］図２７〜
図３３は、図９に示す実施の形態３対応のＤＲＡＭセル
の製造工程を示している。この実施の形態でも、二つの
ゲート１３，２０をシリコン層の上下に配置するため
に、２枚のシリコン基板を用いる。図２７に示すよう
に、第１のシリコン基板１０１には、セルアレイ領域の
外側に合わせマークとして、溝１０２を加工する。そし
て図２８に示すように、溝１０２に酸化膜１０３を埋め
込む。溝１０２の深さは、後にシリコン基板１０１を削
って厚み調整されるＳＯＩ層より深くする。より具体的
には、後述するように、このシリコン基板１０１は図９
のシリコン層１２となるため、このシリコン層１２の厚
さよりも深くなるように、溝１０２を形成する。
【０１２３】この後、図２９に示すように、シリコン酸
化膜２０９を堆積し、トランジスタのチャネルボディに
対応する位置に開口２０９ａを形成する。そして、この
開口２０９ａを介してチャネルボディに接続される中継
電極２５を形成し、この上にキャパシタ絶縁膜２６を介
して第２のゲート２０（Ｇ２）を形成する。中継電極２
５と第２のゲート２０とは、キャパシタ絶縁膜２６を挟
んで連続的に成膜した後、一体にワード線ＷＬ２として
パターニングすればよい。
【０１２４】第２のゲート２０を形成した面は、シリコ
ン酸化膜２１０等の絶縁膜で覆って平坦化する。平坦化
には、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａ
ｌＰｏｌｉｓｈｉｎｇ）を用いる。その後、図３０に示
すように、平坦化したシリコン酸化膜２１０の面に第２
のシリコン基板２０１を貼り合わせる。
【０１２５】この後、図３１に示すように、第１のシリ
コン基板１０１を予定しているＳＯＩ層の厚みになるま
で研磨する。このように研磨されたシリコン基板１０１
が図９のシリコン層１２となる。このとき、先に埋め込
んだシリコン酸化膜１０３が突出すため、次の第１のゲ
ート１３を形成する工程で、これを既に形成された第２
のゲート２０に位置合わせするためのマークとして利用
することができる。
【０１２６】厚み調整されたシリコン基板１０１には、
図３２に示すように、素子分離酸化膜１１５を埋め込ん
だ後、ゲート絶縁膜１６を介して第１のゲート１３（Ｇ
１）をワード線ＷＬ１として連続するようにパターン形
成する。素子分離絶縁膜１１５は、図ではビット線方向
についてのみ示しているが、ワード線方向にも所定間隔
で形成して、各メモリセルＭＣ領域毎に他から分離され
たシリコン層１２を形成する。更にイオン注入により、
ドレイン１４及びソース１５を形成する。その後、図３
３に示すように、層間絶縁膜１７を形成し、この上にビ
ット線１８を形成する。
【０１２７】［実施の形態４対応の製造工程］図３４Ａ
及び図３４Ｂ〜図３８Ａ及び図３８Ｂは、図１０Ａ乃至
図１０Ｃに示した実施の形態４対応のセルアレイの製造
工程を、図１０Ｂ及び図１０Ｃの断面に対応させて示し
ている。
【０１２８】図３４Ａ及び図３４Ｂに示すように、シリ
コン基板１０上に酸化膜１１を形成し、この酸化膜１１
上に所定の厚さのｐ型シリコン層１２を形成する。この
シリコン層１２上に、キャパシタ絶縁膜として、例えば
シリコン窒化膜１９とシリコン酸化膜３０１とからな
る、積層膜を形成する。続いて、この積層膜のシリコン
酸化膜３０１をワード線方向に連続するストライプパタ
ーンに形成し、これをマスクとしてシリコン窒化膜１９
及びシリコン層１２を酸化膜１１に達するようにエッチ
ングして、素子分離絶縁膜３０２を埋め込む。これによ
りシリコン層１２は、ビット線の方向に連続する複数の
ストライプパターンの素子形成領域として区画される。
【０１２９】続いて、図３５Ａ及び図３５Ｂに示すよう
に、第１のゲート１３を埋め込むべき領域のシリコン酸
化膜３０１と３０２とシリコン窒化膜１９をエッチング
して、ｐ型シリコン層１２のトランジスタ形成領域の側
面を露出させる。このときワード線方向に隣接するｐ型
シリコン層１２の間では、シリコン酸化膜３０２を除去
し、更に下地の酸化膜１１を一部オーバーエッチングす
る。
【０１３０】そして、図３６Ａ及び図３６Ｂに示すよう
に、シリコン層１２の両側面にゲート絶縁膜１６を形成
した後、多結晶シリコンの堆積とエッチングにより、第
１のゲート（Ｇ１）１３を、各メモリセルＭＣ領域のシ
リコン層１２の間に埋め込み形成する。
【０１３１】次に、図３７Ａ及び図３７Ｂに示すよう
に、酸化膜３０１の間に、第１のゲート１３を共通接続
してワード線ＷＬとなる第２のゲート２０を埋め込む。
第２のゲート２０には前述のように、第１のゲート１３
より仕事関数の大きいプラチナ等の金属材料を用いる。
なお、第１のゲート１３の多結晶シリコンと第２のゲー
ト２０のプラチナとの反応をおさえるために、第１のゲ
ート１３堆積後に、反応防止用のバリア金属（例えば、
ＴｉＮやＴａＮなど）を堆積しておいてもよい。その
後、酸化膜３０１上からシリコン層１２にイオン注入を
行って、シリコン層１２にドレイン１４及びソース１５
を形成する。
【０１３２】次に、図３８Ａ及び図３８Ｂに示すよう
に、層間絶縁膜１７ａを堆積し、これにコンタクト孔を
開けて、ソース１５をワード線方向に共通接続する固定
電位線２３を形成する。この後、図１０Ｂ及び図１０Ｃ
に示すように、層間絶縁膜１７ｂを堆積し、コンタクト
孔を開けて、ドレイン１４を接続するビット線１８を形
成する。
【０１３３】［実施の形態５対応のセルアレイと製造工
程］図３９Ａは、図１１に示すＤＲＡＭセルの具体的な
セルアレイのレイアウトを示し、図３９ＢはそのＡ−
Ａ’線断面を示し、図３９ＣはそのＢ−Ｂ’線断面を示
している。第１のゲート１３と第２のゲート３０は同じ
材料を用いて柱状シリコン部３０の側面に形成される。
これらのゲート１３，２０は、一方向に連続的にパター
ニングされて、それぞれ第１のワード線ＷＬ１，第２の
ワード線ＷＬ２となる。
【０１３４】図４０Ａ及び図４０Ｂ〜図４４Ａ及び図４
４Ｂは、図３９Ｂ及び図３９Ｃに対応する断面を用い
た、製造工程を説明する図である。図４０Ａ及び図４０
Ｂに示すように、シリコン基板１０には予めソース１５
となるｎ型層が全面に形成されいる。そして、このｎ型
層の上に、ｐ型シリコン層４００がエピタキシャル成長
される。この様なエピタキシャル基板に、シリコン窒化
膜４０１のマスクをパターン形成し、シリコン層４００
をエッチングしてビット線方向に連続するストライプ状
の溝を加工し、その溝に素子分離酸化膜４０２を埋め込
む。
【０１３５】なお、別例として、エピタキシャル成長法
を使わずに、通常のｐ型シリコン基板にイオン注入する
ことにより、ソース１５となるｎ型層を形成するように
してもよい。
【０１３６】更に、図４１Ａ及び図４１Ｂに示すよう
に、シリコン窒化膜４０１をビット線方向にも分離した
パターンに変形する。そして、このシリコン窒化膜４０
１をマスクとして用いて、ストライプ状になっているシ
リコン層４００を再度、エッチングする。これにより、
シリコン層４００はビット線方向及びワード線方向に分
離され、各メモリセルＭＣ領域毎に分離された柱状シリ
コン部３０が得られる。
【０１３７】次いで、素子分離酸化膜４０２のうち、ワ
ード線を埋め込む領域の部分を選択的にエッチングした
後、シリコン窒化膜４０１を除去し、図４２Ａ及び図４
２Ｂに示すように、柱状シリコン部３０の周囲にゲート
絶縁膜４０３（図１１のゲート絶縁膜１６，１９に対応
する）を形成し、多結晶シリコン膜４０４を堆積する。
【０１３８】次に、図４３Ａ及び図４３Ｂに示すよう
に、この多結晶シリコン膜４０４をＲＩＥによりエッチ
ングして、ワード線ＷＬ１及びＷＬ２として連続する第
１のゲート１３及び第２のゲート２０を形成する。すな
わち、多結晶シリコン膜４０４を側壁残し技術によりエ
ッチングして、ゲート１３，２０を形成する。
【０１３９】その後、図４４Ａ及び図４４Ｂに示すよう
に、イオン注入を行って柱状シリコン部３０の上部にｎ
型ドレイン１４を形成する。続いて、シリコン酸化膜４
０５を堆積した後、これを平坦化する。この後は、図３
９Ｂ及び図３９Ｃに示すように、層間絶縁膜１７を堆積
し、これにコンタクト孔を開けてビット線１８を形成す
る。
【０１４０】［実施の形態５対応の他のセルアレイとそ
の製造工程］図３９Ａ及び図３９Ｂでは、第１のゲート
１３と第２のゲート２０として同じ電極材料を用いた
が、同様のセルアレイ構造で第１のゲート１３と第２の
ゲート２０に別の電極材料を用いる場合の構造を、図３
９Ａ乃至図３９Ｃに対応させて図４５Ａ乃至図４５Ｃに
示す。
【０１４１】柱状シリコン部３０の両側にゲート酸化膜
１６，１９を介して第１のゲート（Ｇ１）１３と第２の
ゲート（Ｇ２）２０が形成される点は、図３９Ａ乃至図
３９Ｃと同じである。但し、これらのゲート１３、２０
に異なる材料を用いる関係で、ビット線ＢＬ方向に隣接
するメモリセルＭＣの間で第１のゲート１３と第２のゲ
ート２０が交互に逆の配置となる点が、相違している。
即ち、第１のワード線ＷＬ１と第２のワード線ＷＬ２が
異なる工程で形成され、柱状シリコン部３０の間に２本
ずつ交互に配置されるようにしている。
【０１４２】図４６Ａ及び図４６Ｂ〜図５３Ａ及び図５
３Ｂは、その製造工程を、図４５Ｂ及び図４５Ｃの断面
に対応させて、説明する図である。図４６Ａ及び図４６
Ｂに示すように、シリコン基板１０には予めソース１５
となるｎ型層が全面に形成されている。このｎ型層の上
に、ｐ型シリコン層４００がエピタキシャル成長され
る。この様なエピタキシャル基板に、シリコン窒化膜４
０１のマスクをパターン形成し、シリコン層４００をエ
ッチングしてビット線方向に連続するストライプ状の溝
を加工し、その溝に素子分離酸化膜４０２を埋め込む。
【０１４３】なお、別例として、エピタキシャル成長法
を使わずに、通常のｐ型シリコン基板にイオン注入する
ことにより、ソース１５となるｎ型層を形成するように
してもよい。
【０１４４】更に、図４７Ａ及び図４７Ｂに示すよう
に、シリコン窒化膜４０１をビット線方向にも分離した
パターンに変形する。そして、このシリコン窒化膜４０
１をマスクとして用いて、ストライプ状になっているシ
リコン層４００を再度、エッチングする。これにより、
シリコン層４００はビット線方向及びワード線方向に分
離され、各メモリセルＭＣ領域毎に分離された柱状シリ
コン部３０として残す。
【０１４５】次いで、素子分離酸化膜４０２のうち、ワ
ード線を埋め込む領域の部分を選択的にエッチングした
後、シリコン窒化膜４０１を除去し、図４８Ａ及び図４
８Ｂに示すように、柱状シリコン部３０の周囲にゲート
酸化膜１６を形成し、多結晶シリコン膜４０４を堆積す
る。この多結晶シリコン膜４０４をＲＩＥによりエッチ
ングして、図４９Ａ及び図４９Ｂに示すように、ワード
線ＷＬ１として連続する第１のゲート１３を形成する。
すなわち、多結晶シリコン膜４０４を側壁残し技術によ
りエッチングして、第１のゲート１３を形成する。
【０１４６】この段階で、連続的に形成された第１のゲ
ート１３からなるワード線ＷＬ１が、柱状シリコン部３
０の両側面に形成される。その後、図５０Ａ及び図５０
Ｂに示すように、イオン注入を行ってシリコン層３０の
上部にｎ型ドレイン１４を形成する。そして、シリコン
酸化膜４０５を堆積した後、柱状シリコン部３０が露出
しないように、このシリコン酸化膜４０５を平坦化す
る。
【０１４７】そして、図５１Ａ及び図５１Ｂに示すよう
に、第２のゲート２０を埋め込むべき領域で、シリコン
酸化膜４０５に開口を開け、この開口から露出した第１
のゲート１３及びゲート酸化膜１６を除去する。その
後、図５２Ａ及び図５２Ｂに示すように、露出した柱状
シリコン部３０の側面にゲート酸化膜１９を形成し、第
１のゲート１３とは異なる材料で、ゲート電極材料膜４
０６を堆積する。
【０１４８】次に、図５３Ａ及び図５３Ｂに示すよう
に、このゲート電極材料膜４０６をエッチングして、連
続的に形成された第２のゲート２０からなる第２のワー
ド線ＷＬ２を形成する。すなわち、ゲート電極材料膜４
０６を側壁残し技術でエッチングして、第２のゲート２
０を形成する。この後、図４５Ｂ及び図４５Ｃに示すよ
うに、層間絶縁膜１７を介してビット線１８を形成す
る。
【０１４９】［実施の形態５対応のさらに他のセルアレ
イ］図５４Ａは、図３９Ａの実施の形態のセルアレイ
に、ワード線ＷＬ１，ＷＬ２を低抵抗化するためのシャ
ント配線を付加した実施の形態のレイアウトを示す図で
ある。図５４ＢはそのＣ−Ｃ’線断面を示しており、図
５４ＣはそのＤ−Ｄ’線断面を示している。即ち、図３
９Ａ乃至図３９Ｃで説明したと同様のセルアレイを形成
した後、ビット線１８上に層間絶縁膜４０９を形成し、
この層間絶縁膜４０９上にシャント配線５００を形成し
ている。
【０１５０】シャント配線５００は、適当なビット線１
８の間に、層間絶縁膜４０９及び１７を貫通して第１及
び第２のゲート１３及び２０に達するコンタクト孔５０
１を形成して、このコンタクト孔５０１を介してゲート
１３及び２０にコンタクトさせる。このとき、ビット線
１８の間にコンタクト孔５０１をセルフアラインさせて
形成するために、ビット線１８はシリコン窒化膜４０８
で覆われている。
【０１５１】この様なシャント配線５００を形成するこ
とにより、ワード線ＷＬ１，ＷＬ２の信号伝搬遅延を小
さくすることができる。
【０１５２】さらに図５５Ａ及び図５５Ｂは、図５４Ｂ
及び図５４Ｃにおいて、ワード線ＷＬ１（第１のゲート
１３）とワード線ＷＬ２（第２のゲート２０）に対する
シャント配線層あるいは配線材料を異ならせた場合を示
している。この場合、ビット線１８を覆う層間絶縁膜５
０２ａにまず、第１のゲート１３に対するコンタクト孔
５０１を形成して第１のシャント配線５００ａを形成す
る。
【０１５３】次いで、層間絶縁膜５０２ｂを堆積し、こ
の層間絶縁膜５０２ｂに第２のゲート２０に対するコン
タクト孔を開けて、第２のシャント配線５００ｂを形成
する。この場合、第２のシャント配線５００ｂを、第１
のシャント配線５００ａの間に短絡を生じることなく形
成するために、第１のシャント配線５００ａの周囲はシ
リコン窒化膜５０４で覆うようにする。
【０１５４】なお、図４５Ａ乃至図４５Ｃに示したよう
に、ワード線ＷＬ１，ＷＬ２を異なる材料により形成し
たセルアレイにも、同様のシャント配線を形成するよう
にしてもよい。その際、ゲート電極材料と同様に、第１
のゲート１３に対するシャント配線と第２のゲート２０
に対するシャント配線の材料を異ならせるとすれば、図
５５Ａ及び図５５Ｂのシャント配線構造を適用すればよ
い。但し、この場合、第１のワード線ＷＬ１と第２のワ
ード線ＷＬ２は２本ずつ交互に配置されているので、シ
ャント配線についても、２本ずつ交互に異なる材料でシ
ャント配線を形成することになる。
【０１５５】［実施の形態１対応セルのシミュレーショ
ン］次に、図３で説明した実施の形態１対応のＤＲＡＭ
セルの二次元デバイスシミュレーション結果を説明す
る。図６１は、デバイスパラメータを示しており、ｐ型
シリコン層（チャネルボディ）は厚みがｔＳｉ＝５０ｎ
ｍ、アクセプタ濃度Ｎ A＝５×１０18／ｃｍ3であり、ソ
ース及びドレイン拡散層はドナー濃度ＮD＝２×１０19
／ｃｍ3である。主ゲートＧ１及び補助ゲートＧ２共
に、ｐ+型多結晶シリコンであり、ゲート長Ｌ＝０．０
７μｍ、主ゲートＧ１側のゲート酸化膜厚ｔｏｘｆ、補
助ゲートＧ２側のゲート酸化膜厚ｔｏｘｂ共に、ｔｏｘ
ｆ＝ｔｏｘｂ＝４ｎｍである。
【０１５６】図６２は、“０”書き込みとその後の読み
出し動作のシミュレーション結果である。書き込み時、
主ゲートＧ１には、ＶＷＬ１＝０〜２Ｖの振幅、補助ゲ
ートＧ２には、ＶＷＬ２＝−１．５〜０Ｖの振幅を与
え、ドレイン（ビット線）には、ＶＢＬ＝−１．５Ｖを
与えている。時刻ｔ０−ｔ５で書き込みが行われ、時刻
ｔ５でデータ保持（ポイントのみ）、その後読み出し動
作になる。図６２にはこの動作時の、チャネルボディの
ホールの擬フェルミレベルを示している。
【０１５７】ホールの擬フェルミレベルをチャネルボデ
ィの電位と考えれば、データ保持時（時刻ｔ５）、−
１．６Ｖになっている。
【０１５８】図６３は、“１”書き込みとその後の読み
出し動作のシミュレーション結果である。書き込み時、
主ゲートＧ１には、ＶＷＬ１＝０〜２Ｖの振幅、補助ゲ
ートＧ２には、ＶＷＬ２＝−１．５〜０Ｖの振幅を与
え、ドレイン（ビット線）には、ＶＢＬ＝１．５Ｖを与
えている。この場合、データ保持時（時刻ｔ５）のチャ
ネルボディ電位は、−０．６Ｖになっている。
【０１５９】以上の結果から、データ“０”と“１”の
チャネルボディの電位差は、１Ｖであり、この基板バイ
アス効果によるしきい値の差を利用してデータ読み出し
が可能であることがわかる。０”，“１”データの読み
出し時のドレイン電流Ｉｄｓとゲート電圧Ｖｇｓの関係
は、図６４のようになる。“１”データのしきい値はＶ
ｔｈ１＝１．６Ｖ、“０”データのしきい値はＶｔｈ０
＝１．９Ｖであり、しきい値差ΔＶｔｈ＝３００ｍＶが
得られる。
【０１６０】以上のセル動作で重要なことは、“０”書
き込み時、選択ビット線（ＶＢＬ＝−１．５Ｖ）につな
がる非選択セル（主ゲートが０Ｖ，補助ゲートが−１．
５Ｖに保持される）の“１”データを破壊することな
く、選択セルのデータを“１”から“０”に反転できる
かどうかである。その条件は、“１”データセルのチャ
ネルボディ電位が保持状態で“０”書き込みデータのセ
ルのチャネルボディ電位と等しいか、より低いことであ
る。上の例では、“１”データセルのボディ電位は保持
状態で−０．６Ｖであるのに対し、“０”データの書き
込み時（時刻ｔ４）のボディ電位は−０．７５Ｖであ
り、僅かに（０．１５Ｖ）逆転しているものの、データ
破壊が生じない程度になっている。
【０１６１】補助ゲートＧ２を主ゲートＧ１に対して、
２Ｖオフセットの状態で同期させて振幅させている理由
は、各ゲートとチャネルボディ間の容量カップリング
を、主ゲートＧ１だけの場合、或いは補助ゲートＧ２を
固定電位とした場合に比べて大きくして、チャネルボデ
ィのゲートへの追随性を良くし、選択ビット線に沿った
非選択の“１”データセルのチャネルボディを破壊させ
ないレベルまで下げるためである。これにより、主ゲー
トＧ１の保持レベルを０Ｖとし、ワード線振幅を２Ｖに
抑えることができる。
【０１６２】参考までに、補助ゲートＧ２を固定電位
（ＶＷＬ２＝−１．５Ｖ）とした場合の“０”書き込み
及び“１”書き込みのシミュレーション結果を、それぞ
れ図６２，図６３及び図６４に対応して、図６５，図６
６及び図６７に示す。主ゲートＧ１は、ＶＷＬ１＝−
２．５Ｖ〜２Ｖの振幅としている。
【０１６３】この結果から、補助ゲートＧ２を固定した
場合には、データ保持時、主ゲートＧ１を−２．５Ｖま
で下げないと、“１”データのチャネルボディ電位を−
０．７Ｖまで下げることができない。従って、補助ゲー
トを主ゲートと同期させて振幅させることが、低電圧化
のために有効であることがわかる。
【０１６４】ここでは、主ゲートＧ１，補助ゲートＧ２
共にｐ+型多結晶シリコンの場合を説明したが、ｎ+型多
結晶シリコンを用いることもできる。特に、主ゲートＧ
１側だけｎ+型多結晶シリコンにすることは、一層の低
電圧化に好ましい。即ち、主ゲートＧ１をｎ+型多結晶
シリコンにすると、主ゲートＧ１の電位を負側に１Ｖシ
フトすることができる。ビット線は“０”書き込み時、
−１．５Ｖになるから、ゲート・ドレイン間の最大電圧
は２．５Ｖになる。“０”書き込み時のビット線電位を
−１Ｖに上げることができれば、ゲート絶縁膜にかかる
最大電圧は２．０Ｖとなり、低電圧化される。
【０１６５】［実施の形態６のセルアレイと製造工程］
図３〜図６の実施の形態１では、４Ｆ2のセル面積のセ
ルアレイを簡単に説明したが、これをより具体化した実
施の形態６を次に説明する。図６８Ａは、実施の形態６
に係るセルアレイのレイアウトであり、図６８Ｂはその
Ｉ−Ｉ’線断面図であり、図６８Ｃは同じくII−II’断
面図である。
【０１６６】この実施の形態では、二枚のシリコン基板
６０１，７０１の貼り合わせ基板を用いて、ダブルゲー
ト構造のＭＩＳトランジスタからなるメモリセルアレイ
を作っている。第１のシリコン基板６０１の表面に、シ
リコン酸化膜層の絶縁膜６０２を介して、補助ゲート
（Ｇ２）２０が一方向に連続するワード線ＷＬ２として
形成される。但し、補助ゲート２０のパターン形成は、
ゲート電極材料膜が全面に形成された状態でシリコン基
板６０１を貼り合わせた後に行われる。この補助ゲート
２０を分離しているのが、絶縁膜８０３，８０４であ
る。
【０１６７】第２のシリコン基板７０１は、補助ゲート
２０の表面にゲート絶縁膜１９が形成された状態で貼り
合わされる。シリコン基板７０１は、貼り合わせ後、厚
みが調整され、またビット線の方向に連続するストライ
プ状の素子形成領域が区画される。その各素子形成領域
にゲート絶縁膜１６を介して主ゲート（Ｇ１）１３が、
補助ゲート２０と並行して連続するワード線ＷＬ１とし
てパターン形成されている。具体的な工程は後に詳細に
説明するが、基板貼り合わせ後に補助ゲート２０を分離
する溝を形成し、その分離溝に絶縁膜と半導体層の埋め
込みを行い、その後、補助ゲート２０とセルフアライン
された主ゲート１３の埋め込みを行うことになる。
【０１６８】主ゲート１３の上面及び側面は、層間絶縁
膜等に対してエッチング選択比の大きい保護膜であるシ
リコン窒化膜８０９，８０７で覆われる。そして主ゲー
ト１３の間隙部には、ドレイン，ソース拡散層１４，１
５が形成される。ソース拡散層１５には、ワード線ＷＬ
１，ＷＬ２と並行するソース配線９０２が裏打ちされて
いる。ソース配線９０２が形成された面にシリコン酸化
膜等の層間絶縁膜９００が形成され、この上にドレイン
拡散層１４にコンタクトするビット線（ＢＬ）１８が形
成されている。
【０１６９】具体的な製造工程を、図６９乃至図９１を
参照して説明する。以下の説明では、主として、図６８
Ｂの断面に対応する断面図を用いる。まず、図６９に示
すように、第１のシリコン基板６０１に、シリコン酸化
膜等の絶縁膜６０２を形成し、この上に多結晶シリコン
膜等のゲート電極材料膜６０３を堆積する。ゲート電極
材料膜６０３は、後にパターニングされて補助ゲート２
０となるものである。
【０１７０】一方、図７０に示すように、第２のシリコ
ン基板７０１に犠牲酸化膜７０２を形成し、この状態
で、Ｈ+イオン注入を第２のシリコン基板７０１に行い
所定深さ位置にイオン注入層７０３を形成する。そし
て、第２のシリコン基板７０１の犠牲酸化膜７０２を一
旦除去して、図７１に示すように改めてシリコン酸化膜
等のゲート絶縁膜１９を形成する。その後、この第２の
シリコン基板７０１のゲート絶縁膜１９の面を、第１の
シリコン基板６０１のゲート電極材料膜６０３の面に、
接着する。基板貼り合わせ後、第２のシリコン基板７０
１をイオン注入層７０３の位置で剥離して、図７２に示
すように、厚み調整されたシリコン基板７０１を能動素
子領域として残す（Ｍ．Ｂｒｕｅｌ：Ｅｌｅｃｔｒｏｎ
ｉｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ．３１，ｐ．１２０
１，１９９５参照）。
【０１７１】次に、シリコン基板７０１に、素子分離絶
縁膜を形成する。その様子を図７３Ａと図７３Ｂに示
す。図７３Ａは、平面図であり、図７３ＢはそのII−I
I’断面図（図６８Ｃの断面に対応する）である。即
ち、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌ
ａｔｉｏｎ）法により、ゲート絶縁膜１９に達する深さ
に素子分離絶縁膜７０４を埋め込むことにより、ビット
線方向に連続する複数本のストライプ状の素子形成領域
が、ワード線方向に所定ピッチで配列された状態で区画
される。
【０１７２】この様に素子分離されたシリコン基板７０
１上に、図７４に示すようにシリコン酸化膜等の絶縁膜
８０１を堆積する。そして、図７５に示すように、絶縁
膜８０１を、ダミーゲート（ダミーワード線）としてパ
ターン形成し、更にこれをマスクとして、シリコン基板
７０１、ゲート絶縁膜１９、ゲート電極材料膜６０３を
順次エッチングして、分離溝８０２を形成する。この分
離溝エッチングは、絶縁膜６０２の途中で止まるように
する。これにより、ゲート電極材料膜６０３は、ワード
線ＷＬ２として連続する補助ゲート２０として、パター
ニングされる。
【０１７３】この後、図７６に示すように、全面に薄く
シリコン窒化膜８０３を堆積した後、図７７に示すよう
に、分離溝８０２内にシリコン酸化膜８０４を埋め込
む。これは、シリコン酸化膜を堆積し、全面エッチング
することにより、得られる。埋め込まれるシリコン酸化
膜８０４の表面位置は、シリコン基板７０１の厚みの途
中に位置するようにする。
【０１７４】その後、図７８に示すように、埋め込まれ
たシリコン酸化膜８０４より上にあるシリコン窒化膜８
０３をエッチング除去し、シリコン基板７０１の側面を
分離溝８０２に露出させた状態とする。この状態で、図
７９に示すように、分離溝８０２内にシリコン層８０５
をエピタキシャル成長させる。シリコン層８０５は、シ
リコン基板７０１の側面から結晶成長して、良質の結晶
性を有するものとなる。シリコン層８０５は、ワード線
と平行の方向即ち、ストライプ状の素子形成領域の長手
方向と直交する方向に連続的に形成され、シリコン窒化
膜８０７で覆われた状態とする。
【０１７５】なお、シリコン層８０５は、ソース及びド
レイン拡散層として用いられるものであり、必ずしも良
質の結晶である必要はなく、例えば多結晶シリコン層を
埋め込んでも良い。
【０１７６】次に、図８０に示すように、ダミーワード
線として用いたシリコン酸化膜８０１をエッチング除去
する。そして、図８１に示すように、シリコン層８０５
の側壁にもシリコン窒化膜を形成した後、シリコン酸化
膜８０１を除去して底部に露出したシリコン基板７０１
の表面にシリコン酸化膜等によるゲート絶縁膜１６を形
成する。そして、多結晶シリコン膜等のゲート電極材料
膜の堆積とエッチングにより、図８２に示すように、シ
リコン層８０５の間にワード線ＷＬ１として連続する主
ゲート（Ｇ１）１３を埋め込み形成する。これにより、
シリコン基板７０１の上面の主ゲート１３と下面の補助
ゲート２０とがセルフアラインされて、素子形成領域の
長手方向と直交する方向にそれぞれワード線ＷＬ１，Ｗ
Ｌ２として連続するようにパターン形成されたことにな
る。
【０１７７】この後、図８３に示すように、シリコン窒
化膜８０９を全面に堆積し、平坦化する。そして、この
シリコン窒化膜８０９，８０７を、シリコン層８０５が
露出するまで全面エッチングする。図８４Ａはこの状態
の平面図であり、図８４ＢはそのＩ−Ｉ’断面図であ
る。これにより、主ゲート１３の上面及び側面をシリコ
ン窒化膜８０９，８０７で覆った状態でシリコン層８０
５が露出した状態が得られる。
【０１７８】この段階でシリコン層８０５は、図８４Ａ
に示すように、ワード線（主ゲート１３及び補助ゲート
２０）の間隙にストライプ状に連続している。シリコン
層８０５は前述のようにドレイン及びソース拡散層の領
域であり、少なくともドレイン拡散層は、ワード線方向
に分離されることが必要である。そこで、ＳＴＩ法によ
って、図８５に示すように、シリコン層８０５のうちド
レイン拡散層を形成する領域について、素子分離絶縁膜
９０５を埋め込み形成する。素子分離絶縁膜９０５は、
先に図７３Ａで説明した素子分離絶縁膜７０４と等ピッ
チで埋め込まれる。
【０１７９】この後ｎ型不純物をイオン注入して、図８
６に示すようにシリコン層８０５の底部のシリコン酸化
膜８０４に達する深さにｎ型のドレイン，ソース拡散層
１４，１５を形成する。ドレイン拡散層１４は、ワード
線方向には飛び飛びに形成され、ソース拡散層１５はワ
ード線方向に連続して共通ソース線となる。但し、上述
の素子分離絶縁膜９０５をソース拡散層１５の領域にも
同様に形成して、ソース拡散層１５がドレイン拡散層１
４と同様にワード線方向に飛び飛びになるようにしても
よい。
【０１８０】次に、図８７に示すように、シリコン酸化
膜等の層間絶縁膜９００ａを堆積する。そして、リソグ
ラフィとエッチングにより、図８８に示すように、層間
絶縁膜９００ａのソース拡散層１５に対応する位置に、
ワード線方向に連続するストライプ状の配線溝９０１を
開ける。次いで、多結晶シリコン膜の堆積とエッチング
により、図８９に示すように、配線溝９０１にソース配
線９０２を埋め込め形成する。このソース配線９０２に
より、ソース拡散層１５が連続に形成されている場合に
はその低抵抗化が図られ、飛び飛びに形成されている場
合にはこれらが共通接続されることになる。
【０１８１】この後再度、図９０に示すように、シリコ
ン酸化膜等の層間絶縁膜９００ｂを堆積する。そして、
図９１に示すように、デュアルダマシーン（Ｄｕａｌ
Ｄａｍａｓｃｅｎｅ）法により、ビット線の埋め込み用
溝とコンタクト孔９０３を形成した後、図６８Ｂに示す
ようにビット線１８を埋め込む。
【０１８２】以上のようにこの実施の形態によれば、貼
り合わせによるＳＯＩ基板を用いて、しかもＭＩＳトラ
ンジスタの上下の主ゲート１３と補助ゲート２０をセル
フアラインされた状態でワード線ＷＬ１，ＷＬ２として
パターン形成することができる。ワード線ＷＬ１，ＷＬ
２とビット線ＢＬを最小加工寸法Ｆの幅とピッチで形成
すれば、図６８Ａに一点鎖線で示したように、４Ｆ2の
単位セル面積のセルアレイが得られる。また、主ゲート
１３の上面及び側面はシリコン窒化膜８０９，８０７で
覆われているから、層間絶縁膜９０２ａに埋め込まれる
ソース配線９０２は、シリコン窒化膜で覆われた主ゲー
ト１３にセルフアラインされて、ソース拡散層１５にコ
ンタクトさせることができる。ビット線コンタクトも同
様に、主ゲート１３にセルフアラインされる。従って、
微細トランジスタ構造を持つ信頼性の高いＤＲＡＭセル
アレイが得られる。
【０１８３】図６８Ｂに示すように、この実施の形態で
は、ソース配線９０２は保護膜で覆われていない。主ゲ
ート１３は、シリコン窒化膜８０９，８０７で覆われて
いるため、層間絶縁膜にビット線コンタクト孔を形成す
る時、シリコン酸化膜からなる層間絶縁膜とシリコン窒
化膜のエッチング選択比により、ビット線コンタクト孔
を主ゲート１３にセルフアラインさせることができる。
しかし、コンタクト孔を大きくとった場合には、合わせ
ずれによりビット線とソース配線９０２との短絡が生じ
る可能性がある。これを防止するためには、ソース配線
９０２についても、シリコン窒化膜等の保護膜で覆うこ
とが好ましい。
【０１８４】その様な好ましい構造を、図６８Ｂに対応
させて図９２に示す。ソース配線９０２の上面及び側面
がシリコン窒化膜９０５により覆われている。具体的に
この構造を得るためには、図８７〜図８９で説明したソ
ース配線９０２の埋め込み法に代わって、次のようにす
ればよい。即ち、図８６の状態で、多結晶シリコン膜と
シリコン窒化膜の積層膜を堆積し、この積層膜をパター
ン形成してソース配線９０２を形成する。次いでソース
配線９０２の側壁にシリコン窒化膜を形成する。これに
より、シリコン窒化膜で覆われてソース配線９０２を得
ることができる。
【０１８５】図９２では、ビット線形成工程も上の実施
の形態とは異なる例を示している。即ち、層間絶縁膜９
００を堆積し、これにビット線コンタクト孔を形成し
て、多結晶シリコン等によるコンタクトプラグ９０６を
埋め込み形成する。その後、ビット線１８を形成する。
【０１８６】この様に、ソース配線９０２をシリコン窒
化膜９０５で覆うことにより、コンタクトプラグ９０６
の埋め込み工程で、多少のビット線コンタクト孔の位置
ずれがあったとしても、ソース配線９０２との短絡が防
止される。従って、ビット線コンタクト孔を大きくし
て、ビット線１８を確実にドレイン拡散層１４に対して
低抵抗コンタクトさせることができる。
【０１８７】［上述した実施の形態の変形例］ここまで
の実施の形態は、ＤＲＡＭセルをｎチャネル型ＭＩＳト
ランジスタにより構成したが、ｐチャネル型ＭＩＳトラ
ンジスタを用いることもできる。例えば、図３に対応し
て、ｐチャネル型ＭＩＳトランジスタを用いた場合のセ
ル構造を示すと、図５６のようになる。ｐ型シリコン層
１２の部分がｎ型シリコン層１２ａとなり、これにｐ型
のドレイン拡散層１４ａおよびソース拡散層１５ａが形
成される。同様に、図８、図９、図１０Ｂ及び図１０
Ｃ、図１１対応のｐチャネルＤＲＡＭセル構造を示す
と、それぞれ、図５７、図５８、図５９Ａ及び図５９
Ｂ、図６０Ａとなる。
【０１８８】ｐチャネル型のＤＲＡＭセルを用いた場合
の書き込み、読み出し等の電位関係は、ソースが接続さ
れる固定電位線を基準電位として、ｎチャネル型の場合
とは逆にすればよい。具体的な電圧波形の一例を、上述
した図７Ａ及び図７Ｂに対応して示すと、図６０Ｂ及び
図６０Ｃのようになる。
【０１８９】すなわち、図６０Ｂに示すように、第１の
ワード線ＷＬ１と第２のワード線ＷＬ２を同じ材料で形
成した場合、“１”データ書き込みの際には、選択され
た第１のワード線に基準電位ＶＳＳより低い電位ＶＷＬ
１Ｌを与え、選択された第２のワード線ＷＬ２にはこの
電位ＶＷＬ１Ｌより高い電位ＶＷＬ２Ｌ（図の例では、
基準電位ＶＳＳより高い正電位）を与える。また、選択
されたビット線ＢＬには、基準電位ＶＳＳより低い電位
ＶＢＬＬを与える。これにより選択されたメモリセルＭ
Ｃにおいて、５極管動作によるインパクトイオン化が生
じ、多数キャリアであるエレクトロンがチャネルボディ
に蓄積される。
【０１９０】データ保持は、第１のワード線ＷＬ１に基
準電位ＶＳＳより高い正の電位ＶＷＬ１Ｈを与え、第２
のワード線ＷＬ２にはこの電位ＶＷＬ１Ｈよりも更に高
い電位ＶＷＬ２Ｈを与える。これにより、チャネルボデ
ィに過剰エレクトロンを蓄積した状態である“１”デー
タを保持する。
【０１９１】“０”データ書き込み時は、選択された第
１及び第２のワード線ＷＬ及びＷＬ２に、それぞれ、
“１”データ書き込みの際と同様の電位ＶＷＬ１Ｌ及び
ＶＷＬ２Ｌを与える。そして、選択されたビット線ＢＬ
には、基準電位ＶＳＳより高い正の電位ＶＢＬＨを与え
る。これにより、選択されたメモリセルＭＣにおいて、
ドレイン接合が順バイアスになり、チャネルボディのエ
レクトロンがドレインに排出されて、ボディ電位が高い
状態である“０”データが書き込まれる。
【０１９２】一方、図６０Ｃは、第１のゲート１３と第
２のゲート２０に仕事関数の異なる材料を用いて、これ
ら第１のゲート１３と第２のゲート２０に同じ電位を与
えて駆動する場合を示している。この図６０Ｃに示すよ
うに、“１”データ書き込みの際には、選択された第１
及び第２のワード線ＷＬ１及びＷＬ２に、基準電位ＶＳ
Ｓより低い負の電位ＶＷＬＬを与え、選択されたビット
線ＢＬにも、基準電位ＶＳＳより低い負の電位ＶＢＬＬ
を与える。これにより、選択されたメモリセルＭＣにお
いて、５極管動作によるインパクトイオン化が生じ、エ
レクトロンがチャネルボディに蓄積される。
【０１９３】データ保持は、第１及び第２のワード線Ｗ
Ｌ１及びＷＬ２に、基準電位ＶＳＳより高い正の電位Ｖ
ＷＬＨを与える。これにより、チャネルボディに過剰エ
レクトロンを蓄積した状態である“１”データを保持す
る。
【０１９４】“０”データ書き込み時は、選択された第
１及び第２のワード線ＷＬ１及びＷＬ２に、“１”書き
込み時と同様の電位ＶＷＬＬを与え、選択されたビット
線ＢＬには基準電位ＶＳＳより高い正の電位ＶＢＬＨを
与える。これにより、選択されたメモリセルＭＣでドレ
イン接合が順バイアスになり、チャネルボディのエレク
トロンがドレインに排出されて、ボディ電位の高い状態
である“０”データが書き込まれる。
【０１９５】
【発明の効果】以上述べたようにこの発明によれば、単
純なトランジスタ構造を用いて、チャンネルボディを記
憶ノードとして電荷を蓄え、そのチャネルボディの電位
の差によりデータを記憶する半導体メモリ装置であっ
て、第１のゲートによるチャネル制御と同時に第２のゲ
ートによりボディ電位制御を行うことにより、読み出し
マージンを大きいものとすることができる。
【図面の簡単な説明】
【図１】各実施形態で用いるＤＲＡＭセルの基本構造を
示す図である。
【図２】同ＤＲＡＭセルの動作原理を説明するためのボ
ディ電位とゲートバイアスの関係を示す図である。
【図３】この発明の実施の形態１によるＤＲＡＭセルの
断面構造を示す図である。
【図４】同ＤＲＡＭセルを用いたセルアレイの等価回路
である。
【図５】同セルアレイのレイアウトである。
【図６Ａ】図５のＡ−Ａ’線断面図である。
【図６Ｂ】図５のＢ−Ｂ’線断面図である。
【図７Ａ】第１のゲートと第２のゲートとを同じ材料で
形成した場合における、同ＤＲＡＭセルの書き込み動作
を示す波形図である。
【図７Ｂ】第１のゲートと第２のゲートとを異なる仕事
関数を持つ材料で形成した場合における、同ＤＲＡＭセ
ルの書き込み動作を示す波形図である。
【図７Ｃ】図７Ｂの書き込み動作波形を生成するための
ワード線ドライバとロウデコーダの回路構成の一例を示
す図である。
【図７Ｄ】図７Ｃに示したワード線ドライバの変形例を
示す図である。
【図７Ｅ】図７Ｃ又は図７Ｄに示したロウデコーダとワ
ード線ドライバとを、メモリセルアレイに対して配置し
た場合のレイアウトの一例を示す図である（片側配
置）。
【図７Ｆ】図７Ｃ又は図７Ｄに示したロウデコーダとワ
ード線ドライバとを、メモリセルアレイに対して配置し
た場合のレイアウトの一例を示す図である（両側配
置）。
【図７Ｇ】図７Ａの書き込み動作波形を生成するための
ワード線ドライバとロウデコーダの回路構成の一例を示
す図である。
【図７Ｈ】図７Ｇに示したワード線ドライバの変形例を
示す図である。
【図７Ｉ】図７Ｇ又は図７Ｈに示したロウデコーダとワ
ード線ドライバとを、メモリセルアレイに対して配置し
た場合のレイアウトの一例を示す図である（第１のワー
ド線と第２のワード線とからなる対のワード線に対し
て、左右交互にロウデコーダとワード線ドライバとを設
けた場合）。
【図７Ｊ】図７Ｇ又は図７Ｈに示したロウデコーダとワ
ード線ドライバとを、メモリセルアレイに対して配置し
た場合のレイアウトの一例を示す図である（片側に第１
のワード線用のロウデコーダとワード線ドライバとを設
け、もう片側に第２のワード線のロウデコーダとワード
線ドライバとを設けた場合）。
【図７Ｋ】図７Ｊに示したレイアウトを採用する場合に
おける、第１のワード線用のロウデコーダとワード線ド
ライバの回路構成の一例を示す図である。
【図７Ｌ】図７Ｊに示したレイアウトを採用する場合に
おける、第２のワード線用のロウデコーダとワード線ド
ライバの回路構成の一例を示す図である。
【図７Ｍ】図７Ｋに示したワード線ドライバの変形例を
示す図である。
【図７Ｎ】各実施の形態におけるメモリセルを用いて構
成されたメモリセルアレイと、そのロウデコーダとワー
ド線ドライバとを配置した、メモリチップのレイアウト
の一例を示す図である。
【図８】実施の形態２によるＤＲＡＭセルの断面構造を
示す図である。
【図９】実施の形態３によるＤＲＡＭセルの断面構造を
示す図である。
【図１０Ａ】実施の形態４によるＤＲＡＭセルアレイの
レイアウトである。
【図１０Ｂ】図１０ＡのＡ−Ａ’線断面図である。
【図１０Ｃ】図１０ＡのＢ−Ｂ’線断面図である。
【図１１】実施の形態５によるＤＲＡＭセルの断面構造
を示す図である。
【図１２】図３に示した実施の形態１に係るメモリセル
の製造工程におけるマーク形成工程を示す図である。
【図１３】同製造工程のマーク形成工程を示す図であ
る。
【図１４】同製造工程のゲート（Ｇ２）形成工程を示す
図である。
【図１５】同製造工程の基板貼り合わせ工程を示す図で
ある。
【図１６】同製造工程の基板研磨工程を示す図である。
【図１７】同製造工程のゲート（Ｇ１）形成工程を示す
図である。
【図１８】同製造工程のビット線形成工程を示す図であ
る。
【図１９】図８に示した実施の形態２に係るメモリセル
の製造工程におけるマーク形成工程を示す図である。
【図２０】同製造工程のマーク形成工程を示す図であ
る。
【図２１】同製造工程のゲート（Ｇ１）形成工程を示す
図である。
【図２２】同製造工程の基板貼り合わせ工程を示す図で
ある。
【図２３】同製造工程の基板研磨工程を示す図である。
【図２４】同製造工程の絶縁膜形成工程を示す図であ
る。
【図２５】同製造工程のゲート（Ｇ２）形成工程を示す
図である。
【図２６】同製造工程のビット線形成工程を示す図であ
る。
【図２７】図９に示した実施の形態３に係るメモリセル
の製造工程におけるマーク形成工程を示す図である。
【図２８】同製造工程のマーク形成工程を示す図であ
る。
【図２９】同製造工程のゲート（Ｇ２）形成工程を示す
図である。
【図３０】同製造工程の基板貼り合わせ工程を示す図で
ある。
【図３１】同製造工程の基板研磨工程を示す図である。
【図３２】同製造工程のゲート（Ｇ１）形成工程を示す
図である。
【図３３】同製造工程のビット線形成工程を示す図であ
る。
【図３４Ａ】図１０Ａ乃至図１０Ｃに示した実施の形態
４に係るメモリセルの製造工程における素子分離工程を
示す図である（図１０ＡにおけるＡ−Ａ’線断面図）。
【図３４Ｂ】図１０Ａ乃至図１０Ｃに示した実施の形態
４に係るメモリセルの製造工程における素子分離工程を
示す図である（図１０ＡにおけるＢ−Ｂ’線断面図）。
【図３５Ａ】同製造工程のゲート埋め込み部形成工程を
示す図である（図１０ＡにおけるＡ−Ａ’線断面図）。
【図３５Ｂ】同製造工程のゲート埋め込み部形成工程を
示す図である（図１０ＡにおけるＢ−Ｂ’線断面図）。
【図３６Ａ】同製造工程のゲート（Ｇ１）埋め込み工程
を示す図である（図１０ＡにおけるＡ−Ａ’線断面
図）。
【図３６Ｂ】同製造工程のゲート（Ｇ１）埋め込み工程
を示す図である（図１０ＡにおけるＢ−Ｂ’線断面
図）。
【図３７Ａ】同製造工程のゲート（Ｇ２）形成工程を示
す図である（図１０ＡにおけるＡ−Ａ’線断面図）。
【図３７Ｂ】同製造工程のゲート（Ｇ２）形成工程を示
す図である（図１０ＡにおけるＢ−Ｂ’線断面図）。
【図３８Ａ】同製造工程の固定電位線形成工程を示す図
である（図１０ＡにおけるＡ−Ａ’線断面図）。
【図３８Ｂ】同製造工程の固定電位線形成工程を示す図
である（図１０ＡにおけるＢ−Ｂ’線断面図）。
【図３９Ａ】図１１の実施の形態対応のセルアレイのレ
イアウトである。
【図３９Ｂ】図３９ＡのＡ−Ａ’線断面図である。
【図３９Ｃ】図３９ＡのＢ−Ｂ’線断面図である。
【図４０Ａ】図３９のセルアレイの製造工程における柱
状シリコン形成工程を示す図である（図３９Ａにおける
Ａ−Ａ’線断面図）。
【図４０Ｂ】図３９のセルアレイの製造工程における柱
状シリコン形成工程を示す図である（図３９Ａにおける
Ｂ−Ｂ’線断面図）。
【図４１Ａ】同製造工程の柱状シリコン形成工程を示す
図である（図３９ＡにおけるＡ−Ａ’線断面図）。
【図４１Ｂ】同製造工程の柱状シリコン形成工程を示す
図である（図３９ＡにおけるＢ−Ｂ’線断面図）。
【図４２Ａ】同製造工程のゲート電極材料堆積工程を示
す図である（図３９ＡにおけるＡ−Ａ’線断面図）。
【図４２Ｂ】同製造工程のゲート電極材料堆積工程を示
す図である（図３９ＡにおけるＢ−Ｂ’線断面図）。
【図４３Ａ】同製造工程のゲート形成工程を示す図であ
る（図３９ＡにおけるＡ−Ａ’線断面図）。
【図４３Ｂ】同製造工程のゲート形成工程を示す図であ
る（図３９ＡにおけるＢ−Ｂ’線断面図）。
【図４４Ａ】同製造工程の平坦化工程を示す図である
（図３９ＡにおけるＡ−Ａ’線断面図）。
【図４４Ｂ】同製造工程の平坦化工程を示す図である
（図３９ＡにおけるＢ−Ｂ’線断面図）。
【図４５Ａ】図１１に示した実施の形態５に係るメモリ
セルにおける他のセルアレイのレイアウトである。
【図４５Ｂ】図４５ＡのＡ−Ａ線断面図である。
【図４５Ｃ】図４５ＡのＢ−Ｂ’線断面図である。
【図４６Ａ】図４５のセルアレイの製造工程における柱
状シリコン形成工程を示す図である（図４５Ａにおける
Ａ−Ａ’線断面図）。
【図４６Ｂ】図４５のセルアレイの製造工程における柱
状シリコン形成工程を示す図である（図４５Ａにおける
Ｂ−Ｂ’線断面図）。
【図４７Ａ】同製造工程の柱状シリコン形成工程を示す
図である（図４５ＡにおけるＡ−Ａ’線断面図）。
【図４７Ｂ】同製造工程の柱状シリコン形成工程を示す
図である（図４５ＡにおけるＢ−Ｂ’線断面図）。
【図４８Ａ】同製造工程のゲート電極材料堆積工程を示
す図である（図４５ＡにおけるＡ−Ａ’線断面図）。
【図４８Ｂ】同製造工程のゲート電極材料堆積工程を示
す図である（図４５ＡにおけるＢ−Ｂ’線断面図）。
【図４９Ａ】同製造工程のゲート（Ｇ１）形成工程を示
す図である（図４５ＡにおけるＡ−Ａ’線断面図）。
【図４９Ｂ】同製造工程のゲート（Ｇ１）形成工程を示
す図である（図４５ＡにおけるＢ−Ｂ’線断面図）。
【図５０Ａ】同製造工程の平坦化工程を示す図である
（図４５ＡにおけるＡ−Ａ’線断面図）。
【図５０Ｂ】同製造工程の平坦化工程を示す図である
（図４５ＡにおけるＢ−Ｂ’線断面図）。
【図５１Ａ】同製造工程のゲート（Ｇ２）形成領域の開
口工程を示す図である（図４５ＡにおけるＡ−Ａ’線断
面図）。
【図５１Ｂ】同製造工程のゲート（Ｇ２）形成領域の開
口工程を示す図である（図４５ＡにおけるＢ−Ｂ’線断
面図）。
【図５２Ａ】同製造工程のゲート電極材料堆積工程を示
す図である（図４５ＡにおけるＡ−Ａ’線断面図）。
【図５２Ｂ】同製造工程のゲート電極材料堆積工程を示
す図である（図４５ＡにおけるＢ−Ｂ’線断面図）。
【図５３Ａ】同製造工程のゲート（Ｇ２）形成工程を示
す図である（図４５ＡにおけるＡ−Ａ’線断面図）。
【図５３Ｂ】同製造工程のゲート（Ｇ２）形成工程を示
す図である（図４５ＡにおけるＢ−Ｂ’線断面図）。
【図５４Ａ】図３９Ａの実施の形態にシャント配線を追
加した実施の形態のレイアウトである。
【図５４Ｂ】図５４ＡのＡ−Ａ’線断面図である。
【図５４Ｃ】図５４ＡのＢ−Ｂ’線断面図である。
【図５５Ａ】他のシャント配線構造を用いた場合の図５
４ＡのＡ−Ａ’線断面図である。
【図５５Ｂ】他のシャント配線構造を用いた場合の図５
４ＡのＢ−Ｂ’線断面図である。
【図５６】実施の形態１に係るｎチャネル型のＭＩＳト
ランジスタを、ｐチャネル型に変形した場合における、
メモリセル構造を図３に対応させて示す図である。
【図５７】実施の形態２に係るｎチャネル型のＭＩＳト
ランジスタを、ｐチャネル型に変形した場合における、
メモリセル構造を図８に対応させて示す図である。
【図５８】実施の形態３に係るｎチャネル型のＭＩＳト
ランジスタを、ｐチャネル型に変形した場合における、
メモリセル構造を図９に対応させて示す図である。
【図５９Ａ】実施の形態４に係るｎチャネル型のＭＩＳ
トランジスタを、ｐチャネル型に変形した場合におけ
る、メモリセル構造を図１０Ｂに対応させて示す図であ
る。
【図５９Ｂ】実施の形態４に係るｎチャネル型のＭＩＳ
トランジスタを、ｐチャネル型に変形した場合におけ
る、メモリセル構造を図１０Ｃに対応させて示す図であ
る。
【図６０Ａ】実施の形態５に係るｎチャネル型のＭＩＳ
トランジスタを、ｐチャネル型に変形した場合におけ
る、メモリセル構造を図１１に対応させて示す図であ
る。
【図６０Ｂ】ｐチャネル型のＭＩＳトランジスタを用い
た場合における、駆動電圧波形を図７Ａに対応させて示
す図。
【図６０Ｃ】ｐチャネル型のＭＩＳトランジスタを用い
た場合における、駆動電圧波形を図７Ｂに対応させて示
す図。
【図６１】図３の実施の形態のセルのシミュレーション
に用いたデバイスパラメータを示す図である。
【図６２】同シミュレーションによる“０”書き込みと
その後の読み出し動作の電圧波形を示す図である。
【図６３】同シミュレーションによる“１”書き込みと
その後の読み出し動作の電圧波形を示す図である。
【図６４】同シミュレーションによる“０”，“１”デ
ータ書き込み時のセルのドレイン電流−ゲート電圧特性
を示す図である。
【図６５】補助ゲートを固定電位としたシミュレーショ
ンによる“０”書き込みとその後の読み出し動作の電圧
波形を示す図である。
【図６６】同シミュレーションによる“１”書き込みと
その後の読み出し動作の電圧波形を示す図である。
【図６７】同シミュレーションによる“０”，“１”デ
ータ書き込み時のセルのドレイン電流−ゲート電圧特性
を示す図である。
【図６８Ａ】実施の形態６によるセルアレイの平面図で
ある。
【図６８Ｂ】図６８ＡのＩ−Ｉ’断面図である。
【図６８Ｃ】図６８ＡのII−II’断面図である。
【図６９】同実施の形態の製造工程における第１のシリ
コン基板にゲート電極材料膜を形成する工程を示す断面
図である。
【図７０】同製造工程における第２のシリコン基板に水
素イオン注入を行う工程を示す断面図である。
【図７１】同製造工程における基板貼り合わせの工程を
示す断面図である。
【図７２】同製造工程における貼り合わせ基板の厚み調
整工程を示す図である。
【図７３Ａ】同製造工程における素子分離工程を示す平
面図である。
【図７３Ｂ】図７３ＡのII−II’断面図である。
【図７４】同製造工程におけるダミーワード線用絶縁膜
堆積工程を示す断面図である。
【図７５】同製造工程におけるダミーワード線形成とこ
れを用いた補助ゲート分離工程を示す断面図である。
【図７６】同製造工程におけるシリコン窒化膜形成工程
を示す断面図である。
【図７７】同製造工程における分離溝への絶縁膜埋め込
み工程を示す断面図である。
【図７８】同製造工程におけるシリコン窒化膜除去の工
程を示す断面図である。
【図７９】同製造工程におけるシリコン層成長の工程を
示す断面図である。
【図８０】同製造工程おけるダミーワード線除去の工程
を示す断面図である。
【図８１】同製造工程におけるゲート絶縁膜形成工程と
シリコン窒化膜形成工程を示す断面図である。
【図８２】同製造工程における主ゲート埋め込み工程を
示す断面図である。
【図８３】同製造工程におけるシリコン窒化膜堆積の工
程を示す断面図である。
【図８４Ａ】同製造工程におけるシリコン窒化膜エッチ
ングの工程を示す平面図である。
【図８４Ｂ】図８４ＡのＩ−Ｉ’断面図である。
【図８５】同製造工程の素子分離工程を示す平面図であ
る。
【図８６】同製造工程におけるソース、ドレイン拡散層
形成工程を示す断面図である。
【図８７】同製造工程における層間絶縁膜形成工程を示
す断面図である。
【図８８】同製造工程におけるソース配線埋め込み溝形
成工程を示す断面図である。
【図８９】同製造工程におけるソース配線層埋め込み工
程を示す断面図である。
【図９０】同製造工程における層間絶縁膜形成工程を示
す断面図である。
【図９１】同製造工程におけるビット線コンタクト孔及
び配線溝形成工程を示す断面図である。
【図９２】他の実施の形態によるセルアレイの図６８Ｂ
対応の断面図である。
【符号の説明】
１０ シリコン基板 １１ シリコン酸化膜 １２ シリコン層 １３ 主ゲート（第１のゲート） １６ ゲート絶縁膜 １７ 層間絶縁膜 １８ ビット線 １９ ゲート絶縁膜 ２０ 補助ゲート（第２のゲート）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 (72)発明者 大 沢 隆 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 山 田 敬 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F083 AD01 AD03 AD69 HA02 JA19 JA32 JA38 JA40 KA01 KA05 LA05 LA12 LA16 MA06 MA19 NA01 PR25 PR29 PR36 5F110 AA30 BB04 BB06 CC02 DD05 DD13 EE01 EE02 EE04 EE09 EE14 EE30 EE36 FF02 GG02 GG42 HJ13 NN62 NN65 QQ16 QQ19 5M024 AA91 BB02 BB35 BB36 CC20 CC22 LL11 PP01 PP02 PP03 PP04 PP05 PP07 PP10

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】１ビットのメモリセルがフローティングの
    半導体層に形成された一つのＭＩＳトランジスタにより
    構成され、 前記ＭＩＳトランジスタのソース、ドレイン間に配置さ
    れたチャネル形成のための主ゲートとは別に、前記半導
    体層の電位を容量結合により制御するための、前記主ゲ
    ートと同期して駆動される補助ゲートが設けられ、 前記ＭＩＳトランジスタは、前記半導体層を第１の電位
    に設定した第１データ状態と、前記半導体層を第２の電
    位に設定した第２データ状態とをダイナミックに記憶す
    ることを特徴とする半導体メモリ装置。
  2. 【請求項２】前記第１データ状態は、前記ＭＩＳトラン
    ジスタを５極管動作させ、ドレイン接合近傍でインパク
    トイオン化を起こすことにより書き込まれ、 前記第２データ状態は、前記主ゲートからの容量結合に
    より所定電位が与えられた前記半導体層と前記ドレイン
    との間に順方向バイアス電流を流すことにより書き込ま
    れることを特徴とする請求項１記載の半導体メモリ装
    置。
  3. 【請求項３】前記半導体層は、半導体基板に絶縁膜を介
    して形成されたものであり、前記主ゲートと補助ゲート
    は、前記半導体層の上下面に相対向して配置されている
    ことを特徴とする請求項１の半導体メモリ装置。
  4. 【請求項４】前記補助ゲートは、前記半導体層に接続さ
    れた中継用電極に対向して、この中継用電極との間でキ
    ャパシタを構成するように形成されていることを特徴と
    する請求項３記載の半導体メモリ装置。
  5. 【請求項５】前記半導体層は、半導体基板に絶縁膜を介
    して形成されて素子形成領域毎に区画され、前記主ゲー
    トは前記半導体層の各素子形成領域の側面に対向して配
    置され、前記補助ゲートは前記半導体層の上面に対向し
    且つ前記主ゲートと電気的に接続されて配置されている
    ことを特徴とする請求項１の半導体メモリ装置。
  6. 【請求項６】前記半導体層は、半導体基板上に形成され
    た柱状半導体であり、この柱状半導体の上部にドレイン
    が、下部にソースが形成され、前記主ゲートと補助ゲー
    トは前記柱状半導体の両側面に相対向して配置されてい
    ることを特徴とする請求項１記載の半導体メモリ装置。
  7. 【請求項７】前記主ゲートと補助ゲートとは同じ材料に
    より形成されて、異なる電位をもって駆動されることを
    特徴とする請求項１記載の半導体メモリ装置。
  8. 【請求項８】入力されたロウアドレス信号をデコードし
    て、これが一致したか否かを示すデコード結果信号を出
    力する、ロウデコーダであって、前記デコード結果信号
    はそのデコード結果に基づいて、第１の制御電位、又
    は、この第１の制御電位より高い第２の制御電位であ
    る、ロウデコーダと、 前記デコード結果信号が入力され、このデコード結果信
    号が示すデコード結果に基づいて、前記第１の制御電位
    より低い第３の制御電位、又は、前記第２の制御電位よ
    りも高い第４の制御電位を、前記主ゲートに出力する、
    第１の出力回路と、 前記デコード結果信号が入力され、このデコード結果信
    号が示すデコード結果に基づいて、前記第３の制御電位
    より低い第５の制御電位、又は、前記第４の制御電位よ
    りも低い第６の制御電位を、前記補助ゲートに出力す
    る、第２の出力回路と、 を備えることを特徴とする請求項７に記載の半導体メモ
    リ装置。
  9. 【請求項９】前記ロウデコーダは、前記第１の出力回路
    と前記第２の出力回路とに対して、個別に設けられてい
    る、ことを特徴とする請求項８に記載の半導体メモリ装
    置。
  10. 【請求項１０】前記主ゲートと補助ゲートとは仕事関数
    の異なる材料により形成されて、同電位で駆動されるこ
    とを特徴とする請求項１記載の半導体メモリ装置。
  11. 【請求項１１】入力されたロウアドレス信号をデコード
    して、このロウアドレス信号をデコードし、これが一致
    したか否かを示すデコード結果信号を出力する、ロウデ
    コーダであって、前記デコード結果信号はそのデコード
    結果に基づいて、第１の制御電位、又は、この第１の制
    御電位より高い第２の制御電位である、ロウデコーダ
    と、 前記デコード結果信号が入力され、このデコード結果信
    号が示すデコード結果に基づいて、前記第１の制御電位
    より低い第３の制御電位、又は、前記第２の制御電位よ
    りも高い第４の制御電位を、前記主ゲート及び前記補助
    ゲートに出力する、出力回路と、 を備えることを特徴とする請求項１０に記載の半導体メ
    モリ装置。
  12. 【請求項１２】前記ＭＩＳトランジスタがｎチャネル型
    であって複数個マトリクス配列され、第１の方向に並ぶ
    ＭＩＳトランジスタのドレインがビット線に、第２の方
    向に並ぶＭＩＳトランジスタの主ゲート及び補助ゲート
    がそれぞれ第１のワード線及び第２のワード線に、前記
    ＭＩＳトランジスタのソースが固定電位線に接続されて
    メモリセルアレイが構成され、 データ書き込み時、前記固定電位線を基準電位として、
    選択された第１のワード線に前記基準電位より高い第１
    の制御電位を与え、非選択の第１のワード線に前記基準
    電位より低い第２の制御電位を与え、ビット線には第１
    及び第２データ状態に応じてそれぞれ前記基準電位より
    高い第３の制御電位及び前記基準電位より低い第４の制
    御電位を与え、前記第１のワード線と同時に選択される
    第２のワード線に前記第１の制御電位以下の第５の制御
    電位を与え、非選択の第２のワード線に前記第２の制御
    電位以下の第６の制御電位を与えるようにしたことを特
    徴とする請求項１乃至１１のいずれかに記載の半導体メ
    モリ装置。
  13. 【請求項１３】前記ＭＩＳトランジスタがｐチャネル型
    であって複数個マトリクス配列され、第１の方向に並ぶ
    ＭＩＳトランジスタのドレインがビット線に、第２の方
    向に並ぶＭＩＳトランジスタの主ゲート及び補助ゲート
    がそれぞれ第１のワード線及び第２のワード線に、前記
    ＭＩＳトランジスタのソースが固定電位線に接続されて
    メモリセルアレイが構成され、 データ書き込み時、前記固定電位線を基準電位として、
    選択された第１のワード線に前記基準電位より低い第１
    の制御電位を与え、非選択の第１のワード線に前記基準
    電位より高い第２の制御電位を与え、ビット線には第１
    及び第２データ状態に応じてそれぞれ前記基準電位より
    低い第３の制御電位及び前記基準電位より高い第４の制
    御電位を与え、前記第１のワード線と同時に選択される
    第２のワード線に前記第１の制御電位以上の第５の制御
    電位を与え、非選択の第２のワード線に前記第２の制御
    電位以上の第６の制御電位を与えるようにしたことを特
    徴とする請求項１乃至１１のいずれかに記載の半導体メ
    モリ装置。
  14. 【請求項１４】１ビットのメモリセルがフローティング
    の半導体層に形成された一つのＭＩＳトランジスタによ
    り構成され、前記ＭＩＳトランジスタは、前記半導体層
    を第１の電位に設定した第１データ状態と、前記半導体
    層を第２の電位に設定した第２データ状態とをダイナミ
    ックに記憶する半導体メモリ装置であって、 第１の半導体基板と、 この第１の半導体基板の表面部に、底面及び側面が絶縁
    膜で覆われた状態で一方向に連続するように形成され
    た、前記ＭＩＳトランジスタの補助ゲートと、 この補助ゲートの表面に第１のゲート絶縁膜を介して接
    着された第２の半導体基板と、 この第２の半導体基板の表面に第２のゲート絶縁膜を介
    して前記補助ゲートと並行して連続するように形成され
    た、前記ＭＩＳトランジスタの主ゲートと、 前記第１の半導体基板の前記主ゲート及び補助ゲートの
    間隙部に形成されたソース及びドレイン拡散層と、 前記ソース拡散層にコンタクトして前記主ゲート及び補
    助ゲートと並行して連続するように配設されたソース配
    線と、 このソース配線を覆う層間絶縁膜上に前記主ゲート及び
    補助ゲートと交差して配設されて前記ドレイン拡散層に
    コンタクトするビット線とを備えたことを特徴とする半
    導体メモリ装置。
  15. 【請求項１５】第１の半導体基板にゲート絶縁膜を介し
    て対向する補助ゲートを形成する工程と、 前記補助ゲートを覆って平坦化された絶縁膜を形成する
    工程と、 前記絶縁膜上に第２の半導体基板を貼り合わせる工程
    と、 前記第１の半導体基板を研磨して所定厚みの半導体層と
    して調整した後、素子分離絶縁膜を形成する工程と、 前記半導体層にゲート絶縁膜を介して対向する主ゲート
    を形成する工程と、 前記主ゲートをマスクとして前記半導体層に不純物をイ
    オン注入してソース及びドレインを形成する工程と、を
    有することを特徴とする半導体メモリ装置の製造方法。
  16. 【請求項１６】第１の半導体基板にゲート絶縁膜を介し
    て対向する主ゲートを形成する工程と、 前記主ゲートを覆って平坦化された第１の絶縁膜を形成
    する工程と、 前記第１の絶縁膜上に第２の半導体基板を貼り合わせる
    工程と、 前記第１の半導体基板を研磨して所定厚みの半導体層と
    して調整した後、素子分離絶縁膜を形成する工程と、 前記半導体層上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜に前記半導体層に達する開口を開け
    て、この開口を介して前記半導体層と接続される中継電
    極を形成する工程と、 前記中継電極にゲート絶縁膜を介して対向する補助ゲー
    トを形成する工程と、 前記補助ゲートをマスクとして前記半導体層に不純物を
    イオン注入してソース及びドレインを形成する工程と、
    を有することを特徴とする半導体メモリ装置の製造方
    法。
  17. 【請求項１７】第１の半導体基板に第１の絶縁膜を形成
    する工程と、 前記第１の絶縁膜に前記第１の半導体基板に達する開口
    を開けて、この開口を介して前記第１の半導体基板に接
    続される中継電極を形成する工程と、 前記中継電極にゲート絶縁膜を介して対向する補助ゲー
    トを形成する工程と、 前記補助ゲートを覆って平坦化された第２の絶縁膜を形
    成する工程と、 前記第２の絶縁膜上に第２の半導体基板を貼り合わせる
    工程と、 前記第１の半導体基板を研磨して所定厚みの半導体層と
    して調整した後、素子分離絶縁膜を形成する工程と、 前記半導体層にゲート絶縁膜を介して対向する主ゲート
    を形成する工程と、 前記主ゲートをマスクとして前記半導体層に不純物をイ
    オン注入してソース及びドレインを形成する工程と、を
    有することを特徴とする半導体メモリ装置の製造方法。
  18. 【請求項１８】半導体基板上に絶縁膜により分離された
    状態で形成された半導体層を横方向に素子分離された素
    子形成領域として区画する工程と、 前記素子形成領域の側面にゲート絶縁膜を介して対向す
    る主ゲートを埋め込む工程と、 前記半導体層の上面にゲート絶縁膜を介して対向する補
    助ゲートを、前記主ゲートと電気的に接続された状態で
    且つ前記主ゲートとは仕事関数が異なる材料によって形
    成する工程と、 前記補助ゲートをマスクとして前記半導体層に不純物を
    イオン注入してソース、ドレインを形成する工程と、を
    有することを特徴とする半導体メモリ装置の製造方法。
  19. 【請求項１９】第１の半導体基板の表面に第１の絶縁膜
    を介してゲート電極材料膜を形成する工程と、 前記ゲート電極材料膜上に第１のゲート絶縁膜を介して
    第２の半導体基板を接着する工程と、 前記第２の半導体基板に素子分離絶縁膜を形成してスト
    ライプ状に連続する素子形成領域を区画する工程と、 前記素子形成領域が区画された第２の半導体基板上に第
    ２の絶縁膜を堆積し、これを前記素子形成領域の長手方
    向と直交する方向に連続するダミーゲートとしてパター
    ン形成する工程と、 前記ダミーゲートをマスクとして前記第２の半導体基
    板、第１のゲート絶縁膜、及びゲート電極材料膜を順次
    エッチングして、前記ゲート電極材料膜による補助ゲー
    トを前記素子形成領域の長手方向と直交する方向に連続
    するように形成する工程と、 前記ダミーゲートの間隙に前記第２の半導体基板の厚み
    方向の途中まで第３の絶縁膜を埋め込む工程と、 前記ダミーゲートの間隙の前記第３の絶縁膜上に側面が
    前記第２の半導体基板に接するように半導体層を形成す
    る工程と、 前記ダミーゲートを除去して、露出した前記第２の半導
    体基板の表面に第２のゲート絶縁膜を形成する工程と、 前記半導体層の間隙部に前記補助ゲートと並行して連続
    する主ゲートを埋め込む工程と、 前記半導体層に不純物をイオン注入して、ソース及びド
    レイン拡散層を形成する工程と、 前記ソース拡散層にコンタクトして前記主ゲート及び補
    助ゲートと並行して連続するソース配線を形成する工程
    と、 前記ソース配線を覆う層間絶縁膜を形成し、この層間絶
    縁膜上に前記ドレイン拡散層にコンタクトして前記主ゲ
    ート及び補助ゲートと交差する方向に連続するビット線
    を形成する工程と、を有することを特徴とする半導体メ
    モリ装置の製造方法。
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Cited By (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026353A (ja) * 2003-06-30 2005-01-27 Toshiba Corp 半導体記憶装置及び半導体集積回路
JP2005136191A (ja) * 2003-10-30 2005-05-26 Toshiba Corp 半導体集積回路装置
JP2005158952A (ja) * 2003-11-25 2005-06-16 Toshiba Corp 半導体装置及びその製造方法
WO2005122244A1 (ja) * 2004-06-09 2005-12-22 Renesas Technology Corp. 半導体記憶装置
JP2006108309A (ja) * 2004-10-04 2006-04-20 Toshiba Corp 半導体記憶装置およびｆｂｃメモリセルの駆動方法
JP2006164447A (ja) * 2004-12-09 2006-06-22 Toshiba Corp 半導体記憶装置
US7075820B2 (en) 2003-12-26 2006-07-11 Kabushiki Kaisha Toshiba Semiconductor memory device for dynamically storing data with channel body of transistor used as storage node
JP2006222108A (ja) * 2005-02-08 2006-08-24 Fujitsu Ltd 記憶素子マトリックス及びその製造方法
JP2007018588A (ja) * 2005-07-06 2007-01-25 Toshiba Corp 半導体記憶装置および半導体記憶装置の駆動方法
JP2007073754A (ja) * 2005-09-07 2007-03-22 Toshiba Corp 半導体装置
JP2007194267A (ja) * 2006-01-17 2007-08-02 Toshiba Corp 半導体記憶装置
JP2007201402A (ja) * 2006-01-23 2007-08-09 Hynix Semiconductor Inc 半導体素子の製造方法
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置
JP2009033103A (ja) * 2007-07-27 2009-02-12 Hynix Semiconductor Inc 半導体素子及びその製造方法
US7525146B2 (en) 2005-09-15 2009-04-28 Samsung Electronics Co., Ltd Nonvolatile semiconductor memory devices
JP2009093708A (ja) * 2007-10-04 2009-04-30 Toshiba Corp 半導体記憶装置およびその駆動方法
JP2009158514A (ja) * 2007-12-25 2009-07-16 Hitachi Ltd 半導体記憶装置
US7564084B2 (en) 2005-09-02 2009-07-21 Samsung Electronics Co., Ltd. Dual-gate dynamic random access memory device having vertical channel transistors and method of fabricating the same
JP2009177080A (ja) * 2008-01-28 2009-08-06 Toshiba Corp 半導体記憶装置
JP2009253264A (ja) * 2008-04-10 2009-10-29 Hynix Semiconductor Inc 半導体素子およびその製造方法
JP2010034191A (ja) * 2008-07-28 2010-02-12 Toshiba Corp 半導体記憶装置とその製造方法
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
KR100954018B1 (ko) 2006-09-29 2010-04-20 가부시끼가이샤 도시바 반도체 메모리 디바이스
JP2010519770A (ja) * 2007-02-26 2010-06-03 マイクロン テクノロジー， インク． パストランジスタと、垂直読み出し／書き込み有効化トランジスタを含む、キャパシタレスフローティングボディ揮発性メモリセル、およびその製造法とプログラミング法
US7732816B2 (en) 2001-06-18 2010-06-08 Innovative Silicon Isi Sa Semiconductor device
US7733693B2 (en) 2003-05-13 2010-06-08 Innovative Silicon Isi Sa Semiconductor memory device and method of operating same
US7736959B2 (en) 2003-07-22 2010-06-15 Innovative Silicon Isi Sa Integrated circuit device, and method of fabricating same
US7847322B2 (en) 2006-06-13 2010-12-07 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US7933142B2 (en) 2006-05-02 2011-04-26 Micron Technology, Inc. Semiconductor memory cell and array using punch-through to program and read same
US7940559B2 (en) 2006-04-07 2011-05-10 Micron Technology, Inc. Memory array having a programmable word length, and method of operating same
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
JP2011123985A (ja) * 2009-12-08 2011-06-23 Soi Tec Silicon On Insulator Technologies 第２のコントロールゲートを絶縁層の下に埋め込んだＳｅＯＩＤＲＡＭメモリセルをコントロールする方法
US7969779B2 (en) 2006-07-11 2011-06-28 Micron Technology, Inc. Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
JP2011519483A (ja) * 2008-04-30 2011-07-07 インダストリー−ユニバーシティー コオペレーション ファウンデーション ハンヤン ユニバーシティー キャパシタレスメモリ素子
JP2011165830A (ja) * 2010-02-08 2011-08-25 Elpida Memory Inc 半導体装置及びその製造方法
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US8194487B2 (en) 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8264041B2 (en) 2007-01-26 2012-09-11 Micron Technology, Inc. Semiconductor device with electrically floating body
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8315099B2 (en) 2009-07-27 2012-11-20 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8315083B2 (en) 2008-10-02 2012-11-20 Micron Technology Inc. Techniques for reducing a voltage swing
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
JP2013048246A (ja) * 2010-02-19 2013-03-07 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
TWI406396B (zh) * 2008-01-29 2013-08-21 Unisantis Elect Singapore Pte 半導體記憶裝置
US8518774B2 (en) 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8547738B2 (en) 2010-03-15 2013-10-01 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
US8748959B2 (en) 2009-03-31 2014-06-10 Micron Technology, Inc. Semiconductor memory device
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
JP2014517535A (ja) * 2011-06-06 2014-07-17 マイクロン テクノロジー， インク． 半導体記憶装置を提供するための技法
JP2014187408A (ja) * 2009-12-28 2014-10-02 Semiconductor Energy Lab Co Ltd 半導体装置
US8873283B2 (en) 2005-09-07 2014-10-28 Micron Technology, Inc. Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
JP2017174489A (ja) * 2016-03-18 2017-09-28 株式会社半導体エネルギー研究所 半導体装置、半導体ウエハ、および電子機器
WO2022215155A1 (ja) * 2021-04-06 2022-10-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2022219762A1 (ja) * 2021-04-15 2022-10-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド メモリ素子を有する半導体装置
WO2022269737A1 (ja) * 2021-06-22 2022-12-29 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2023012893A1 (ja) * 2021-08-03 2023-02-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2023073765A1 (ja) * 2021-10-25 2023-05-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体メモリ装置の製造方法

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809362B2 (en) * 2002-02-20 2004-10-26 Micron Technology, Inc. Multiple data state memory cell
EP1357603A3 (en) * 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
EP1355316B1 (en) * 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
JP2004022093A (ja) * 2002-06-18 2004-01-22 Toshiba Corp 半導体記憶装置
US7009909B2 (en) * 2002-08-02 2006-03-07 Unity Semiconductor Corporation Line drivers that use minimal metal layers
US7710771B2 (en) * 2002-11-20 2010-05-04 The Regents Of The University Of California Method and apparatus for capacitorless double-gate storage
KR100451459B1 (ko) * 2003-02-10 2004-10-07 삼성전자주식회사 더블 게이트 전극 형성 방법 및 더블 게이트 전극을포함하는 반도체 장치의 제조 방법
US7541614B2 (en) * 2003-03-11 2009-06-02 Semiconductor Energy Laboratory Co., Ltd. Integrated circuit, semiconductor device comprising the same, electronic device having the same, and driving method of the same
US6912150B2 (en) * 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
US7085153B2 (en) * 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US7184298B2 (en) 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
US6992339B2 (en) * 2003-12-31 2006-01-31 Intel Corporation Asymmetric memory cell
JP4028499B2 (ja) * 2004-03-01 2007-12-26 株式会社東芝 半導体記憶装置
US7049654B2 (en) * 2004-03-31 2006-05-23 Intel Corporation Memory with split gate devices and method of fabrication
US7476939B2 (en) * 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7251164B2 (en) * 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
WO2006065698A2 (en) * 2004-12-13 2006-06-22 William Kenneth Waller Sense amplifier circuitry and architecture to write data into and/or read data from memory cells
JP2006269535A (ja) * 2005-03-22 2006-10-05 Toshiba Corp 半導体記憶装置および半導体記憶装置の製造方法
JP2006332424A (ja) * 2005-05-27 2006-12-07 Toshiba Corp 半導体記憶装置
JP5019192B2 (ja) * 2005-06-24 2012-09-05 株式会社東芝 半導体装置
US7709313B2 (en) * 2005-07-19 2010-05-04 International Business Machines Corporation High performance capacitors in planar back gates CMOS
US7355916B2 (en) * 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
KR100800469B1 (ko) * 2005-10-05 2008-02-01 삼성전자주식회사 매몰 비트 라인에 접속된 수직형 트랜지스터를 포함하는회로 소자 및 제조 방법
US20070085140A1 (en) * 2005-10-19 2007-04-19 Cedric Bassin One transistor memory cell having strained electrically floating body region, and method of operating same
US7542345B2 (en) * 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
JP2007235056A (ja) * 2006-03-03 2007-09-13 Toshiba Corp 半導体装置およびその製造方法
US7668008B2 (en) * 2006-07-21 2010-02-23 Hynix Semiconductor Inc. 1-transistor type DRAM cell, a DRAM device and manufacturing method therefore, driving circuit for DRAM, and driving method therefor
US8217435B2 (en) 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
WO2009038594A2 (en) * 2007-01-10 2009-03-26 Brett Blackman Use of an in vitro hemodynamic endothelial/smooth muscle cell co-culture model to identify new therapeutic targets for vascular disease
US7408800B1 (en) 2007-05-03 2008-08-05 International Business Machines Corporation Apparatus and method for improved SRAM device performance through double gate topology
US20080273366A1 (en) * 2007-05-03 2008-11-06 International Business Machines Corporation Design structure for improved sram device performance through double gate topology
US20090001440A1 (en) * 2007-06-26 2009-01-01 Max Wei Semiconductor device with buried source rail
KR101489329B1 (ko) * 2008-09-09 2015-02-06 삼성전자주식회사 포토키 및 이를 이용한 반도체 소자의 제조방법
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
WO2011031749A2 (en) * 2009-09-08 2011-03-17 The Regents Of The University Of California Dram cell utilizing a doubly gated vertical channel
EP2320454A1 (en) * 2009-11-05 2011-05-11 S.O.I.Tec Silicon on Insulator Technologies Substrate holder and clipping device
FR2957193B1 (fr) 2010-03-03 2012-04-20 Soitec Silicon On Insulator Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante
FR2953641B1 (fr) * 2009-12-08 2012-02-10 S O I Tec Silicon On Insulator Tech Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante
US8508289B2 (en) * 2009-12-08 2013-08-13 Soitec Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer
FR2953643B1 (fr) * 2009-12-08 2012-07-27 Soitec Silicon On Insulator Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
FR2955200B1 (fr) 2010-01-14 2012-07-20 Soitec Silicon On Insulator Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree
FR2955195B1 (fr) * 2010-01-14 2012-03-09 Soitec Silicon On Insulator Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi
FR2955204B1 (fr) * 2010-01-14 2012-07-20 Soitec Silicon On Insulator Cellule memoire dram disposant d'un injecteur bipolaire vertical
FR2955203B1 (fr) * 2010-01-14 2012-03-23 Soitec Silicon On Insulator Cellule memoire dont le canal traverse une couche dielectrique enterree
FR2957186B1 (fr) * 2010-03-08 2012-09-28 Soitec Silicon On Insulator Cellule memoire de type sram
FR2957449B1 (fr) 2010-03-11 2022-07-15 S O I Tec Silicon On Insulator Tech Micro-amplificateur de lecture pour memoire
FR2958441B1 (fr) 2010-04-02 2012-07-13 Soitec Silicon On Insulator Circuit pseudo-inverseur sur seoi
EP2375442A1 (en) 2010-04-06 2011-10-12 S.O.I.Tec Silicon on Insulator Technologies Method for manufacturing a semiconductor substrate
EP2381470B1 (en) 2010-04-22 2012-08-22 Soitec Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure
US20110270599A1 (en) * 2010-04-29 2011-11-03 Park Heat-Bit Method for testing integrated circuit and semiconductor memory device
US8704206B2 (en) * 2011-11-21 2014-04-22 Avalanche Technology Inc. Memory device including transistor array with shared plate channel and method for making the same
KR102059884B1 (ko) * 2012-02-16 2019-12-27 제노 세미컨덕터, 인크. 두개의 트랜지스터로 구성된 메모리셀과 그 동작 방법
KR101944535B1 (ko) * 2012-03-28 2019-01-31 삼성전자주식회사 반도체 기억 소자
US9190454B2 (en) * 2013-03-19 2015-11-17 Kabushiki Kaisha Toshiba Memory device
CN103545312B (zh) * 2013-10-29 2016-08-24 无锡中感微电子股份有限公司 具有串联的双nmos的集成电路及制备方法
CN110071136A (zh) * 2018-01-21 2019-07-30 成都海存艾匹科技有限公司 三维纵向电编程存储器
US9812580B1 (en) * 2016-09-06 2017-11-07 Qualcomm Incorporated Deep trench active device with backside body contact
TWI708329B (zh) * 2017-03-20 2020-10-21 聯華電子股份有限公司 記憶體元件及其製作方法
US11616053B2 (en) * 2018-09-05 2023-03-28 Tokyo Electron Limited Method to vertically route a logic cell incorporating stacked transistors in a three dimensional logic device
JP2020043263A (ja) * 2018-09-12 2020-03-19 キオクシア株式会社 半導体装置およびその製造方法
US10727253B1 (en) 2019-02-04 2020-07-28 Globalfoundries Inc. Simplified memory cells based on fully-depleted silicon-on-insulator transistors
JP2020155485A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体装置およびその製造方法
US11342019B2 (en) 2019-09-27 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Compensation word line driver
US10777689B1 (en) 2019-10-18 2020-09-15 Hong Kong Applied Science and Technology Research Institute Company, Limited Silicon-carbide shielded-MOSFET embedded with a trench Schottky diode and heterojunction gate
WO2022180733A1 (ja) * 2021-02-25 2022-09-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体素子を用いたメモリ装置の製造方法
CN114709211B (zh) * 2022-04-02 2022-11-15 北京超弦存储器研究院 动态存储器及其制作、读写方法、电子设备、存储电路
US11985811B2 (en) 2022-04-02 2024-05-14 Beijing Superstring Academy Of Memory Technology Semiconductor memory device, manufacturing method thereof and electronic device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8203870A (nl) * 1982-10-06 1984-05-01 Philips Nv Halfgeleiderinrichting.
JPH03218666A (ja) * 1989-08-31 1991-09-26 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
JPH03171768A (ja) 1989-11-30 1991-07-25 Toshiba Corp 半導体記憶装置
JPH0799251A (ja) * 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
US5448513A (en) 1993-12-02 1995-09-05 Regents Of The University Of California Capacitorless DRAM device on silicon-on-insulator substrate
JPH07321332A (ja) * 1994-05-21 1995-12-08 Sony Corp Ｍｉｓ型半導体装置及びその製造方法
JP3270250B2 (ja) 1994-08-17 2002-04-02 株式会社東芝 半導体記憶装置及びその製造方法
JP3407232B2 (ja) 1995-02-08 2003-05-19 富士通株式会社 半導体記憶装置及びその動作方法
JP2848272B2 (ja) 1995-05-12 1999-01-20 日本電気株式会社 半導体記憶装置
JP2877103B2 (ja) * 1996-10-21 1999-03-31 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
JPH10256556A (ja) 1997-03-14 1998-09-25 Toshiba Corp 半導体装置及びその製造方法
JP3660783B2 (ja) 1997-06-30 2005-06-15 松下電器産業株式会社 半導体集積回路
JP3408762B2 (ja) * 1998-12-03 2003-05-19 シャープ株式会社 Ｓｏｉ構造の半導体装置及びその製造方法
TW461096B (en) * 1999-05-13 2001-10-21 Hitachi Ltd Semiconductor memory
JP4216483B2 (ja) * 2001-02-15 2009-01-28 株式会社東芝 半導体メモリ装置
US6548848B2 (en) * 2001-03-15 2003-04-15 Kabushiki Kaisha Toshiba Semiconductor memory device

Cited By (156)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732816B2 (en) 2001-06-18 2010-06-08 Innovative Silicon Isi Sa Semiconductor device
US7733693B2 (en) 2003-05-13 2010-06-08 Innovative Silicon Isi Sa Semiconductor memory device and method of operating same
US7425746B2 (en) 2003-06-30 2008-09-16 Kabushiki Kaisha Toshiba Semiconductor storage device and semiconductor integrated circuit
US7023054B2 (en) 2003-06-30 2006-04-04 Kabushiki Kaisha Toshiba Semiconductor storage device and semiconductor integrated circuit
US7638840B2 (en) 2003-06-30 2009-12-29 Kabushiki Kaisha Toshiba Semiconductor storage device and semiconductor integrated circuit
JP2005026353A (ja) * 2003-06-30 2005-01-27 Toshiba Corp 半導体記憶装置及び半導体集積回路
US7736959B2 (en) 2003-07-22 2010-06-15 Innovative Silicon Isi Sa Integrated circuit device, and method of fabricating same
JP2005136191A (ja) * 2003-10-30 2005-05-26 Toshiba Corp 半導体集積回路装置
JP2005158952A (ja) * 2003-11-25 2005-06-16 Toshiba Corp 半導体装置及びその製造方法
US7075820B2 (en) 2003-12-26 2006-07-11 Kabushiki Kaisha Toshiba Semiconductor memory device for dynamically storing data with channel body of transistor used as storage node
JP5027503B2 (ja) * 2004-06-09 2012-09-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7910975B2 (en) 2004-06-09 2011-03-22 Renesas Electronics Corporation Semiconductor memory device
WO2005122244A1 (ja) * 2004-06-09 2005-12-22 Renesas Technology Corp. 半導体記憶装置
US8188534B2 (en) 2004-06-09 2012-05-29 Renesas Electronics Corporation Semiconductor memory device
JP2006108309A (ja) * 2004-10-04 2006-04-20 Toshiba Corp 半導体記憶装置およびｆｂｃメモリセルの駆動方法
JP2006164447A (ja) * 2004-12-09 2006-06-22 Toshiba Corp 半導体記憶装置
JP4535896B2 (ja) * 2005-02-08 2010-09-01 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2006222108A (ja) * 2005-02-08 2006-08-24 Fujitsu Ltd 記憶素子マトリックス及びその製造方法
JP2007018588A (ja) * 2005-07-06 2007-01-25 Toshiba Corp 半導体記憶装置および半導体記憶装置の駆動方法
US7564084B2 (en) 2005-09-02 2009-07-21 Samsung Electronics Co., Ltd. Dual-gate dynamic random access memory device having vertical channel transistors and method of fabricating the same
US11031069B2 (en) 2005-09-07 2021-06-08 Ovonyx Memory Technology, Llc Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US10418091B2 (en) 2005-09-07 2019-09-17 Ovonyx Memory Technology, Llc Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US8873283B2 (en) 2005-09-07 2014-10-28 Micron Technology, Inc. Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
JP4664777B2 (ja) * 2005-09-07 2011-04-06 株式会社東芝 半導体装置
JP2007073754A (ja) * 2005-09-07 2007-03-22 Toshiba Corp 半導体装置
US7906397B2 (en) 2005-09-15 2011-03-15 Samsung Electronics Co., Ltd. Methods of fabricating nonvolatile semiconductor memory devices including a plurality of stripes having impurity layers therein
US8575672B2 (en) 2005-09-15 2013-11-05 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory devices
US7525146B2 (en) 2005-09-15 2009-04-28 Samsung Electronics Co., Ltd Nonvolatile semiconductor memory devices
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
JP2007194267A (ja) * 2006-01-17 2007-08-02 Toshiba Corp 半導体記憶装置
JP2007201402A (ja) * 2006-01-23 2007-08-09 Hynix Semiconductor Inc 半導体素子の製造方法
US7940559B2 (en) 2006-04-07 2011-05-10 Micron Technology, Inc. Memory array having a programmable word length, and method of operating same
US8134867B2 (en) 2006-04-07 2012-03-13 Micron Technology, Inc. Memory array having a programmable word length, and method of operating same
US8295078B2 (en) 2006-05-02 2012-10-23 Micron Technology, Inc. Semiconductor memory cell and array using punch-through to program and read same
US7933142B2 (en) 2006-05-02 2011-04-26 Micron Technology, Inc. Semiconductor memory cell and array using punch-through to program and read same
US7847322B2 (en) 2006-06-13 2010-12-07 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US8402326B2 (en) 2006-06-26 2013-03-19 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating same
US7969779B2 (en) 2006-07-11 2011-06-28 Micron Technology, Inc. Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US8395937B2 (en) 2006-07-11 2013-03-12 Micron Technology, Inc. Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
KR100954018B1 (ko) 2006-09-29 2010-04-20 가부시끼가이샤 도시바 반도체 메모리 디바이스
US8264041B2 (en) 2007-01-26 2012-09-11 Micron Technology, Inc. Semiconductor device with electrically floating body
US8796770B2 (en) 2007-01-26 2014-08-05 Micron Technology, Inc. Semiconductor device with electrically floating body
US8492209B2 (en) 2007-01-26 2013-07-23 Micron Technology, Inc. Semiconductor device with electrically floating body
US8582350B2 (en) 2007-02-26 2013-11-12 Micron Technology, Inc. Capacitor-less memory cell, device, system and method of making same
US9293185B2 (en) 2007-02-26 2016-03-22 Micron Technology, Inc. Apparatus including a capacitor-less memory cell and related methods
US8203866B2 (en) 2007-02-26 2012-06-19 Micron Technology, Inc. Capacitor-less memory cell, device, system and method of making same
US8451650B2 (en) 2007-02-26 2013-05-28 Micron Technology, Inc. Capacitor-less memory cell, device, system and method of making same
US8724372B2 (en) 2007-02-26 2014-05-13 Micron Technology, Inc. Capacitor-less memory cell, device, system and method of making same
JP2010519770A (ja) * 2007-02-26 2010-06-03 マイクロン テクノロジー， インク． パストランジスタと、垂直読み出し／書き込み有効化トランジスタを含む、キャパシタレスフローティングボディ揮発性メモリセル、およびその製造法とプログラミング法
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置
US9276000B2 (en) 2007-03-29 2016-03-01 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US8518774B2 (en) 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US8659956B2 (en) 2007-05-30 2014-02-25 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US9257155B2 (en) 2007-05-30 2016-02-09 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
US8659948B2 (en) 2007-06-01 2014-02-25 Micron Technology, Inc. Techniques for reading a memory cell with electrically floating body transistor
JP2009033103A (ja) * 2007-07-27 2009-02-12 Hynix Semiconductor Inc 半導体素子及びその製造方法
US8194487B2 (en) 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US8446794B2 (en) 2007-09-17 2013-05-21 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US8797819B2 (en) 2007-09-17 2014-08-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
JP2009093708A (ja) * 2007-10-04 2009-04-30 Toshiba Corp 半導体記憶装置およびその駆動方法
US11081486B2 (en) 2007-11-29 2021-08-03 Ovonyx Memory Technology, Llc Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US10304837B2 (en) 2007-11-29 2019-05-28 Ovonyx Memory Technology, Llc Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
JP2009158514A (ja) * 2007-12-25 2009-07-16 Hitachi Ltd 半導体記憶装置
US9019788B2 (en) 2008-01-24 2015-04-28 Micron Technology, Inc. Techniques for accessing memory cells
JP2009177080A (ja) * 2008-01-28 2009-08-06 Toshiba Corp 半導体記憶装置
US7911000B2 (en) 2008-01-28 2011-03-22 Kabushiki Kaisha Toshiba Semiconductor memory device
TWI406396B (zh) * 2008-01-29 2013-08-21 Unisantis Elect Singapore Pte 半導體記憶裝置
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8325515B2 (en) 2008-02-06 2012-12-04 Micron Technology, Inc. Integrated circuit device
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US8274849B2 (en) 2008-04-04 2012-09-25 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
JP2009253264A (ja) * 2008-04-10 2009-10-29 Hynix Semiconductor Inc 半導体素子およびその製造方法
JP2011519483A (ja) * 2008-04-30 2011-07-07 インダストリー−ユニバーシティー コオペレーション ファウンデーション ハンヤン ユニバーシティー キャパシタレスメモリ素子
JP2010034191A (ja) * 2008-07-28 2010-02-12 Toshiba Corp 半導体記憶装置とその製造方法
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US8790968B2 (en) 2008-09-25 2014-07-29 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US9553186B2 (en) 2008-09-25 2017-01-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US8315083B2 (en) 2008-10-02 2012-11-20 Micron Technology Inc. Techniques for reducing a voltage swing
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
US9064730B2 (en) 2009-03-04 2015-06-23 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
US8748959B2 (en) 2009-03-31 2014-06-10 Micron Technology, Inc. Semiconductor memory device
US9093311B2 (en) 2009-03-31 2015-07-28 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8351266B2 (en) 2009-04-27 2013-01-08 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8400811B2 (en) 2009-04-27 2013-03-19 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device having ganged carrier injection lines
US8508970B2 (en) 2009-04-27 2013-08-13 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US9425190B2 (en) 2009-04-27 2016-08-23 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8861247B2 (en) 2009-04-27 2014-10-14 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US9240496B2 (en) 2009-04-30 2016-01-19 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8792276B2 (en) 2009-04-30 2014-07-29 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8982633B2 (en) 2009-05-22 2015-03-17 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9331083B2 (en) 2009-07-10 2016-05-03 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8817534B2 (en) 2009-07-10 2014-08-26 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US9679612B2 (en) 2009-07-27 2017-06-13 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8587996B2 (en) 2009-07-27 2013-11-19 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8964461B2 (en) 2009-07-27 2015-02-24 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8947965B2 (en) 2009-07-27 2015-02-03 Micron Technology Inc. Techniques for providing a direct injection semiconductor memory device
US8315099B2 (en) 2009-07-27 2012-11-20 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US9812179B2 (en) 2009-11-24 2017-11-07 Ovonyx Memory Technology, Llc Techniques for reducing disturbance in a semiconductor memory device
US8699289B2 (en) 2009-11-24 2014-04-15 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor memory device
US8760906B2 (en) 2009-11-24 2014-06-24 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor memory device
JP2011123985A (ja) * 2009-12-08 2011-06-23 Soi Tec Silicon On Insulator Technologies 第２のコントロールゲートを絶縁層の下に埋め込んだＳｅＯＩＤＲＡＭメモリセルをコントロールする方法
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US9472559B2 (en) 2009-12-28 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US10797054B2 (en) 2009-12-28 2020-10-06 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US11424246B2 (en) 2009-12-28 2022-08-23 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
JP2014187408A (ja) * 2009-12-28 2014-10-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011165830A (ja) * 2010-02-08 2011-08-25 Elpida Memory Inc 半導体装置及びその製造方法
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
JP2013048246A (ja) * 2010-02-19 2013-03-07 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US9287258B2 (en) 2010-02-19 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10020309B2 (en) 2010-02-19 2018-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10424582B2 (en) 2010-02-19 2019-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9799666B2 (en) 2010-02-19 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8964479B2 (en) 2010-03-04 2015-02-24 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
US9019759B2 (en) 2010-03-15 2015-04-28 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9524971B2 (en) 2010-03-15 2016-12-20 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8547738B2 (en) 2010-03-15 2013-10-01 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8630126B2 (en) 2010-05-06 2014-01-14 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US9142264B2 (en) 2010-05-06 2015-09-22 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9263133B2 (en) 2011-05-17 2016-02-16 Micron Technology, Inc. Techniques for providing a semiconductor memory device
JP2014517535A (ja) * 2011-06-06 2014-07-17 マイクロン テクノロジー， インク． 半導体記憶装置を提供するための技法
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US10998447B2 (en) 2016-03-18 2021-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, and electronic device
JP2017174489A (ja) * 2016-03-18 2017-09-28 株式会社半導体エネルギー研究所 半導体装置、半導体ウエハ、および電子機器
US11682443B2 (en) 2021-04-06 2023-06-20 Unisantis Electronics Singapore Pte. Ltd. Semiconductor element memory device
WO2022215155A1 (ja) * 2021-04-06 2022-10-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2022219762A1 (ja) * 2021-04-15 2022-10-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド メモリ素子を有する半導体装置
US11756603B2 (en) 2021-04-15 2023-09-12 Unisantis Electronics Singapore Pte. Ltd. Memory-element-including semiconductor device
TWI816327B (zh) * 2021-04-15 2023-09-21 新加坡商新加坡優尼山帝斯電子私人有限公司 具有記憶元件的半導體裝置
WO2022269737A1 (ja) * 2021-06-22 2022-12-29 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
US11917807B2 (en) 2021-06-22 2024-02-27 Unisantis Electronics Singapore Pte. Ltd. Memory device using semiconductor element
WO2023012893A1 (ja) * 2021-08-03 2023-02-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
US11980022B2 (en) 2021-08-03 2024-05-07 Unisantis Electronics Singapore Pte. Ltd. Memory device using semiconductor element
WO2023073765A1 (ja) * 2021-10-25 2023-05-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体メモリ装置の製造方法

Also Published As

Publication number Publication date
EP1233454A3 (en) 2009-07-29
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US6778424B2 (en) 2004-08-17
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KR20020067974A (ko) 2002-08-24

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