TW525292B - Semiconductor memory device and method of manufacturing the same - Google Patents

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Yoshihisa Iwata
Takashi Ohsawa
Takashi Yamada
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Toshiba Corp
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Description

525292
發明蓺圍 本發明係有關以溝道體作為記憶節點 資料記愔夕主道M便動恶地施行 貝抖。己ft之+導體記憶體裝置及其製造方法。 相關技藝描沭 作為大容量之RAM(隨機存取記憶 DRAM(動態隨機存取 &所使用的 屬mu 匕體）之δ己憶早兀係由一個mos(金 =tt )電晶體與一個電容器所形成，而以廳電 ==選：開關將電荷蓄積於此電容器，藉著將此單元 電^㈣I 何與位元線之電荷再分配，視位元線之 匕？施行資料之讀出。因此，對位元線之初期 電何ΐ，早7C電容器所蓄積之電荷量有其下限存在。 裝 線 DRAM隨著微細化的進行，使得位元線之寄生電容已大為 降低，但由於在耗電量的減少與微細化的進行之趨勢下， 寫入於記憶單元之寫入電荷量也逐漸降低，單元電容器之 電容量已不能-直減少下去。電容器之電容量係與面積和 電介質(電容器絕緣膜)之介質常數成正比，與電容器絕緣膜 之膜厚成反比，電容器絕緣膜之膜厚變薄時，溝道電流會 流通，以致於無法維持絕緣性，因此，薄膜化有其界限P nm程度），想要搜尋並開發足以抵銷與二次方成正比縮小之 面積縮小程度之矽氧化膜之介質常數更大、構造穩定、且 能配合矽CMOS製造工序而在實際使用時具有高可靠性之電 介質膜’不但瞻日費時，而且所費不貲。 因此，從1980年代中期起，DRAM之電容器中開始使用堆 疊單元構造及溝渠單元構造等三度空間構造。縱使在此等 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525292 A7 B7 堆疊單兀構造及溝渠單元構造中，平面的尺寸與三度空間 的冰度之比最近也已輕易地超過1〇而呈現紙捲香菸的形狀 在溝渠單’元構造之情形，對矽基板之蝕刻界限已遇到瓶 頦，在堆疊單70構造之情形，接觸電容器構造物之下方構 造與上方構造之接觸孔之開口設計與導體充填於此開口之 方法及電介質之均勻覆蓋性都是不容忽視之問題，故一般 認為難以承受由不滿丨〇〇 nm之尺寸再進一步之微細化。 利用MOS之增益縮小電容器的做法老早就有人嘗試過， 此形式之記憶單元稱為增益單元。由於汲極電流會因讀出 MOS電晶體之閘板或後閘極之電位而變化，故增益單元大 致上可分為以閘極為蓄積節點之增益單元與以溝道體為蓄 積節點之增益單元兩種。以往就有英特爾（Intel)公司使用於 lk位元DRAM之三個電晶體與一個電容器所構成之增益單 元、及二個電晶體與一個電容器所構成之增益單元存在。 在電容器方面，有積極形成的電容器及利用寄生電容器之 電容器，不管使用何種電容器，此等增益單元的元件數都 在一個以上，閘極（子線）、沒極（位元線）並非共通使用，且 分為寫入用及讀出用，接線數又多，有不適合於微細化之 技術層面存在。 另外也有人提議使用SOI(矽氧化物絕緣體）基板而以讀出 用M0S(感覺用M0S)之溝道體作為蓄積節點來蓄積電荷， 並利用後閘極偏壓效應之型式之增益單元，例如有以下之 文獻曾提及相關的資料：
(l)H.Wann and C.Hu，“A Capacitorless DRAM Cell 〇n SOI -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝
線 525292 A7 B7 五、發明説明（3 )
Substrate, IEDM Digest of Technical Papers, pp.635-638，Dec.，1933 (2)M.R.Tack，et.al，“ The Multistable Charge Controlled
Memory Effect in SOI MOS Transistors at low Temperatures, ” IEEE Transactions on Electron Devices, vol.no.5,pp. 1371-1382 May 1990 文獻（1)中，閘極有一個，乍見之下像是由一個電晶體所 構成，實際上在閘極下仍有PM0S(P溝道金屬氧化物半導體 )電晶體區域與NM0S(N溝道金屬氧化物半導體）電晶體區域 ，形體大小比單純的單一電晶體構造要大得多，且寫入“1 ”之前，有必要寫入“0” ，就寫入速度而言，比通常之 SRAM(靜態隨機存取記憶體）、DRAM(動態隨機存取記憶體 )更為不利。同一著者所提出之特表平9-509284號公報中雖 也揭示在寫入“ Γ之前，不必要寫入“ 0”之動作例，但 在閘極下仍有PM0S電晶體區域與NM0S電晶體區域之情形 則未變。 文獻（2)中，對共用字線之單元不能同時寫入“ Γ與“ 〇 ”，需要藉助利用SOI基板之消除動作，其寫入速度與通常 之SRAM、DRAM相比時，也顯得較為不利。 特開平3-171768號公報中也揭示過以溝道體作為蓄積節點 來蓄積電荷，並利用後閘極偏壓效應之型式之增益單元。 此型式之增益單元因有必要使不連接於位元線之側之源極 /汲極在位元線方向或字線方向保持分離，因此單元尺寸 較大，且寫入“ Γ之前，有必要寫入“0” ，就寫入速度 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525292 A7 B7 五 、發明説明（4 而言，比通常之SRAM、DRAM更為不利。 ㈣平8·213624號公報所揭*者為以溝道體作為f積節點 來畜積電荷利用從溝道體之電位測出寄生雙極性之集極 電流有差異之型式之增益單元。但此型式之增益單元寫入 之前，也有必要寫入“1” ’就寫入速度而言，也比 通常之SRAM、DRAM不利。 如以上所述’最近所提案之新的DRAM由於需要特殊電晶 體構造等原因，往往構造複雜’縱使構造較為單純，在控 制性方面也有所困難，難以達成高積體化及高性能化。 發明概述 本發明係關於具有構成多數記憶單元Mc用之多數MB電 晶體之半導體記憶體裝置。其各MIS電晶體係具有： 半導體層； ^ 源極區域，其係形成於前述半導體層者； 汲極區域，其係形成於前述半導體層 保持分離，且前述源極區域與其之間之 浮動狀態之溝道體者； 而與前述源極區域 前述半導體層構成 主閘極，其係設於前述源極區域與前述汲極區域之間 用以在前述溝道體形成溝道者； 輔助㈣，其係4了利用電容耦合控制前述溝道體之電 位而與前述主閘極個別地被設置，I與前㉛主閘極 被驅動者， 則述MIS電晶體包含將前述溝道體 資料狀態、與將前述溝道體設定於 設定於第一電位之第一 第二電位之第二資料狀
裝 訂 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) -8- 525292 A7 B7 五、發明説明（5 ) 態者。 圖式之簡單說明 圖1係表示各實施形態之DRAM單元之基本構造圖。 圖2係表示該DRAM單元之動作原理之說明用之溝道體電 位與閘極偏壓之關係圖。 圖3係表示本發明之實施形態一之DRAM單元之剖面構造 圖。 圖4係表示使用該DRAM單元之單元陣列之等效電路圖。 圖5係表示該單元陣列之配線圖。 圖6A係表不圖5之A - A ’線剖面圖。 圖6B係表示圖5之B-B’線剖面圖。 圖7 A係表示以同一材料形成第一閘極與第二閘極時該 DRAM單元之寫入動作之波形圖。 圖7B係表示以具有不同功函數之材料形成第一閘極與第 二閘極時該DRAM單元之寫入動作之波形圖。 圖7C係表示圖7B之寫入動作波形生成用之字線驅動器與 列解碼器之電路構成之一例之圖。 圖7D係表示圖7C之字線驅動器之變形例之圖。 圖7E係表示圖7C或圖7D所示之列解碼器與字線驅動器對 記憶單元陣列配置時之配線圖之一例之單側配置圖。 圖7F係表示圖7C或圖7D所示之列解碼器與字線驅動器對 記憶單元陣列配置時之配線圖之一例之兩側配置圖。 圖7G係表示圖7A之寫入動作波形生成用之字線驅動器與 列解碼器之電路構成之一例之圖。 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525292 A7 ___ —_ B7 五、發明説明（6 ) 圖7H係表示圖7G之字線驅動器之變形例之圖。 圖71係表示圖7G或圖7H所示之列解碼器與字線驅動器對 記憶單元陣列配置時之配線圖之一例之圖（對著第_字線與 第二字線所構成之一對字線左右交互地設置列解辱器與字 線驅動器之情形）。 圖7J係表示圖7G或圖7H所示之列解碼器與字線驅動器對 記憶單元陣列配置時之配線圖之一例之圖（在一側設置第一 字線用之列解碼器與字線驅動器，在另一側設置第二字線 用之列解碼器與字線驅動器之情形）。 圖7K係表示採用圖7j所示之配線圖時之第一字線用之列 解碼器與字線驅動器之電路構成之一例之圖。 圖7L係表示採用圖7J所示之配線圖時之第二字線用之列 解碼器與字線驅動器之電路構成之一例之圖。 ' 圖71^係表示圖7K之字線驅動器之變形例之圖。 圖7N係表示用各實施形態之記憶單元所構成之記憶單元 陣列、和配置其列解碼器與字線驅動器之記憶體晶片之配 線圖之一例之圖。 圖8係表示實施形態二之dram單元之剖面構造圖。 圖9係表示實施形態三之dram單元之剖面構造圖。 圖10A係表示實施形態四之DRAM單元陣列之配線圖。 圖10B係表示圖i〇A之A-A，線剖面圖。 圖10C係表不圖i〇A之b-B’線剖面圖。 圖11係表示實施形態五之dram單元之剖面構造圖。 圖12係表示圖3所示實施形態一之記憶單元之製造工序之 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525292 A7 B7 五、發明説明（7 ) 標記形成工序之圖。 圖13係表示該製造工序之標記形成工序之圖。 圖14係表示該製造工序之閘極G2形成工序之圖。 圖15係表示該製造工序之基板黏合工序之圖。 圖16係表示該製造工序之基板研磨工序之圖。 圖17係表示該製造工序之閘極G1形成工序之圖。 圖18係表示該製造工序之位元線形成工序之圖。 圖19係表示圖8所示實施形態二之記憶單元之製造工序之 標記形成工序之圖。 圖20係表示該製造工序之標記形成工序之圖。 圖21係表示該製造工序之閘極G1形成工序之圖。 圖22係表示該製造工序之基板黏合工序之圖。 圖23係表示該製造工序之基板研磨工序之圖。 圖24係表示該製造工序之絕緣膜形成工序之圖。 圖25係表示該製造工序之閘極G2形成工序之圖。 圖2 6係表不該製造工序之位兀線形成工序之圖。 圖27係表示圖9所示實施形態三之記憶單元之製造工序之 標記形成工序之圖。 圖28係表示該製造工序之標記形成工序之圖。 圖29係表示該製造工序之閘極G2形成工序之圖。 圖3 0係表示該製造工序之基板黏合工序之圖。 圖31係表示該製造工序之基板研磨工序之圖。 圖32係表示該製造工序之閘極G1形成工序之圖。 圖33係表示該製造工序之位元線形成工序之圖。 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525292 A7 B7 五、發明説明（8 ) 圖34A係表示圖10A至圖10C所示實施形態四之記憶單元 之製造工序之元件分離工序之圖（圖10A之A-A’線剖面圖）。 圖34B係表示圖10A至圖10C所示之實施形態四之記憶單 元之製造工序之元件分離工序之圖（圖10A之B-B’線剖面圖）。 圖35A係表示該製造工序之閘極埋入部形成工序之圖（圖 10 A之A - A ’線剖面圖）。 圖3 5B係表示該製造工序之閘極埋入部形成工序之圖（圖 10A之B-B’線剖面圖）。 圖36A係表示該製造工序之閘極G1埋入部形成工序之圖（ 圖10 A之A - Af線剖面圖）。 圖36B係表示該製造工序之閘極G1埋入部形成工序之圖（ 圖10A之B_B’線剖面圖）。 圖37A係表示該製造工序之閘極G2形成工序之圖（圖10A 之A - A ’線剖面圖）。 圖37B係表示該製造工序之閘極G2形成工序之圖（圖10A之 B-B’線剖面圖）。 圖38A係表示該製造工序之固定電位線形成工序之圖（圖 10A之A-A’線剖面圖）。 圖38B係表不該製造工序之固定電位線形成工序之圖（圖 10A之B-B’線剖面圖）。 圖39A係表示對應於圖11之實施形態之單元陣列之配線圖。 圖39B係表示圖39A之A-A’線剖面圖。 圖39C係表示圖39A之B-B’線剖面圖。 圖40A係表示圖39之單元陣列之製造工序之柱狀矽形成工 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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525292 A7 · ______B7 五、發明説明（1 ) " -：--— 序之圖（圖39A之A-A，線剖面圖）。 圖40B係表示圖39之單元陣列之盤、生 造工序之柱狀矽形成工 序之圖（圖39A之B-B，線剖面圖）。 圖41A係表示該製造工序之柱狀石夕形成工序之圖（圖39八之 A-A’線剖面圖）。 圖41B係表示該製造工序之柱狀石夕形成工序之圖（圖39八之 B-B’線剖面圖）。 圖42A係表示該製造工序之閘極材料堆積工序之圖（圖39a 之A-A*線剖面圖）。 圖4 2 B係表示該製造工序之閘極材料堆積工序之圖（圖3 9 a 之B-Bf線剖面圖）。 圖43 A係表示該製造工序之閘極形成工序之圖（圖39 a之A-A’線剖面圖）。 圖43B係表示該製造工序之閘極形成工序之圖（圖39a之 B’線剖面圖）。 圖44 A係表示該製造工序之平坦化工序之圖（圖39八之八_八， 線剖面圖）。 圖44B係表示該製造工序之平坦化工序之圖（圖μα之b-B， 線剖面圖）。 圖45 A係表示圖11之實施形態五之記憶單元之另一單元陣 列之配線圖。 圖45B係表示圖45A之A-A，線剖面圖。 圖45C係表示圖45A之B-B’線剖面圖。 圖46A係表示圖45之單元陣列製造工序之柱狀石夕形成工序 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 525292 A7 B7 五、發明説明（1(3 ) 之圖（圖4 5 A之A - A \線剖面圖）。 圖46B係表示圖45之單元陣列製造工序之柱狀矽形成工序 之圖（圖45A之B-B’線剖面圖）。 圖47 A係表示該製造工序之柱狀矽形成工序之圖（圖45 A之 A-A’線剖面圖）。 圖47B係表示該製造工序之柱狀矽形成工序之圖（圖45 A之 B - B ’線剖面圖）。 圖48 A係表示該製造工序之閘極材料堆積工序之圖（圖45 A 之A-A’線剖面圖）。 圖48B係表示該製造工序之閘極材料堆積工序之圖（圖45 A 之剖面圖）。 圖49 Α係表示該製造工序之閘極G1形成工序之圖（圖45 A 之A-A’線剖面圖）。 圖49B係表示該製造工序之閘極G1形成工序之圖（圖45 A之 B-B\線剖面圖）。 圖50 A係表示該製造工序之平坦化工序之圖（圖45 A之A-A’ 線剖面圖）。 圖50B係表示該製造工序之平坦化工序之圖（圖45 A之B-B’ 線剖面圖）。 圖51A係表示該製造工序之閘極G2形成區域之開口工序之 圖（圖45A之A-A’線剖面圖）。 圖51B係表示該製造工序之閘極G2形成區域之開口工序之 圖（圖45A之B-B’線剖面圖）。
圖52 A係表示該製造工序之閘極材料堆積工序之圖（圖45 A -14- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 525292 A7 B7 五、發明説明（11 ) 之A-A’線剖面圖）。 圖52B係表示該製造工序之閘極材料堆積工序之圖（圖45 A 之B-B’線剖面圖）。 圖53 A係表示該製造工序之閘極G2形成工序之圖（圖45 A 之A-A’線剖面圖）。 圖53B係表示該製造工序之閘極G2形成工序之圖（圖45 A之 B-B’線剖面圖）。 圖54A係表示圖39A之實施形態中追加分路配線之實施形 態之配線圖。 圖54B係表示圖54A之C-C’線剖面圖。 圖54C係表示圖54A之D-D’線剖面圖。 圖55 A係表示使用另一分路配線構造時之圖54A之C-C’線 剖面圖。 圖55B係表示使用另一分路配線構造時之圖54A之D-D·線 剖面圖。 圖56係表示實施形態一之η溝道型MIS電晶體變形成p溝道 型時之記憶單元構造對應於圖3之圖。 圖57係表示實施形態二之η溝道型MIS電晶體變形成p溝道 型時之記憶單元構造對應於圖8之圖。 圖58係表示實施形態三之η溝道型MIS電晶體變形成p溝道 型時之記憶單元構造對應於圖9之圖。 圖59A係表示實施形態四之η溝道型MIS電晶體變形成p溝 道型時之記憶單元構造對應於圖10B之圖。 圖59B係表示實施形態四之η溝道型MIS電晶體變形成p溝 -15- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 525292 A7 B7 五、發明説明（12 ) 道型時之記憶單元構造對應於圖10C之圖。 圖60A係表示實施形態五之η溝道型MIS電晶體變形成p溝 道型時之記憶單元構造對應於圖11之圖。 圖60B係表示使用p溝道型MIS電晶體時之驅動電壓波形應 於圖7A之圖。 圖60C係表示使用p溝道型MIS電晶體時之驅動電壓波形應 於圖7B之圖。 圖6 1係表示使用於圖3之實施形態之單元之模擬之器件參 數之圖。 圖62係表示該模擬狀態下之“0”寫入與其後之讀出動作 之電壓波形圖。 圖63係表示該模擬狀態下之“Γ寫入與其後之讀出動作 之電壓波形圖。 圖64係表示該模擬狀態下之“ 0” 、 “ Γ資料寫入時之 單元之汲極電流-閘極電壓特性之圖。 圖65係表示將輔助閘極設定於固定電位時之模擬狀態下 之“〇”寫入與其後之讀出動作之電壓波形圖。 圖66係表示該模擬狀態下之“Γ寫入與其後之讀出動作 之電壓波形圖。 圖67係表示該模擬狀態下之“ 0” 、 “ Γ資料寫入時之 早元之〉及極電流-閘極電壓特性之圖。 圖68A係表示實施形態六之單元陣列之平面圖。 圖6 8 B係表不圖6 8 A之I -1 ’剖面圖。 圖68C係表示圖68A之ΙΙ-ΙΓ剖面圖。 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 525292 A7 B7 五、發明説明（13 ) 圖69係表示該實施形態之製造工序之第一矽基板上形成 閘極材料膜之工序之剖面圖。 圖70係表示該製造工序之第二矽基板上施行氫離子植入 之工序之剖面圖。 圖71係表示該製造工序之基板黏合之工序之剖面圖。 圖72係表示該製造工序之黏合基板之厚度調整工序之剖 面圖。 圖73 A係表示該製造工序之離子分離工序之平面圖。 圖73B係表示圖73A之ΙΙ-ΙΓ剖面圖。 圖74係表示該製造工序之偽字線（dummy word line)用絕 緣膜堆積工序之剖面圖。 圖75係表示該製造工序之偽字線形成與使用該工序之輔 助閘極分離工序之剖面圖。 圖76係表示該製造工序之矽氮化膜形成工序之剖面圖。 圖77係表示該製造工序中將絕緣膜埋入分離溝之工序之 剖面圖。 圖78係表示該製造工序之矽氮化膜除去工序之剖面圖。 圖79係表示該製造工序之矽層生長工序之剖面圖。 圖80係表示該製造工序之偽字線除去工序之剖面圖。 圖81係表示該製造工序之閘絕緣膜形成工序與矽氮化膜 形成工序之剖面圖。 圖82係表示該製造工序之主閘極埋入工序之剖面圖。 圖83係表示該製造工序之矽氮化膜堆積工序之剖面圖。 圖84A係表示該製造工序之矽氮化膜蝕刻工序之平面圖。 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525292 A7 _______Β7 五、發明^ ' —--- 圖84B係表示圖84a之1-1’剖面圖。 圖85係表示該製造工序之元件分離工序之平面圖。 圖86係表示該製造工序之源極、汲極擴散層形成工序之 剖面圖。 圖87係表示該製造工序之層間絕緣膜形成工序之剖面圖。 圖88係表示該製造工序之源極配線埋入溝形成工序之剖 面圖。 圖89係表示該製造工序之源極配線層埋入工序之剖面圖。 圖90係表示該製造工序之層間絕緣膜形成工序之剖面圖。 圖91係表示該製造工序之位元線接觸孔及配線溝形成工 序之剖面圖。 圖92係表示另一實施形態之單元陣列對應於圖68Β之剖面 圖。 發明詳沭 以下參照圖式，將有關本發明之幾個實施形態予以說明 之。在說明具體的實施形態之前，首先說明後述實施形態 所使用之記憶單元之基本原理。 圖1係表示DRAM之單位記憶單元之基本的剖面構造圖。 記憶單元MC係由SOI構造之η溝道MIS電晶體所構成，即使 用在矽基板10上形成矽氧化膜11作為絕緣膜，並於此矽氧 化膜11上形成p型矽層12之SOI基板。在此SOI基板之矽層12 上經由閘極氧化膜16形成閘極13，並被閘極13自我整合而 形成η型汲極擴散層14與η型源極擴散層15。 汲極擴散層14與源極擴散層15形成的深度達到底部之石夕 -18- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 525292 A7 B7
氧化膜11之深度。因此，p型矽層12所構成之溝道體區域口 要利用氧化膜施行溝道寬方向（與圖之紙面成直交之方向 分離，即可使底面及溝道寬方向之側面與其他部分絕緣分 離，而使溝道長方向處於pn接合區被分離之浮動狀熊。 此MIS電晶體所構成之DRAM單元之動作原理係利用電晶 體之溝道體（與其他部分絕緣分離之p型矽層12)之多數作為 載子之電洞的蓄積狀態。亦即使電晶體在5極管區域起作用 時’大的電流會由汲極14流出，並在汲極14附近引起磁撞 電離現象，使此碰撞電離現象所生成之多數作為載子之電 洞保持於p型矽層12，該電洞蓄積狀態例如為資料“丨”， 將汲極14與ρ型矽層丨2間之ρ η接合區施以順方向偏壓而使ρ 型矽層12之電洞放出於汲極側之狀態為資料“ 〇” 。 二貝料0 、 ‘ 1 ”為溝道體之電位差，被記憶作為MIS電 晶體之臨限值電壓之差。圖2係表示施加至閘極之驅動電位 VWL與溝道體電位VB之關係。如圖2所示，因電洞之蓄積 使得溝道體電位VB較高之資料“1”之狀態之臨限值電壓 Vthl低於資料“〇”之狀態之臨限值電壓vth〇。為了保持溝 道體蓄積多數作為載子之電洞之資料“丨，，狀態，有必要對 閘極13施加負的偏壓電壓。只要不施行相反資料之寫入動 作（消除）’該資料保持狀態縱使施行讀出動作也不會改變。 即與利用電容器之電荷蓄積作用之1電晶體/ 1電容器之 DRAM不同，可施行非破壞性的讀出動作。 在以上之基本的DRAM單元構成中，資料“〇，，、 “1”之 臨限值電壓差能夠擴大至何種程度，是個相當重要的重點 __一______^ -19_ i張尺度適财β g家標準(CNS) Μ規格(摩297公爱)
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五、發明説明（16 和t:動作原理可知’可利用來自閘極13之電容的耦合 f 2道體電位，藉以決定資料之寫人純及保持特性。 但對溝道體電位而言，臨限值電壓卻以大致平方根之方式 ::作用，故要實現資料，，間之大的臨限值電 垄並不办易’且在上述寫入動作t，寫人“0”之記憶單 兀MC施行3極管之動作，因此形成溝道時，閉極13與溝道 體便不能施行電容耦合，致使溝道體電位不能上昇。 ，因此，在以下之實施形態中，對於上述基本記憶單元構 k 用於形成溝道之主閘極（第—閉極）個別獨立地，對 MIS電晶體之溝道體設有利用電容麵合控制溝道體電位用之 輔助閘極（第—閘極）。將此第二閘極與第—閘極同步地驅動 ^可κ現更確只之資料的寫入動作’且可施行臨限值電 壓差較大之資料“〇，，、“丨”之記憶。 以下說明具體的實施形態。 【實施形態一】 义圖3係表示實施形態一之記憶單元1^€：對應於圖}之基本構 造之構造圖。與圖1不同之處在於與利用於電晶體之溝道控 制之刖閘極之第一閘極（Gl) 13個別獨立地設置控制溝道體 電位用之第二閘極（G2)20。第二閘極2〇在本實施形態情形 ，係經由閘極絕緣膜19被埋入於矽層12之下之氧化膜n， 以作為朝向矽層12之底面以施行電容耦合之後閘極。 圖4係表示多數此種記憶單元mc呈矩陣狀排列之記憶單 兀陣列之等效電路圖。朝向一方向排列之記憶單元Mc之第 一閘極（Gl)13連接於第一字線WL1，第二閘極（G2)2〇連接於 •20-
本纸張尺度適用中國國家標準(CNS) A4規格(2i〇X297公爱） 525292 A7 B7 五、發明説明（17 ) 第二字線WL2，在與此等字線WL1.、WL2交叉之方向配設 連接著記憶單元MC之汲極之位元線bl，全部記憶單元MC 之源極15連接於固定電位線（接地電位線vss)。 圖5係表示記憶單元陣列之配線圖，圖6A、圖紐分別表示 圖5之A-A’、B-B’線剖面圖。p型矽層12藉矽氧化膜21之埋 入而利用模型形成晶格狀。即共用二個汲極14之二個電晶 體之區域被排列在字線WL1、WL2之方向而利用矽氧化膜 21保持元件的分離。或亦可利用蝕刻矽層12取代埋入矽氧 化膜21來施行橫方向之元件的分離。第一閘極13及第二閘 極20連續地形成於一方向而成為字線wu及WL2。源極 連續地形成於字線WL1及WL2之方向而成為固定電位線（接 地電位線vss)。電晶體上被層間絕緣膜17所覆蓋，其上形 成位兀線（BL)18。位元線18接觸於二個電晶體所共用之汲 極14而被配置成與字線wu及WL2交叉之狀態。 因此，各電晶體之溝道體之矽層12之底面及溝道寬方向 之側面互相被氧化膜所分離，溝道長方向則互相被帅接合 區所分離而保持浮動狀態。 在此記憶單兀陣列之構成中，假設以最小加工尺寸F之間 距形成字線WL1、WL2及位元線BL，則單位單元面積如圖5 之虛線所示，為2F X 2F=4F2。 如以上所述，以一個MIS電晶體作為丨位元之記憶單元mc 即可構成可施行動態記憶之記憶單元陣列。 圖7A及圖7B係表示資料寫入時之字線wu 線bl之電壓波形。成對之第一字線wu與第 、WX2及位元 一字線WL2同
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525292 A7 B7 五、發明説明（18 ) 步地被驅動，圖7A係表示在第一閘極13與第二閘極20使用 相同材料時，以低於第一閘極13之電位控制第二閘極20， 可將多數載子蓄積於溝道體之第二閘極20側之情形。另一 方面，圖7B係表示在第一閘極13與第二閘極20使用功函數 不同之電極材料時，對兩者施加相同電位，可將多數載子 蓄積於溝道體之第二閘極20侧之情形。 圖7A之情形，要寫入“ Γ之資料時，將高於基準電位 VSS之正的電位VWL1H施加至被選擇之第一字線WL1，同 時比其更低之電位VWL2H(在圖例中，為低於基準電位VSS 之負的電位）施加至被選擇之第二字線WL2，將高於基準電 位VSS之正的電位VBLH施加至被選擇之位元線BL，藉以在 被選擇之記憶單元MC中，利用5極管動作產生碰撞電離現 象而將電洞蓄積於溝道體。 要保持資料時，將低於基準電位VSS之負的電位VWL1L 施加至第一字線WL1，將比其更低之電位VWL2L施加至第 二字線WL2，藉以保持過剩電洞蓄積於溝道體之狀態之“ 1 ”之資料。 要寫入“ 0”之資料時，分別將與要寫入“ Γ之資料時 同樣之電位VWL1H及VWL2H施加至被選擇之第一字線WL1 與第二字線WL2，將低於基準電位VSS之負的電位VBLL施 加至被選擇之位元線BL，藉以在被選擇之記憶單元MC中， 使汲極接合區成順偏壓，將溝道體之電洞排出於汲極14而 寫入溝道體電位較低狀態之0”之資料。 圖7B之情形，要寫入“ Γ之資料時，將高於基準電位 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 525292 A7 B7 五 、發明説明（19 VSS之正的電位VWLH施加至被選擇之第一字線WL1及第二 字線WL2，將高於基準電位VSS之正的電位VBLH施加至被 選擇之位元線BL，藉以在被選擇之記憶單元MC中，利用5 極管動作產生碰撞電離現象而將電洞蓄積於溝道體p 要保持資料時，將低於基準電位VSS之負的電位vwLL施 加至第一字線WL1及第二字線WL2，藉以保持過剩電洞蓄 積於溝道體之狀態之“ Γ之資料。 要寫入“ 0”之資料時，將與要寫入“ i，，之資料時同樣 之電位VWLH施加至被選擇之第一字線WL1與第二字線〜乙2 ，將低於基準電位VSS之負的電位VBLL施加至被選擇之位 元線BL，藉以在被選擇之記憶單元MCf，使汲極接合區成 順偏壓，將溝道體之電洞排出於汲極而寫入溝道體電位較 低狀態之0”之資料。 如此，二個閘極13及2〇使用功函數不同之材料時，可用 相同電位同步驅動第一字線WL1與第二字線WL2，藉以控 制電洞蓄積於溝道體之動作。 工 如以上所述，在本實施形態中，將輔助閘極（第二閘極）加 .、主閘‘極（第一閘極）13共同驅動時，可施行臨限值電壓差較 大，〇 、 1之資料之寫入，即在資料保持狀態下， 使第一閘極2〇呈現負電位，一面良好地保持‘‘广，之資 電洞蓄積狀態，在要寫人資' 隹罟馬入貝科時，可使該第二閘極20之電 位上昇·’並利用電容的耦合使溝道體之電位上昇，以確杏 地施亍資料之寫入。要寫 “ Ά i楚一鬥罟舄入〇之資料時，縱使溝道形成 在苐閘極η側，亦可利用筮— 用第一閘極20之驅動使溝道體電 •23- 525292 A7 ________B7 五、發明説明（2G ) 位上昇，故可確實地施行“〇，，資料之寫入。 利用以上之動作，可順利地施行臨限值電壓差較大之〇 ’’ 、“Γ之資料之記憶。 另外，雖可利用降低非為所要選擇之第一字線WLi之電 位以施行資料之保持，但因此時成對之第二字線WL2之電 位也下降而將溝道體電位控制在較低之值，故在要利用連 接於相同位元線BL之其他記憶單元來施行“ 〇”資料之寫入 時，可確實防止在保持“ Γ資料之非為所要選擇之記憶單 兀MC之資料遭受破壞。另外，或許有人會擔心在連接於“ 1”寫入位元線BL之非為所要選擇之記憶單元Mc中，因表 面擊穿（surface breakdown)或 GIDL(Gate ㈣此以仏士 Leakage ;閘極感應汲極漏泄）電流而引起資料被破壞，但在 本實施形態之情形，由於可利用第二字線WL2降低溝道體 電位，故可消除此等疑慮。 再者，在寫入0 ’時，如使位元線BL之電位大幅下降， 電流會由源極15流至位元線BL，但在本實施形態之情形， 由於可利用第二閘極20使溝道體電位上昇，故無必要將位 兀線BL之電位降得那麼低，因此，例如可使位元線bl之電 位保持與源極之基準電壓vss相同之程度，以控制由源極15 流至位元線BL之電流。 又在資料讀出時，為防止誤將“1”寫入，有必要使其施 仃3極管動作，因此，位元線BL之電位比“丨，，寫入時為低 因而；及極14與溝道體間之空乏層的延伸 比1寫入時為小，從而位元線BL與溝道體間之電容耦合 •24- 張尺度適用中國國家見格( X 297公釐)- 525292 A7 B7 五、發明説明（21 ) 量會增大，此現象在資料寫入時，會使植入溝道體之載子 獲得容量的再分配，而成為溝道體電位下降的原因。在本 實施形態中，可利用第二閘極20之控制將溝道體之多數載 子蓄積狀態保持於良好。 其次，就本實施形態之列解碼器與字線驅動器之具體的 電路構成之一例予以說明之。圖7C係表示列解碼器之一例 與生成圖7B所示之字線WL1、WL2之電壓波形用之字線驅 動器WDDV1之一例之圖。 如圖7C所示，列解碼器RDEC係由NAND電路C10所構成 ，字線驅動器WDDV1係由逆變器電路C11、位階變換電路 C12、位階變換電路C13、輸出缓衝電路C14所構成。列解 碼器RDEC所選擇之字線驅動器WDDV1利用此構成將高位 階之電位變換成比正的電位VCC更高之電位之VWLH而供給 至字線WL1、WL2。 更具體而言，列位址訊號RADD與字線允許訊號WLEN被 輸入至NAND電路C10，所有高位階之位址訊號RADD、高 位階之字線允許訊號WLEN被輸入至對應於被選擇之字線 WL1、WL2之字線驅動器WDDV1，因此，對應於被選擇之 字線WL1、WL2之字線驅動器WDDV1之NAND電路C10之輸 出變成低位階，即變成基準電位VSS。NAND電路C10之輸 出被輸入至逆變器電路C11。 此逆變器電路C11將所輸入之訊號反轉後輸出，因此，在 被選擇之字線驅動器WDDV1中，逆變器電路C11之輸出成 為高位階，即成為正的電位VCC。此逆變器電路C11之輸出 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525292 A7 ___ B7 五、發明説明（22 ) 被輸入至位階變換電路C12與位階變換電路C13。另一方面 ，NAND電路CIO之輸出也被輸入至位階變換電路C12與位 階變換電路C13。 此位階變換電路C12與位階變換電路C13之輸出被輸入至 輸出緩衝電路C14 ^利用位階變換電路C12與輸出緩衝電路 C14，將逆變器電路Cl 1之高位階輸出電位之VCC輸出變換 成高於VCC之正電位之VWLH而供給至字線WL1、WL2。並 利用位階變換電路C13與輸出緩衝電路C14，將逆變器電路 C11之低位階輸出電位之VSS輸出變換成低於VSS之電位之 VWLL而供給至字線WL1、WL2。 在本實施形態中，位階變換電路c 12係由具有p型]y[〇S電 晶體PM10、PM11、η型MOS電晶體NM10、NM11所構成。p 型MOS電晶體ΡΜ10、ΡΜ11之源極端子分別連接至電位 VWLH之供給線，其汲極端子分別連接至^型m〇S電晶體 ΝΜ10、ΝΜ11之汲極端子。又，ρ型MOS電晶體ΡΜ10之閘 極端子連接至？型MOS電晶體ΡΜ11與η型MOS電晶體ΝΜ11 間之節點，ρ型MOS電晶體ΡΜ11之閘極端子連接至1)型1^〇3 電晶體ΡΜ10與η型MOS電晶體ΝΜ10間之節點。 逆變器電路C11之輸出被輸入至η型MOS電晶體ΝΜ10之閘 極端子，NAND電路C10輸出被輸入至η型M0S電晶體1^1^11 之閘極端子，此等η型MOS電晶體ΝΜ10、ΝΜ11之源極端子 分別被連接至電位VSS之供給線。 另一方面，位階變換電路C13係由具有1)型^1()8電晶體 ΡΜ12、ΡΜ13、η型 MOS 電晶體 ΝΜ12、ΝΜ13 所構成。ρ 型 -26- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) 525292 A7 . B7 五、發明説明（23 ) MOS電晶體PM12、PM13之源極端子分別連接至電位VCC之 供給線，其汲極端子分別連接至η型MOS電晶體NM12、 ΝΜ13之汲極端子。又，逆變器電路C11之輸出被輸入至ρ型 MOS電晶體ΡΜ12之閘極端子，NAND電路CIO輸出被輸入至 ρ型MOS電晶體PM13之閘極端子。 η型MOS電晶體NM12之閘極端子連接至ρ型MOS電晶體 ΡΜ13與η型MOS電晶體ΝΜ13間之節點，η型MOS電晶體 ΝΜ13之閘極端子連接至ρ型MOS電晶體ΡΜ12與η型MOS電 晶體ΝΜ12間之節點。又，此等η型MOS電晶體ΝΜ12、 ΝΜ13之源極端子分別被連接至電位VWLL之供給線。 輸出緩衝電路C14係利用將ρ型MOS電晶體ΡΜ14、ΡΜ15 、n.MOS電晶體ΝΜ14、ΝΜ15串聯連接所構成。 ρ型MOS電晶體PM14之源極端子被連接至電位VWLH之供 給線，其閘極端子係連接於位階變換電路C12之ρ型MOS電 晶體PM11之閘極端子，ρ型MOS電晶體PM14之汲極端子連 接至ρ型MOS電晶體PM15之源極端子，而電位VSS則被輸入 至此ρ型MOS電晶體PM15之閘極端子，因此，ρ型MOS電晶 體PM15變成經常保持通電狀態之MOS電晶體。又，ρ型 MOS電晶體PM15之汲極端子連接至η型MOS電晶體NM14之 汲極端子，由此等之ρ型MOS電晶體ΡΜ15與η型MOS電晶體 ΝΜ14間之節點輸出用以驅動字線WL1、WL2之電壓。 電位VCC被供給至η型MOS電晶體ΝΜ14之閘極端子，因 此，η型MOS電晶體ΝΜ14變成經常保持ON狀態之MOS電晶 體。η型MOS電晶體NM14之源極端子被連接至η型MOS電晶 -27- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐） 525292 A7 B7 五、發明説明（24 ) 體NM15之汲極端子，此η型MOS電晶體NM15之閘極端子被 連接至位階變換電路C 13之η型MOS電晶體ΝΜ13之閘極端子 ，又，η型MOS電晶體ΝΜ15之源極端子被連接至電位VWLL 之供給線。 利用以上構成之列解碼器RDEC與字線驅動器WDDV1生 成圖7Β所示之電位VWLH、VWLL而供給至字線WL1、WL2 。又，在圖7C中，雖利用各MOS電晶體施行後閘極之連接 ，但此情形並不一定屬於必要。 再者，此字線驅動器WDDV1之輸出緩衝電路C14具有經 常保持通電狀態之MOS電晶體ΡΜ15、ΝΜ14，這是為了防 止電位VWLH、電位VWLL電位差直接施加至MOS電晶體 PM14、NM15。即利用經常保持通電狀態之MOS電晶體 PM15、NM14使電位差減少約相當於臨限值降低部分之電 壓，因此如果可直接將此電位差施加至MOS電晶體PM14、 PM15，如圖7D所示，MOS電晶體PM15、NM14也可予以省 略0 圖7E係表示將此等圖7C或圖7D所示之列解碼器RDEC與 字線驅動器WDDV1配置於記憶單元陣列MCA之配線圖。如 圖7E所示，字線驅動器WDDV1之配線間距與字線WL1、 WL2之配線間距一致時，可將列解碼器rdEC與字線驅動器 WDDV 1配置於記憶單元陣列MCA之單一側。 相對地，字線驅動器WDDV1之配線面積增大，致使字線 驅動器WDDV1之配線間距不能與字線WL1、WL2之配線間 距一致時’可考慮使用圖7F所示之配線方式，即將列解碼 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 525292 A7 B7 五、發明説明（25 ) 器RDEC與字線驅動器WDDV1配置在記憶單元陣列MCA之 兩側，例如利用記憶單元陣列MCA之左側之列解碼器RDEC 與字線驅動器WDDV1施行奇數號之字線WL1、WL2之解碼 與驅動，利用記憶單元陣列MCA之右側之列解碼器RDEC與 字線驅動器WDDV1施行偶數號之字線WL1、WL2之解碼與 驅動。 其次，說明對應於圖7A之列解碼器與字線驅動器之電路 構成。圖7G係表示列解碼器之一例與圖7A所示之字線WL1 、WL2之電壓波形生成用之字線驅動器WDDV2之一例之圖。 如圖7G所示，列解碼器RDEC係由NAND電路CIO所構成 ，字線驅動器WDDV2係由逆變器電路C11、位階變換電路 C22、位階變換電路C23、輸出缓衝電路C24、位階變換電 路C25、輸出缓衝電路C26所構成。其電壓之高低關係依據 圖 7A之例，為 VWL1H>VSS〉VWL2H>VWL1L〉VWL2L。 僅就與圖7C不同之處予以說明時，位階變換電路C22基本 上呈現與圖7C之位階變換電路C12同樣之構造，具有p型 MOS 電晶體 PM20、PM21、η型 MOS 電晶體 NM20、NM21。 但ρ型MOS電晶體ΡΜ20、ΡΜ21之源極端子被連接至電位 VWL1H之供給線。 位階變換電路C23基本上也呈現與圖7C之位階變換電路 C13同樣之構造，具有卩型MOS電晶體ΡΜ22、ΡΜ23、η型 MOS 電晶體 ΝΜ22、ΝΜ23。但η型 MOS 電晶體 ΝΜ22、ΝΜ23 之源極端子被連接至電位VWL1L之供給線。 輸出缓衝電路C24基本上也呈現與圖7C之輸出缓衝電路 -29- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 525292 A7 B7 五、發明説明（26 ) C14同樣之構造，具有串聯連接之p型MOS電晶體PM24、 PM25、與η型MOS電晶體NM24、NM25。但p型MOS電晶體 ΡΜ24之源極端子被連接至電位VWL1H之供給線，η型MOS 電晶體ΝΜ25之源極端子被連接至電位VWL1L之供給線。 此外，圖7G之字線驅動器WDDV2具有位階變換電路C25 與輸出緩衝電路C26。位階變換電路C25之構成與位階變換 電路C23相同，具有ρ型MOS電晶體ΡΜ26、ΡΜ27、η型MOS 電晶體ΝΜ26、ΝΜ27。但η型MOS電晶體ΝΜ26、ΝΜ27之源 極端子被連接至電位VWL2L之供給線。 輸出缓衝電路C26呈現與輸出緩衝電路C24同樣之構成， 係由ρ型MOS電晶體ΡΜ28與η型MOS電晶體ΝΜ28二個MOS 電晶體所構成，ρ型MOS電晶體ΡΜ28之源極端子被連接至 電位VWL2H之供給線，η型MOS電晶體ΝΜ28之源極端子被 連接至電位VWL2L之供給線。 不插入經常保持ON狀態之MOS電晶體之原因，係由於電 位VWL2H與電位VWL2L之電位差不那麼大，此由圖7A也可 獲得了解，因此，縱使此電位差直接施加至MOS電晶體 PM28、NM28也不會發生問題之故。 由此構成可知，輸出缓衝電路C24之輸出之振幅在電位 VWL1H與電位VWL1L之間變動，藉以驅動第一字線WL1。 另外，輸出緩衝電路C26之輸出之振幅在電位VWL2H與電 位VWL2L之間與輸出緩衝電路C24之輸出同步地變動，藉 以驅動第二字線WL2。又，在圖7G中，雖利用各MOS電晶 體施行後閘極之連接，但此情形並不一定屬於必要。 -30- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 525292 A7 ___ B7 五、發明説明（27 ) 又，與圖7D所示之字線驅動器WD.DV1同樣地，如圖7H所 示，在字線驅動器WDDV2中，也可省略p型MOS電晶體 PM25與η型MOS電晶體NM24。 圖71係表示將此等圖7G或圖7Η所示之列解碼器RDEC與字 線驅動器WDDV2配置於記憶單元陣列MCA之配線圖。在圖 7G及圖7H所示字線驅動器WDDV2中，在以不同之電位同步 地驅動第一字線WL1與第二字線WL2之關係上，其配線面 積會比圖7C及圖7D所示字線驅動器WDDV1為大，因此，難 以使字線驅動器WDDV2之配線間距與字線WL1、WL2之配 線間距一致。故在圖71所示之配線圖中，將列解碼器rdEC 與字線驅動器WDDV2配置於記憶單元陣列MCA之兩側，即 利用記憶單元陣列MCA之左側之列解碼器RDEC與字線驅動 器WDDV2施行奇數號之字線WL1、WL2之解碼與驅動，利 用記憶單元陣列MCA之右側之列解碼器RDEC與字線驅動器 WDDV2施行偶數號之字線WL1、WL2之解碼與驅動。 又如圖7J所示，例如也可將第一字線WL 1用之字線驅動器 WDDV3配置在記憶單元陣列MCA之左側，將第二字線WL2 用之字線驅動器WDDV4配置在記憶單元陣列MCA之右側。 利用此種配置，可輕鬆地施行電路配線之設計，即只要僅 將電位VWL1H與電位VWL1L之電位供給線配置於第一字線 WL 1用之字線驅動器WDD V3之某一記憶單元陣列mc A之左 側，僅將電位VWL2H與電位VWL2L之電位供給線配置於第 二字線WL2用之字線驅動器WDD V4之某一記憶單元陣列 MCA之右側即可。 -31 - 本紙張尺度適用中國國家榡準(CNS) A4規格(210 X 297公釐) 525292 A7 B7 五、發明説明（28~) 但在施行此配線時，字線驅動器WDDV3與字線驅動器 WDDV4雙方均個別需要歹，J解碼器RDEC，該字線驅動器 WDD V3之一例如圖7K戶斤不’字線驅動器WDD V4之一例如 圖7L所示。 如圖7K所示，第一字線WL1用之字線驅動器WDDV3具有 經逆變器電路Cl 1連接至列解碼器RDEC之位階變換電路 C22、直接連接至列解碼器RDEC之位階變換電路C23、輸 出緩衝電路C24，此等構成與上述圖7G之字線驅動器 WDDV2相同。 另一方面，如圖7L所示，第二字線WL2用之字線驅動器 WDDV4係由具有歹>J解碼器RDEC、逆變器電路C11、位階變 換電路C25與輸出缓衝電路C26所構成。位階變換電路C25 與輸出缓衝電路C26之構成與上述圖7G之字線驅動器 WDDV2相同，但因字線驅動器WDDV4設在記憶單元陣列 MCA之右側，所以不能與字線驅動器WDDV3共用列解碼器 RDEC，因此獨自設置列解碼器RDEC與逆變器電路C11。 由於列位址訊號RADD與WLEN同步地被輸入於字線驅動 器WDDV3之列解瑪器RDEC與WDDV4之列解碼器RDEC， 結果即可以不同之電壓振幅輸出同步之字線驅動電位。 又，在圖7K及圖7L中，雖利用各MOS電晶體施行後閘極 之連接，但此情形並不一定屬於必要。另外，在圖7K所示 之子線驅動i§WDDV3中’也如圖7M所示，也可省略p型 MOS電晶體PM25與η型MOS電晶體NM24。
圖7Ν係表示具有上述記憶單元陣列MCA、列解碼器RDEC -32- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 525292 A7 B7 五、發明説明（29 ) 與字線驅動器WDDV之記憶體晶片MCP全體配線圖之一例 之圖。如圖7N所示，低壓側之供給電壓之電位VSS與高壓 側之供給電壓之電位VCC被輸入，此電位VSS與電位VCC被 供給至昇壓電路群與其驅動器所構成之電路BST，以生成此 記憶體晶片MCP所必要之各種電壓。在此，對應於圖7B之 電壓波形顯示生成四種電位VWLH、VWLL、VBLH、VBLL 之例。使用利用圖7A之電壓波形之記憶體晶片MCP之情形 ，可生成六種電位 VWL1H、VWL1L、VWL2H、VWL2L、 VBLH、VBLL。此電路BST所生成之各種電位係利用電位 供給線供給至所需要之電路，尤其本圖所示之四種電位如 上所述，係供給至列解碼器RDEC與字線驅動器WDDV。 又，對記憶體晶片MCP特別指定施行資料寫入、資料讀 出用之位址係被輸入至此記憶體晶片MCP，此位址被輸入 至位址接收器ADRV後被分離成列位址訊號與行位址訊號， 列位址訊號被供給至列位址解碼器RDEC，行位址訊號被供 給至行位址解碼器CDEC。 由資料I / 0端子施行資料之輸出入，即寫入於記憶單元 陣列MCA之資料由此資料I / 〇端子被輸入，並被輸入至輸 入接收器INRV，而經由資料驅動器DTDV被輸入至行選擇 閘極CSG，以施行對記憶單元陣列MCA之資料的寫入。 另一方面，由記憶單元陣列MCA讀出之資料係由行選擇 閘極CSG被輸出至讀出放大器SA，在此讀出放大器s A被施 行資料之檢出，所檢出之資料經由輸出驅動器OTDV由資料 I / 0端子被輸出。 -33· 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 x 297公釐) 525292 五 A7 B7 、發明説明（3Q ) 在此記憶體晶片MCP中具有被輸入各種控制訊號之控制 訊號接收器CSRV，此控制訊號接收器CSRV依據由記憶體 晶片MCP外部所輸入之控制訊號，生成並輸出内部所需要 之各種控制訊號。 在此圖7N之記憶體晶片MCP中，所顯示的是在記憶單元 陣列MCA之兩側設置列位址解碼器RDEC與字線驅動器 WDDV之情形之配線圖之例子。但如上所述，也有僅在記 憶單元陣列MCA之單側設置列位址解碼器RDEC與字線驅動 器WDDV之情形。 另外，以上所說明之字線驅動器WDDV 1、字線驅動器. WDDV2、字線驅動器WDDV3、字線驅動器WDDV4之構成 及記憶體晶片MCP之構成在以下所說明之各實施形態中亦 分別可以適用。 【實施形態二】 圖8係表示實施形態二之DRAM單元構造對應於圖3之剖面 構造圖。在本實施形態中，第一閘極（G 1)13被埋入矽層12 下之埋入氧化膜11内。第二閘極（G2)20雖配置於矽層12之 上方，但不直接朝向矽層12，即在矽層12與第二閘極20之 間設有連接於矽層12之中繼電極25。第二閘極20隔著絕緣 膜26朝向中繼電極25，藉以構成電容器。 本實施形態之情形也與前述實施形態同樣，第二閘極20 利用電容耦合對矽層12施行電位控制。而記憶單元MC之第 一閘極13、第二閘極20分別連接於第一、第二字線WL1、 WL2，汲極14連接於位元線BL而構成圖4所示之記憶單元陣 -34- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
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525292 A7 B7 五、發明説明（31 ) 列。 利用本實施形態也可獲得與前述實施形態同樣之效果， 且第二閘極20不直接朝向溝道體，而在其與中繼電極25之 間構成電容器，因此可將中繼電極25之面積設成大於實際 之溝道體區域之面積，藉以提供更大之電容耦合量。 【實施形態三】 圖9係表示實施形態三之DRAM單元構造對應於圖3之剖面 構造圖。在本實施形態中，與圖3同樣，以朝向矽層12之上 面方式形成第一閘極13，第二閘極2〇被埋入矽層丨2下之氧 化膜11，以便形成與圖8同樣之電容器構造。 利用本實施形態也可獲得與前述實施形態同樣之效果， 且基於與實施形態二同樣之理由，可增大第二閘極2〇對溝 道體之電容耦合量。 【實施形態四】 圖10A係表示實施形態四之DRAM單元陣列之配線圖，圖 10B係表示其A-A，線剖面圖，圖1〇c係表示其b_b，線剖面圖。 本實施形態之情形，如圖10B所示，以朝向矽層12上面之 方式形成第二閘極（G2)20，如圖10A及圖1〇c所示，以朝向 矽層12之兩側面方式形成第一閘極（G1)13，即構成以矽層 12侧面為溝道之MIS電晶體。由此可知，在本實施形態中， 在石夕層12之兩侧面形成溝道。如圖所示，第—閘極_ 位元線BL方向，於每一記憶單元崎配置成不連續狀態， 而第二閘極20則共通連接於此等第一閘極13而被形成連續 狀態’以作為字線WL，因此，第—及第二閘極13及2。可被
525292 五 、發明説明（32 同一電位所控制。 層，絕緣膜17為具有第一層17a與第二層l7b之二層構造 弟一層17a上配設共通連接源極15之固定電位線23， 層Hb上配設位元線18。 裝 態之情形’在利用第一閘極13於矽層12之侧面 成溝道時’有必要避免同時在第二閘極20正下方形成溝 道’以便可利用第二問極20施行其正下方之溝道之電位控 彳因此在第-閘極13與第二閘極2Q中使用功函數不同 ，材料。例如如本實施形態之情形所示，記憶單元mc^ 里MIS電晶體時’第—閘極13使用η型多晶石夕，第二閘極2〇 使用功函數大於η型彡晶石夕之ρ型多晶石夕或翻等金^，以便 以石夕層12作為p型溝道體而可保持蓄積狀態。另外，第二閉 極20下方之閘極絕緣膜（電容器絕缘膜）19例如可使用矽化 膜。 記憶單元為p溝道型電晶體之情形，只要使用？型多晶矽 乍為第閘極I]，使用例如給（Hf，hafnium)等金屬作為第 —問極2 0即可。 、 利用本實施形態也可獲得與前述實施形態同樣之效果。 線 【實施形態五】 圖11係表示實施形態五iDRAM單元之剖面構造圖。在本 只施^/態中，並非構成S 01基板，而是在形成於石夕基板J 〇上 之P型柱狀矽部30構成縱型MIS電晶體，即在柱狀矽部3〇上 邛形成η型及極14，在底部形成n型源極丨5。且以相對向方 式在柱狀石夕部30之兩側面形成第一閘極（G1)13與第二閘極 本紙張尺度適财關家鮮(CNS) A·—·7公董） 36· 525292
發明説明 (G2)20。因此，雖非s〇l基板，但卻可利用以柱狀矽部3〇為 浮動之溝道體之縱型MIS電晶體構成記憶單元1^1(：：。 此種縱型MIS電晶體構造被稱為SGT(Surr〇unding Gate Transistor，周圍閘極型電晶體），早已為一般所知悉。 利用本實施形態也可獲得與前述實施形態同樣之效果。 其次，就對應於上述各實施形態之製造工序予以說明之。 【對應實施形態一之製造工序】 圖12至圖18係表示對應圖3所示實施形態一 2DRAM單元 之製造工序。在本實施形態中，為了將二個閘極13、2〇配 置於石夕層之上下’使用二片石夕基板。如圖12所示，在第一 石夕基板101施行溝102之加工，以作為對準於單元陣列區域 外側之標記。如圖13所示，在溝1〇2中埋入氧化膜1〇3，使 溝102之深度比後來削平第一矽基板i 〇丨而完成厚度調整之 S01層為深，更具體而言，如後所述，此矽基板1〇1為了成 為圖3之矽層12，形成比此矽層12厚度更深之溝1〇2。 其後，如圖14所示，在此矽基板101上，以便隔著閘極絕 緣膜19以連續方式，利用模型形成第二閘極2〇(G2)，以作 為字線WL2。形成第二閘極20之面利用矽氧化膜1〇6等絕緣 膜加以覆蓋後施以平坦化處理，平坦化處理使用 CMP(Chemical Mechanical Polishing;化學機械研磨法）， 其後如圖15所示，在平坦化處理後之矽氧化獏1〇6之面黏貼 第二矽基板201。 其後，如圖16所示，研磨第一矽基板ιοί，使其達到預定 之soi層之厚度為止，如此研磨後之第一石夕基板即成為 -37- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）
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五、發明説明（35 ) 以覆蓋後施以平坦化處理，平坦化處理使用CMp(Chemieai Mechanical Polishing ;化學機械研磨法），其後如圖22所示 ,在平坦化處理後之矽氧化膜106之面黏貼第二矽基板2〇1。 其後，如圖23所示，研磨第一矽基板1〇1，使其達到預定 之soi層之厚度為止，如此研磨後之第一矽基板ι〇ι即成2 圖8之矽層12。此時，因先埋入之矽氧化膜1〇3突出，因此 可利用作為在其次之第二閘極20形成工序中與已形成之第 一閘極13對正位置用之標記。 如圖24所示，在厚度調整後之矽基板1〇1埋入元件分離氧 化膜115後，堆積矽氧化膜203 ,並在對應於電晶體之溝道 體之位置開設開口 204。元件分離氧化膜115在圖中僅顯示 有關位元線方向，但實際上在字線方向也以特定間隔形成 ，而在每一記憶單元MC區域都形成由其他部分分離之矽層 12，而後如圖25所示，形成透過開口連接於溝道體之中繼 電極25，於其上隔著電容器絕緣膜26形成第二閘極2〇(G2) 。中繼電極25與第二閘極20只要挾著電容器絕緣膜26施以 連續地成膜處理後，將此等元件一體地成型成為字線WL2 即可。接著，以第二閘極20作為光罩由矽氧化膜2〇3上將離 子植入石夕層12以形成沒極14及源極15，其後，如圖26所示 ’形成層間絕緣膜17，於其上形成位元線18。 【對應實施形態三之製造工序】 圖27至圖33係表示對應圖9所示實施形態三之DRAM單元 之製造工序。在本實施形態中，為了將二個閘極13、2〇配 置於矽層之上下，使用二片矽基板。如圖27所示，在第一 ___ -39- 本紙張尺度適野_冢標準(CNS) A_4規格(削χ 297公6- 525292 五、發明説明（36 ) 矽基板101施行溝102之加工，以作為對準於單元陣列區域 外側之標記。如圖28所示，在溝1〇2中埋入氧化膜1〇3，使 溝1〇2之深度比後來削平第一矽基板1〇1而完成厚度調整之 soi層為深，更具體而言，如後所述，此矽基板ι〇ι為了成 為圖9之石夕層12，形成比此碎層12厚度更深之溝1〇2。 其後，如圖29所示，堆積矽氧化膜2〇9，並在對應於電晶 體之溝道體之位置形成開口 209a，然後形成透過此開口 209a連接於溝道體之中繼電極25，於其上隔著電容器絕緣 膜26形成第二閘極2〇(G2)。中繼電極25與第二閘極2〇只要 挾著電谷器絕緣膜26施以連續地成膜處理後，一體地成型 成為字線WL2即可。 形成第二閘極20之面利用矽氧化膜2 1〇等絕緣膜加以覆蓋 後施以平坦化處理，平坦化處理使用CMp(chemicai
Mechanical Polishing ;化學機械研磨法），其後，如圖⑽所 不，在平坦化處理後之矽氧化膜21〇之面黏貼第二矽基板 201 〇 其後，如圖3 1所示，研磨第一矽基板1〇 j，使其達到預定 之soi層之厚度為止，如此研磨後之第一矽基板ι〇ι即成為 圖9之矽層12。此時，因先埋入之矽氧化膜1〇3突出，因此 可利用作為在其次之第一閘極丨3形成工序中與已形成之第 二閘極20對正位置用之標記。 如圖32所示，在厚度調整後之矽基板1〇1埋入元件分離氧 化膜115後，隔著閘極絕緣膜丨6以連續方式，利用模型形成 第一閘極13(G1)以作為字線wli。元件分離氧化膜115在圖 I-------- -40- 本纸張尺度时標GX297公釐)- 525292 A7 B7 五、發明説明（37 ) - 中僅顯示有關位元線方向，但實際上在字線方向也以特定 間隔形成，而在每一記憶單元MC區域都形成由其他部分分 離之矽層12，再利用離子植入法形成汲極14及源極，其 後，如圖33所示，形成層間絕緣膜17，於其上形成位元線 18 ° 【對應實施形態四之製造工序】 圖34A及圖34B〜圖38A及圖38B係表示對應圖l〇A至圖 ioc所示實施形態四之單元陣列之製造工序對應於圖i〇b及 圖10C之圖。 如圖34A及圖34B所示，在矽基板1〇上形成氧化膜u，在 此氧化膜11上形成特定厚度之p型矽層12，在此p型矽層12 上形成例如矽氮化膜19與矽氧化膜3〇1所構成之疊層膜以作 為電容器絕緣膜。接著將此疊層膜之矽氧化膜3〇1形成沿著 字線方向連續之條帶狀模型，以此作為光罩蝕刻矽氮化膜 19及矽層12，使蝕刻範圍達到氧化膜j i，而後埋入元件分 離絕緣膜302，藉以將矽層12劃分成沿著位元線方向連續之 多數條帶狀模型之元件形成區域。 接著，如圖35A及圖35B所示，對預備埋入第一閘極13之 區域之矽氧化膜301與302及矽氮化膜19進行蝕刻而使p型矽 層12之電晶體形成區域之側面露出，此時，在字線方向鄰 接之P型矽層12之間，除去矽氧化膜3〇2，再對底層之氧化 膜11施以局部過分姓刻（over_etChing)。 而後如圖36A及圖36B所示，在矽層12之兩側面形成閘極 絕緣膜16後，利用多晶矽之堆積與蝕刻將第一閘極（G1)13 •41 - 本紙張尺度剌中國國家標準(CNS) A4規格( X撕公爱) 裝 訂 線 525292
埋入形成於各記憶單元MC區域之矽層12之間。 其次，如圖37A及圖37B所示，將共通連接第一閘極13而 構成字線WL之第二閘極20埋入在氧化膜301之間。第二閑 極20如前所述，係使用功函數大於第一閘極13之鉑等金屬 材料。為了抑制第一閘極13之多晶矽與第二閘極2〇之翻起 反應，亦可在第一閘極13堆積後，事先堆積防止反應用之 阻擋金屬（例如一氮化鈦或一氮化钽等），然後由氧化膜3〇1 上將離子植入矽層12，而在矽層12形成汲極14及源極15。 其次，如圖38A及圖38B所示，堆積層間絕緣膜17a，在此 開接觸孔，並形成將源極15共通連接於字線方向之固定電 位線23，然後，如圖log及圖1〇c所示，堆積層間絕緣膜工几 ’開設接觸孔，並形成連接汲極14之位元線18。 【對應實施形態五之單元陣列與製·造工序】 圖3 9A係表示圖11所示之DRAM單元之具體的單元陣列之 配線圖，圖39B係表示其A-A，線剖面圖，圖39C係表示其B-B*線剖面圖。第一閘極13與第二閘極2〇係利用相同材料形 成於柱狀矽部30之側面，此等閘極13、20係在一方向連續 地成型而成為第一字線WL1、第二字線WL2。 圖40A及圖40B〜圖44A及圖44B係使用對應於圖39B及圖 39C之剖面之製造工序之說明圖。如圖4〇a及圖4〇b所示， 在矽基板10事先全面形成構成源極15之η型層，在此n型層 上遙晶生長ρ型矽層400，在此種磊晶基板上依模型形成矽 氮化膜40 1之光罩，將矽層400蝕刻並對沿位元線方向連續 之條帶狀溝加工，於該溝中埋入元件分離氧化膜4〇2。 -42- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)
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525292 A7 _______ B7 五、發明説明（40 ) 應於圖39A至圖39C之圖。 在柱狀係部30之兩側經由閘極絕緣膜16、19形成第一閘 極（Gl)13與第二閘極（G2)20，此點與圖39A至圖39C相同。 但由於此等閘極13、20使用不同材料之關係，在鄰接於位 元線BL之記憶單元MC之間，第一閘極π及第二閘極20呈現 交互相反配置，此點與圖3 9A至圖3 9C不同。即第一字線 WL1與第二字線WL2係由不同工序所形成，且在柱狀石夕部 30之間交互配置各二條。 圖46A及圖46B〜圖53A及圖53B係使用對應於圖45B及圖 45C之剖面之製造工序之說明圖。如圖46A及圖46B所示， 在矽基板10事先全面形成構成源極15之η型層，在此n型層 上磊晶生長ρ型矽層400，在此種磊晶基板上依模型形成矽 氮化膜40 1之光罩，將矽層400蝕刻並對沿位元線方向連續 之條帶狀溝加工，於該溝中埋入元件分離氧化膜4〇2。 作為另外一個例子’亦可不使用磊晶生長法而利用將離 子植入通常之ρ型矽基板之方式，以形成構成源極15之11型 層。 然後，如圖47Α及圖47Β所示，將矽氮化膜4〇1變形成為也 向位元線方向分離之模型而使用此矽氮化膜4〇1作為光罩， 再度將已變成條帶狀之石夕層4 〇 〇進行敍刻，藉以使石夕層4 〇 〇 在位元線方向及子線方向分離，而留下依每一記憶單元 區域分離之柱狀矽部3〇。 接著，在元件分離膜402中，將埋入字線之區域之部分選 擇地蝕刻後，除去矽氮化膜401，如圖48A及圖48B所示， •44· 本纸張尺度適用中國國家標準(CNS) A4規格(21〇X 297公爱) 525292 A7 B7 五、發明説明（41 在柱狀石夕部3 0之周圍形成閘極絕緣膜丨6，並堆積多晶石夕膜 404。利用RIE(反應性離子蝕刻）對此多晶矽膜404進行蝕刻 ，而如圖49A及圖49B所示，形成連續之第一閘極13，以作 為字線WL1。即利用將多晶矽膜4〇4殘留在侧壁之技術進行 蝕刻而形成第一閘極13。 在此階段，連續地形成之第一閘極所構成之字線WL i被 形成於柱狀矽部30之兩側面。其後，如圖5〇a及圖5〇B所示 ’施行離子植入而在矽層30之上部形成η型汲極14，接著， 堆積碎氧化膜405後，對此叾夕氧化膜405施行平坦化處理而 使柱狀矽部30不致於露出。 其後’如圖51Α及圖51Β所示，在預期埋入第二閘極2〇之 區域，於石夕氧化膜405開設開口，除去由此開口露出之第一 閘極13及閘極氧化膜16，然後，如圖52Α及圖52Β所示，在 露出之柱狀矽部3 0之側面形成閘極氧化膜丨9，利用不同於 第一閘極13之材料堆積閘極材料膜406。 其次，如圖53A及圖53B所示，對此閘極材料膜4〇6進行蝕 刻，而形成由連續形成之第二閘極2〇所構成之第二字線 WL2。即利用將閘極材料膜406殘留在側壁之技術進行钱刻 而形成第二閘極20。其後，如圖45B及圖45C所示，經由層 間絕緣膜17形成位元線18。 【對應實施形態五之又一單元陣列】 圖54A係表示圖39A之實施形態之單元陣列中追加用來減 低電阻之分路配線之實施形態之配線圖。圖54B係表示其c_ C’線剖面圖，圖54C係表示其D-D’線剖面圖。即在形成與圖 -45- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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線 525292 A7 B7 五、發明説明（42 ) 39A至圖39C所說明同樣之單元陣列後，在位元線18上形成 層間絕緣膜409，於此層間絕緣膜409上形成分路配線500。 分路配線500在適當之位元線18間形成有貫通層間絕緣膜 409及17而達到第一及第二閘極13及20之接觸孔501，使其 經由此接觸孔501而接觸到閘極13及20。此時，為使接觸孔 501自動對準而形成於位元線18間，利用矽氮化膜408覆蓋 著位元線18。 形成此種分路配線500時，可縮小字線WL1、WL2之訊號 傳輸延遲時間。 另外，圖55A及圖55B係表示在圖54B及圖54C中使對字線 WL1(第一閘極13)與字線WL2(第二閘極20)之分路配線層或 配線材料互異之情形。此情形，首先在覆蓋位元線18之層 間絕緣膜502a形成對第一閘極13之接觸孔501，然後再形成 第一分路配線500a。 其次，堆積層間絕緣膜502b，於此層間絕緣膜502b開設 對第二閘極20之接觸孔，以形成第二分路配線500b。此時 ，為使所形成之第二分路配線500b與第一分路配線500a之 間不致於發生短路，利用矽氮化膜504覆蓋著第一分路配線 500a之周圍。 又，如圖45 A至圖45C所示，在用不同材料形成字線WL1 、WL2之單元陣列也可形成同樣之分路配線。此時，與閘 極材料同樣，如要使使用於對第一閘極13之分路配線與對 第二閘極20之分路配線之材料互不相同，則只要應用圖55A 及圖55B之分路配線構造即可。但此時由於第一字線WL1與 -46- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 玎
525292 A7 B7 五、發明説明（43 ) 第二字線WL2係被交互配置各2條，.故在分路配線方面，也 以各2條交互不同之材料形成分路配線。 【對應實施形態一之記憶單元模擬】 其次，說明圖3所示對應實施形態一之DRAM單元之二度 空間元件之模擬結果。圖61係表示器件參數，p型矽層（溝 道體）為厚tSi=50 nm，受體濃度NA=5 X 1018 / cm3，源極及 汲極擴散層之施體濃度ND=2 X 1019 / cm3。主閘極G1及輔 助閘極G2均為p型多晶石夕，閘長L=0.07 // m，主閘極G1側之 閘極氧化膜厚toxf、輔助閘極G2側之閘極氧化膜厚toxb均為 toxf=toxb=4 nm ° 圖62係表示寫入“ 0”與其後之讀出動作之模擬結果。寫 入時，VWL1=0〜2V之振幅施加至主閘極Gl，VWL2=-1.5 〜0V之振幅施加至輔助閘極G2，VBL=-1.5V施加至汲極（位 元線），在時刻t0-t5施行寫入，時刻t5保持資料（僅保持測試 點），其後施行讀出動作。圖62係表示此動作時溝道體之電 洞之模擬費密能階（Fermi level)。 如果電洞之模擬費密能階為溝道體之電位，則資料保持 時（時刻t5)之電位為-1.6V。 圖63係表示寫入“Γ時與其後之讀出動作之模擬結果。 寫入時，VWL1 = 0〜2V之振幅施加至主閘極Gl，VWL2 = -1.5〜0V之振幅電位施加至輔助閘極G2，VBL= 1.5 V施加至 汲極（位元線），此時，資料保持時（時刻t5)之溝道體電位為 -0.6V。 由以上之結果，可知資料“ 0”與“ Γ之溝道體電位差 -47- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 525292 A7
為IV ’顯然可利用此基板偏壓效應之臨限值差讀出資料。 0 與 1 之資料讀出時之汲極電流Ids與汲極電壓Vgs 之關係如圖64所示。“ i，，之臨限值為力^^ 6V， “〇，，之 臨限值為VthO=1.9V，故可得臨限值差為△▽比勺⑼瓜乂。 在以上之單元動作中，重要的是：“〇，，寫入時，如何能 夠在不破壞連接於選擇位元線（VBL=-15V)之非選擇單元（ 主閘極保持於〇v，輔助閘極保持於-1.5V)之“Γ資料之情 況下，使選擇單元之資料由“丨，，反轉成“ 〇,，。其條件在 於“Γ資料單元之溝道體電位在保持狀態必須等於或低於 寫入資料單元之溝道體電位。在上例中，“丨，，資料 單元之溝道體電位在保持狀態時為_〇 6V，相對地，‘‘ 〇，， 資料寫入時（時刻t4)之溝道體電位為-0.75V，雖僅有（0.15V) 之反轉空間，但卻可保持不發生資料破壞之程度。 使辅助閘極G2對主閘極以以]^^之補償值之狀態同步作振 幅變動之理由在於希望將各閘極與溝道體間之電容耦合量 增大至比僅使用主閘極G1時或將輔助閘極G2設定於固定電 位時為大，藉以改善溝道體對閘極之追隨性，使其下降至 不會破壞沿著選擇位元線之非選擇之“ i，，資料單元之溝道 體之位階。因此’可將主閘極G1之保持位階抑制於qv，將 字線振幅抑制於2 V。 為供參考起見，將輔助閘極G2設定於固定電位（VWL2=-1.5V) 時之寫入與“ Γ寫入之模擬結果分別對應於圖62、 圖63及圖64而顯示於圖65、圖66及圖67。主閘極G1設定於 VWL1=-2.5V〜2V之振幅。 -48- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525292 A7 I---~--— B7__ 五、發明説明（45 —~---- 依據此結果’將輔助閘極02設定於固定電位之情形，在 資=，如不將主閉極G1下降至⑽以下，則不能將 貞科之溝道體電位下降至_G.7V以下，因此，使輔助 閘極G2對主閘極⑴同步作振幅變動，顯然、對低電|化有效。 在此’係以主閘極G1、輔助閘極G2均使用p+型多晶矽之 情形加以說明，但亦可使用㈣多晶⑪，尤其僅主閘極⑺側 使用n+型多晶石夕，對更進一步之低電壓化更有助益。即主 閘極Gi使用n+型多晶料，主閘極⑴之電位可向負側移動 IV’使位元線在“〇”寫入時成為-15V，故閘極、汲極間 之最大電壓為2.5V。如能將“〇，，冑入時之位元線電位提高 至-IV，則施加至閘極絕緣膜之最大電壓為2〇v，故可達成 低電壓化之目的。 【實施形態六之單元陣列與製造工·序】 ， 圖3至圖0之實施形態一中，係將4F2之單元面積之單元陣 列加以簡單說明，茲再將其更具體化之實施形態六予以說 明如下。圖68 Α係表示實施形態六之單元陣列之配線圖，圖 68B係表示其I-Γ線剖面圖，圖68C係表示其ΙΜΓ剖面圖。 在此實施形態中，係利用二片矽基板601、701之黏合基 板製成雙閘極構造之MIS電晶體所構成之記憶單元陣列。在 第一矽基板601之表面，隔著矽氧化膜層之絕緣膜602形成 輔助閘極（G2)20，以作為向一方向連續之字線WL2。但輔 助閘極（G2)20之模型之形成係在全面形成閘極材料膜之狀 態下，黏合矽基板601後進行。分離此輔助閘極20的是絕緣 膜803 、 804 。 525292 A7
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AT B7 五、發明説明（47 ) 閘極絕緣膜19之面黏接在第一矽基板601之閘極材料膜603 之面，基板黏合後，在離子植入層703之位置剝離第二矽基 板701，如圖72所示，剩下厚度調整後之矽基板701，以作 為主動元件區域（參照^13]：1^1:£16〇1：1*011丨。51^1^15，\^〇1· 31，ρ· 1201，1995)。 其次，在矽基板701上形成元件分離絕緣膜，其情形如圖 73A與圖73B所示。圖73A為平面圖，圖73B為其ΙΙ-ΙΓ剖面圖 (對應於圖 68C之剖面）。即利用 STI(Shallow Trench Isolation ;淺溝槽隔離）法將元件分離絕緣膜704埋入至到閘極絕緣 膜19之位置，藉以將沿著位元線方向連續之多數條帶狀之 元件形成區域以特定間距排列在字線方向之狀態加以劃分。 在如此被元件分離之矽基板701上，如圖74所示，堆積矽 氧化膜等之絕緣膜801，而後如圖75所示，將絕緣膜80 1利 用模型形成，以作為偽閘極（偽字線），再以此作為光罩依次 對矽基板701、閘極絕緣膜19、閘極材料膜603進行蝕刻， 以形成分離溝802。此分離溝之蝕刻在絕緣膜602之中途停 止。因此，可將閘極材料膜603利用模型形成成為連續之輔 助閘極20，以作為字線WL2。 其後，如圖76所示，全面堆積薄的矽氮化模803後，如圖 77所示，將矽氧化膜804埋入分離溝802内。此可利用堆積 矽氧化模，並全面蝕刻方式獲得。被埋入之矽氧化膜804之 表面位置位於矽基板701之厚度之中途位置。 其後，如圖78所示，利用蝕刻除去被埋入之矽氧化膜804 -51 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 525292 A7 ____B7 五、發明説明（48 ) 上方之矽氮化膜803，而呈現使矽基板7〇 1之侧面露出於分 離溝802之狀態，在此狀態下，如圖79所示，使矽層8〇5在 分離溝802内施行蠢晶生長。石夕層805由石夕基板7〇 1之側面生 長結晶而具有良好的結晶性。石夕層805連續地形成於與字線 平行之方向，即與條帶狀之元件形成區域之長度方向成直 交之方向，並呈現被矽氮化膜807覆蓋之狀態。 又，矽層805係被使用作為源極及汲極之擴散層，並不一 定要屬於良質之結晶，例如也可將多晶矽層埋入使用。 其次，如圖80所示，蝕刻除去作為偽字線使用之矽氧化 膜801，而後如81所示，在矽層805之側面也形成矽氮化膜 後’除去石夕氧化膜801而在露出於底部之石夕基板7〇1之表面 形成矽氧化膜等所形成之閘極絕緣膜16，而後利用多晶石夕 膜等之閘極材料膜之堆積與蝕刻·，如圖82所示，將連續之 主閘極（Gl)13埋入形成於矽層805之間，以作為字線wu， 藉以將矽基板701上面之主閘極（G 1)13與下面之輔助閘極 (G2)20自動對準，而利用模型形成成為分別連續於與元件 形成區域之長度方向成直交之方向，以作為字線wu、 WL2。 其後，如圖83所示，全面地堆積矽氮化膜8〇9，並施行平 坦化處理，而後對此矽氮化膜809、807施行全面钱刻，直 到矽層805露出為止。圖84A係表示此狀態之平面圖，圖 84B係表示其M’剖面圖。因此，可在主閘極13之上面及側 面被矽氮化膜809、807覆蓋之狀態獲得矽層8〇5露出之狀態。 在此階段下，矽層805如圖84A所示，係在字線（主問^13 -52· 本纸張尺度適财g g家標準(CNS) A视格(210 X 297公董) 525292 A7 ____ B7 五、發明説明（49一) — ~-- 與輔助閘極20)之間隙連續成條帶狀。石夕層8〇5如前所述， 屬於汲極及源極擴散層區域，至少汲極擴散層必須在字線 方向被分離，因此利用STH[法，如圖85所示，在矽層8〇5中 形成汲極擴散層之區域埋入形成元件分離絕緣膜9〇5，元件 分離絕緣膜905係以與先前圖73 A所示之元件分離絕緣膜7〇4 相等間距地被埋入。 此後，植入η型雜質離子而如圖86所示，形成n型汲極、 源極擴散層14、15，使其達到矽層8〇5底部之矽氧化膜8〇4 之深度。汲極擴散層丨4在字線方向形成分散狀態，而源極 擴散層15則在子線方向連續地形成而成為共通源極線。但 上述元件分離絕緣膜905也可同樣形成於源極擴散層15之區 域，使源極擴散層15也與汲極擴散層14同樣地在字線方向 形成分散狀態。 其次，如圖87所示，堆積矽氧化膜等層間絕緣膜9〇(^， 而後利用微影照相與蝕刻，如圖88所示，在層間絕緣膜 900a對應於源極擴散層15之位置開設沿字線方向連續之條 帶狀之配線溝901。接著，利用多晶矽膜之堆積與蝕刻，如 圖89所示，將源極配線902埋入形成於配線溝9〇1，利用此 源極配線902，在源極擴散層15形成連續狀態時，可謀求其 低電阻化，在形成分散狀態時，可將此等共通連接。 此後，再度如圖90所示，堆積矽氧化膜等層間絕緣臈 900b，而如圖91所示，利用雙道金屬鑲嵌（Dual Damascen^ 法，形成位元線之埋入用溝與接觸孔9〇3後，如圖68B所示 ，埋入位元線1 8。 本紙張尺度適财S S家標半(CNS) A4規格(21〇X297公爱) -53- 525292 五 、發明説明（5〇 ) 口以上所述，依據本實施形態，可利用黏合所構成之則 土板且在被自動對準之狀態下，以模型形成鳩$電晶體之 上下之主閘極13與辅助閘極2〇，作為字線和、和。如 將予線WL1、WL2與位元線BL以最小加工尺寸？之寬度與間 ，形成時，如圖68A之一點短劃線所示，可獲得补2之單位 單元面積之單元陣列。且因主閑極i 3之上面及側面被石夕氣 化膜809、807所覆蓋，埋入於層間絕緣膜_之源極配線 9〇2可自動對準於被石夕氮化膜所覆蓋之主閘_而接觸到源 極擴散層15。位元線的接觸也同樣可自動對準於主閑極13 ，故可獲得具有微細電晶體構造之高可靠性之DRAM單元 陣列。 士圖68B所示，在本實施形態中，源極配線未被保護 膜所覆蓋，主閘極13被矽氮化膜8〇9、8〇7所覆蓋，故在層 間、、’邑緣膜形成位元線接觸孔時，可利用矽氧化膜所構成之 層間絕緣膜與矽氮化膜之蝕刻選擇比，使位元線接觸孔自 動對準於主閘極13。但接觸孔開得太大時，有可能因對準 的偏差而引起位元線與源極配線9〇2之短路，為防止此現象 ，最好也在源極配線902覆蓋矽氮化膜等保護膜。 圖92係表示符合此種理想構造之對應於圖68B之圖。源極 配線902之上面與側面被矽氮化膜9〇5所覆蓋，為具體地獲 得此構造’只要採用下列方法，以取代圖87至圖89所示之 源極配線902之埋入法即可。即在圖86之狀態下，堆積多晶 矽膜與矽氮化膜之疊層膜，利用模型形成此疊層膜以形成 源極配線902。接著，在源極配線902之側壁形成矽氮化膜 本紙張尺度適财@ @家標準(CNS) A4規格(纟1〇 X 297公爱） 裝 訂 線 -54- 五、發明説明（51 ，藉此被矽氮化膜所覆蓋而可獲得源極配線902。 圖92係表示與上述實施形態不同之位元線形成卫序 即堆積層間絕緣膜900，於此形成位元線接觸&，而後埋 入形成多晶碎等所構成之接觸塞_，然後形成位元線Μ。 如此，利用矽氮化膜905覆蓋源極配線9〇2時，在接觸塞 906之埋入工序中，即使位元線接觸孔之位置稍有 可防止與源極配線9〇2間之短路，因此，可增大位元線接觸 孔而使位7G線18確實地以低電阻接觸於汲極擴散層。 【上述實施形態之變形例】 前面所述之實施形態，其DRAM單元係利用n溝道型MIS 電晶體所構成，但亦可使用P溝道型Mis電晶體加以構成。 例如對應於圖3而將使用p溝道型％18電晶體之情形之單元構 造予以顯示時，即如圖56所示。ρ·型矽層12之部分變成^型 矽層12a，在此η型矽層12a形成？型之汲極擴散層與源極 擴散層15a。同樣地將對應於圖8、圖9、圖1〇B及圖i〇c、'圖 11之p溝道型dram單元構造予以顯示時，即分別如圖57、 圖58、圖59A與圖59B、圖60A所示。 使用P溝道型DRAM單元時之寫入 '讀出等之電位關係只 要以連接源極之固定電位線為基準電位而採用與n型溝道時 相反之電位即可。對應於上述圖7A及圖7]8將具體的電壓波 形之一例予以顯示時，即成圖6〇]B及圖6〇(：。 即如圖60B所示，利用相同材料形成第一字線wu、第二 字線WL2時，在寫入“1”資料之際，將低於基準電位vss 之電位VWL1L施加至被選擇之第一字線WL1，而將比此電 525292 A7 B7 五、發明説明（52 ) 位VWL1L高之電位VWL2L(在圖例中為高於基準電位VSS之 正電位）施加被選擇之第二字線WL2。另外，將低於基準電 位VSS之電位VBLL施加至被選擇之位元線BL。因此，在被 選擇之記憶單元MC中，可利用5極管動作產生碰撞電離現 象，將多數作為載子之電子蓄積於溝道體。 保持資料時，將高於基準電位VSS之正電位VWL1H施加 至第一字線WL1，而將比此電位VWL1H更高之電位VWL2H 施加至第二字線WL2，藉以保持過剩電子蓄積於溝道體之 狀態之“Γ資料。 在寫入“ 〇”資料時，分別將與寫入“ 1 ”資料之際相同 之電位VWL1L及VWL2L施加至被選擇之第一字線WL1、第 二字線WL2，而將高於基準電位VSS之正電位VBLH施加至 被選擇之位元線B L。因此，在被選擇之記憶單元M C中，汲 , 極接合區成順偏壓，溝道體之電子被排出至汲極而寫入溝 道體電位處於高狀態之“〇”資料。 另一方面，圖60C係表示第一閘極13與第二閘極20使用功 函數不同之材料而將相同電位施加至此等第一閘極13與第 二閘極20之情形。如圖60C所示，寫入“1”資料之際，將 低於基準電位VSS之負電位VWLL施加至被選擇之第一及第 二字線WL1及WL2，而也將低於基準電位VSS之電位VBLL 施加至被選擇之位元線BL。因此，在被選擇之記憶單元MC 中，可利用5極管動作產生碰撞電離現象，將電子蓄積於溝 道體。 保持資料時，將高於基準電位VSS之正電位VWLH施加至 -56- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 525292 A7 B7 五 、發明説明（53 ) 第一字線WL1及第二字線WL2，藉以保持過剩電子蓄積於 溝道體之狀態之“Γ資料。 在寫入“ 0”資料時，將與寫入“ 1”資料時相同之電位 VWLL施加至被選擇之第一字線WL1及第二字線WL2，而將 高於基準電位VSS之正電位VBLH施加至被選擇之位元線BL 。因此，在被選擇之記憶單元MC中，汲極接合區成順偏壓 ，溝道體之電子被排出至汲極而寫入溝道體電位處於高狀 態之“0”資料。 -57- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

Claims (1)

  1. ’其特徵在於包含構成多數記憶 其各MIS電晶體含有： 一種半導體記憶體裝置 單元之多數MIS電晶體， 半導體層； 源極區域，其係形成於前述半導體層者； 沒極區域’其係形成於前述半導體層而與前述源極區 域保持分離’且前述源極區域與前述閘極區域之間之前 述半導體層構成浮動狀態之溝道體者； 主閘極，其係設於前述源極區域與前述沒極區域之間 ’在前述溝道體形成溝道者； 輔助閘極’其係為了利用電容麵合控制前述溝道體之 電位而與前述主閘極個別地被設置，且與前述主閘極同 步地被驅動者， .前述MIS電晶體包含··第一資料狀態，其係將前述溝 道體設定於第一電位者；第二資料狀態’其係將前述溝 道體設定於第二電位之者。 2·如申請專利範圍第1項之半導體記憶體裝置，其中利用 使前述MIS電晶體施行5極管動作，並在汲極接合區附近 引起碰撞電離現象，藉以寫入前述第一資料狀態， 利用來自前述主閘極之電容耦合將順方向偏壓電流通 至被供給特定電流之前述溝道體與前述汲極之間，藉以 寫入刖述第二資料狀態者。 3·如申請專利範圍第1項之半導體記憶體裝置，其中前述 半導體層係經由絕緣模形成於半導體基板上，前述主閘 極與輔助閘極係以相對向方式配置於前述半導體層之上 -58- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
    * 叫确
    4. 6. 如申請專利範圍第3項之半導體記憶體裝置 各MIS電晶體進一步包 ^則述 極， π匕3連接於則述溝道體之中繼用電 j过輔助閘極係以朝向前述中繼 在與前述中繼用電極之間構成電容器者。方“成’而 m專利範圍第4項之半導體記憶體裝置，其中前述 主=極係設於前述半導體基板與前述半導體層之間， 月述辅助閘極與前述中繼用電極係挾著前述半 而設於與前述主閘極相反之側者。 曰 如申請專利範圍第4項之半導體記憶體袭置，其中前述 辅助閘極與前述中繼用電㈣設於前述半導 述半導體層之間， · 前述主閘極係挾著前述半導體層而設於與前述辅助閘 極及前述中繼用電極相反之側者。 7·如申請專利範圍第1項之半導體記憶體裝置，其中前述 半導體層係經由絕緣膜而形成於半導體基板上， 前述主閘極係以朝向前述半導體層之前述溝道體之兩 側面方式成對被配置， 刚述輔助閘極係形成於前述半導體層之上面，且與前 述成對之則述主閘極保持電性連接者。 8·如申凊專利範圍第1項之半導體記憶體裝置，其中前述 半導體層係形成於半導體基板上之柱狀半導體部， 在刖述柱狀半導體部之上部形成前述汲極區域， -59- 本纸張尺度適用中國國豕標準(CNS) A4規格(210X297公董） 9. 申凊專利範園 柱狀半！體部之下部形成前述源極區域， 月卜極與前述輔助閘極方 述柱狀半導體部之兩側面者。㈣Μ式配置於别 其中前述 利範圍第8項之半導體記憶體裝置 :極與前述輔助閘極係以相同材料形成者。 其中前述 瓜如申請專利範圍第8項之半導體記憶體裝置 主閘極與前述輔助閘極係以不同材料形成者。 其中前述 1L如申請專利範圍第8項之半導體記憶體裝置，I MIS電晶體被配置成矩陣狀而構成記憶單元陣列二 排列於第-方向之前述MIS電晶體之主㈣ 形成而構成第一字線， 被連續地 排列於前述第一方向之前述MIS電晶 連續地形成而構成第二字線，· 自助閘極被 覆：前述第一字線及前述第二字線之層間絕緣膜， 在月^層間絕緣膜上沿著前述第一方向形成第一丄 配線，前述第一分路配線接觸於前述第_字線，刀 在前述層間絕緣膜上沿著前述第一方向形 配線，前述第二分路配線接觸於前述第二字線者一/刀路 12. 如中請專利^圍第叫之半導體記憶體裝置，其 第-分路配線與前述第二分路配線係以相同材料形則述 13. 如申請專利範圍第n項之半導體記憶體裝置。 第-分路配線與前述第二分路配線係以不同材料形前述 14. 如申請專利範圍第1項之半導體記憶體裝置，其 主閘極與前述輔助閘極係以相同材料形 中刚述 驭而以不同電位 -60- 525292 、申請專利範園 被同步驅動者。 15.如申請專利範圍第14項之半導體記憶體裝置，立中含有： _列解碼H，其係可解碼被輸人之列位址訊號而輸出顯 不該列位址訊號是否-致之解碼結果訊號，前述解碼結 果訊號依據其解碼結果’可為第一控制電位或高於此第 一控制電位之第二控制電位者； 第-輸出電路，其係可被輸入前述解碼結果訊號，而 依據此解碼結果訊號所示之解碼結果，將低於前述第- 控制電位之第三控制電位或高於前述第二控制電位之第 四控制電位輸出至前述主閘極者； 第一輸出電路，其係可被輸入前述解碼結果訊號，而 依據此解碼結果訊號所示之解碼結果，將低於前述第三 控制電位之第五控制電位或低於前述第四控制電位之第 六控制電位輸出至前述輔助閘極者。 16·如申凊專利範圍第15項之半導體記憶體裝置，其中前述 ΜΙ=晶體係被配置成矩陣狀而構成記憶單元陣列， 前述記憶單元陣列含有沿著第一方向被形成之第一字 線、與沿著前述第一方向而以與前述第一字線成對方 被形成之第二字線， 二 排列於第一方向之前述MIS電晶體之主閘極分別連 於一條前述第一字線， 排列於前述第一方向之前述MIS電晶體之輔助閘極分 別連接於一條前述第二字線， 在前述記憶單元陣列之一方側設有奇數號之成對之前 -61 本紙張尺歧财關公釐) 525292 τ、申請專利範圍 述第一子線及第二玄餘m 出料、與前述前述第—輪 述他方側設有偶數號之成對之前 出電路、與則述第二輸出電_ ^ 輪 申明專利靶圍第15項之半導體記憶體裝置，其中 解碼器係對前述第-輸出電路與前述第二輸出電路個 別地設置者。 别出電路個 如申明專利範圍第17項之半導體記憶體裝置，其 係被配置成矩陣狀而構成記憶單元陣列，、 則述記憶單元陣列含有沿著第一方向被形成之第 線1沿著前述第-方向而以與前述第—字線成對方式 被形成之第二字線， _ 排列於第一方向之前述MIS電晶體之主閘極分別連接 於一條前述第一字線， 排列於前述第一方向之前述MIS電晶體之輔助閘極分 別連接於一條前述第二字線， 在削述记憶單元陣列之一方側設有前述第一字線用之 月J述歹】解瑪器、前述第一輸出電路、與前述第二輸出電 路， 在刚述€憶單元陣列之他方側設有前述第二字線用之 刖述列解碼器、前述第一輸出電路、與前述第二輸出電 路者。 19.如申請專利範圍第1項之半導體記憶體裝置，其中前述 -62- 本紙張尺度適财§ S家標準(CN^T4規格(^297公爱）
    申請專利範
    閘極與輔助閘極係以功函蠢 電位被驅動者。.w數不冋之材料形成而以相同 2〇·如申請專利範圍第19項之半導體記憶體裝置，其中含有： :馬益其係可解碼被輪入之列位址訊號而輸出顯 ΓΓ址訊號是否一致之解碼結果訊號，前述解瑪結 :訊號依據其解碼結果’可為第—控制電位或高於此第 控制電位之第二控制電位者； =出電路’其係可被輸入前述解碼結果訊號，而依據 解碼結果訊號所示之解碼結果，將低於前述第一控制 電位之第三控制電位或高於前述第二控制電位之第四控 制電位輸出至前述主閘極及前㈣助閉極者。 儿如中請專利範圍第2〇項之半導體記憶體裝置，其中 ΜI =晶體係被配置成矩陣狀而.構成記憶單元陣列， 前述記憶單元陣列含有沿著第一方向被形成之第 線、與沿著前述卜方向而以與前述第―字 被形成之第二字線， ％ 排列於第一方向之前述MIS電晶體之主閑極分 於一條前述第一字線， 排列於前述第-方向之前述MIS電晶體之輔助閑極分 別連接於一條前述第二字線， 在前述記憶單元陣列之一方側設有前述第一及第二一 線用之前述列解碼器、前述輸出電路者。 一子 22.如申請專利範圍第2〇項之半導體記憶體裝置，其中前述 MIS電晶體係、被配置成矩陣狀而構成記憶單元陣列，月J -63- 月’J述記憶單元陣列含有沿著第-方向被形成之第一字 :、與沿者前述第一方向而以與前述第一字線成對方式 被形成之第二字線， 排列於第一方向之前述MIS電晶體之主閘極分別連接 於一條前述第一字線， 排列於前述第一方向之前述ΜIS電晶體之辅助閘極分 別連接於一條前述第二字線， 刖 2前述，憶單元陣列之一方側設有奇數號之成對之 述第一及第二字線用之前述列解碼器與輸出電路， 前 、〔在别述記憶單元陣列之他方侧設有偶數號之成對之 述第一及第二字線用之前述列解碼器與輸出電路者。 如申請專利範圍第^之半導體記憶體裝置，其中 MIS電晶體係屬於η溝道型而多數個被排列成矩陣狀，排 列於第:方向之MIS電晶體之汲極區域連接於位元線， 排列於第二方向之MIS電晶體之主閘極連接於第一字線 ’排於前述第二方向之廳電晶體之輔助閘極連接於 位 第二字線，前述MIS電晶體之源極區域連接於固定電、 線而構成記憶單元陣列， 向 字 擇 於 第 之 資料寫入時，以前述固定電位線作為基準電位，將 於前述基準電位之第一控制電位施加至被選擇之第一 線，將低於前述基準電位之第二控制電位施加至非選 之第一字線，對應於第一及第二資料狀態，分別將高 前述基準電位《第三控制電位&低於前述基準電位Z 四控制電位施加至位元線，將低於前述第一控制電位 525292 A8 B8
    裝
    525292 A8 B8 C8
    本紙張尺奴财卵雜 525292 A8 B8
    將第一半導體基板黏合於前述絕緣膜上 將別述第-半導體基板研磨成特定厚度 工序， 之工序； 之半導體層之 將元件分離用之元件分離絕緣膜形成於 體基板之工序； 前述第一半導 經由第—閘極絕緣膜，將與前述輔助閑極相對向之主 閘極形成於前述半導體層上之工序； 及以則述主閘極作為光罩，將雜質離子植入前述半導 體層以形成源極區域及汲極區域之工序者。 28· -種半^記憶體裝置之製造方法，其特徵在於包含： "’二由第閘極絕緣膜將主閘極形成於第一半導體基板 上之工序； 形成覆蓋前述主閘極而被平垣化處理之第一絕緣膜之 工序； ' 將第二半導體基板黏合於前述第一絕緣膜上之工序； 將則述第一半導體基板研磨成特定厚度之半導體層之 工序； 將元件分離用之元件分離絕緣膜形成於前述第一半導 體基板之工序； 將第二絕緣膜形成於前述半導體層上之工序； 在前述第二絕緣膜開設可達前述半導體層之開口，經 由此開口形成與前述半導體層連接之中繼電極之工序； 經由第二絕緣膜將辅助閘極形成於前述中繼電極上之 工序； -67- 本紙張尺度適用中國國家標準(CNS) Α4規格(21〇χ297公釐）
    裝 η •線
    、及以前述辅助閘極作為光罩，.將雜質離子植入前述半 導體層，以形成源極區域及汲極區域之工序者。 29· 一種半導體記憶體裝置之製造方法，其特徵在於包含： 將第一閘極絕緣膜形成於第一半導體基板上之工序； 在前述第一絕緣膜開設可達前述第一半導體基板之開 口，經由此開口形成與前述第一半導體基板連接之中繼 電極之工序； 、、’!由第一絕緣膜將輔助閘極形成於前述中繼電極上之 工序； 形成覆蓋前述輔助閘極而被平坦化處理之第二絕緣膜 之工序； 將第二半導體基板黏合於前述第二絕緣膜上之工序； 將刖述第一半導體基板研磨成特定厚度之半導體層之 工序； 將兀件分離用之元件分離絕緣膜形成於前述第一半導 體基板之工序； 經由第二絕緣膜將主閘極形成於前述半導體層上之工 序； 及以前述主閘極作為光罩’將雜質離子植入前述半導 體層’以形成源極區域及汲極區域之工序者。 3〇· —種半導體記憶體裝置之製造方法，其特徵在於包含： 經由第一閘極絕緣膜將半導體層形成於半導體基板上 之工序； 將元件分離絕緣膜埋入前述半導體層，以便在第一方 -68- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
    裝 六、申請專利範圍 向劃分7L件被分離之元件形成區域之工序； 之閉極絕緣膜將與前述半導體層之側面相對向 之主閘極埋入前述元件分離絕緣膜之工序； 狀:閉極絕緣膜，以與前述主閘極保持電性連接 半i❹相=函數異於前述主閘極之材料，將與前述 -曰，向之輔助閘極形成於前述半導體層之上 之工序； 31 導=前述_祕作為光罩，㈣質離子植人前述半 導體層’以形成源極區域及汲極區域之工序者。 一種半導體記憶體裝置之製造方法，其特徵在於包含： :由第一閘極絕緣膜，將閘極材料膜形成於第 體基板上之工序； 导 經由第-閘極絕緣膜，將第二半導 閘極材料訂之工序； 峰接於則返 =述第二半導體基板形成元件分離絕緣膜， 成條讀連續於第-方向之元件形成區域之工序； 將第二絕緣膜堆積於㈣前述元件形成 =板上：並將其以模型形成作為連續於與前ΐ;亡 ° 乂又之第一方向之偽閘極之工序； 以前述制極作為光罩而依：欠_前述第二 二前述第一閘極絕緣膜及前述閘極材料膜，而以連二 二:::::序之，式’形成由前述閘極材料膜所構成 將第三絕緣膜埋入前述偽閘極之間隙直到前述第二半 -69- 本紙張尺度適財竿(CNS) Α4規格(210X297公釐) 525292 申請專利範圍 導體基板厚度方向之中途之工序； 將半導體層形成於前述偽閘極之㈣之前 膜上而使側面接觸前述第二半導體基板之玉序；— 在：士前述偽閉極後露出之前述第二半導體基板之表 面形成刖述第二閘極絕緣膜之工序； 將與前述輔助閘極平行而連續之主閘極埋 體層之間隙部之工序； 卞$ 將雜質離子植入前述半導體声， 極區域之工序； +導體曰^成源極區域及汲 形成接觸於前述源極區域而向前述第二方向連續之源 極配線之工序； 絕 續 及形成覆蓋前述源極配線之層間絕緣骐，在此層間 緣膜上形成接觸於前述丨及極區域而向前述— 之位元線者。 -70-
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