CN103545312B - 具有串联的双nmos的集成电路及制备方法 - Google Patents
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Abstract
本发明涉及一种具有串联的双NMOS的集成电路，包括：至少一个第一NMOS，置于晶圆第一面，具有第一栅极和第一源极；至少一个第二NMOS，置于晶圆第二面，具有第二栅极和第二源极；所述至少一个第一NMOS和至少一个第二NMOS在与晶圆表面垂直的纵向上共用N-型半导体衬底的N-区域，所述至少一个第一NMOS的栅极和至少一个第二NMOS的源极的位置彼此对应，所述至少一个第一NMOS的源极和至少一个第二NMOS的栅极的位置彼此对应。本发明实现了导通电阻相等的情况下，晶片面积更小，易于采用更小的封装，使芯片面积更小。
Description
技术领域
本发明涉及集成电路，具体涉及到一种具有串联的双NMOS的集成电路及制备方法。
背景技术
一些应用中需要串联的两个NMOS来分别禁止两个方向的电流。例如：一种常见应用是锂电池保护电路。图1A是现有技术中串联的双NMOS结构图。图1A中，左边为第一NMOS，右边为第二NMOS，这两个NMOS为串联连接。对于第一NMOS，其源端为S1，耐高压端为Mid，栅极为G1。对于第二NMOS，其源端为S2，耐高压端为Mid，栅极为G2。图1B为图1A的等效电路图。在图1B中，在同一个晶片上，第一NMOS和第二NMOS各占一半的面积，这样实现相同导通电阻的情况，所需晶片面积较大。电池保护等应用中，为了进一步使封装小型化，希望晶片面积越小越好，这样易于采用更小的封装，从而芯片面积更小，对于有限的电池空间中，可以放置更多的电芯材料，有助于增大电池容量。
发明内容
本发明的目的是提供一种串联的双NMOS集成电路及制备方法。
为实现上述目的，本发明提供的串联的双NMOS集成电路及制备方法，实现了在相同导通电阻的情况下，采用更小的封装，使芯片面积更小。
第一方面，本发明提供了一种具有串联的双NMOS集成电路，包括：
至少一个第一NMOS，置于晶圆第一面，具有第一栅极和第一源极；
至少一个第二NMOS，置于晶圆第二面，具有第二栅极和第二源极；
所述至少一个第一NMOS和至少一个第二NMOS在与晶圆表面垂直的纵向上共用N-型半导体衬底的N-区域，所述至少一个第一NMOS的栅极和至少一个第二NMOS的源极的位置彼此对应，所述至少一个第一NMOS的源极和至少一个第二NMOS的栅极的位置彼此对应。
优选地，该集成电路中至少一个第一NMOS的第一栅极和第一源极在晶圆第一面交替设置，所述至少一个第二NMOS的第二栅极和第二源极在晶片第二面交替设置。
优选地，该集成电路中至少一个第一NMOS的第一栅极和至少一个第二NMOS的第二栅极由晶圆内部刻蚀深槽，在所述深槽内淀积填充多晶硅材料形成,至少有一个第一NMOS的第一栅极的末端部分延伸入相邻的两个第二NMOS的第二栅极之间的空间内，至少有一个第二NMOS的第二栅极的末端部分延伸入相邻的两个第一NMOS的第一栅极之间的空间内。
优选地，该集成电路的N-区域是通过在N-型半导体衬底的两个表面注入预定深度的P-而形成，N-型半导体衬底的两个表面分别对应于所述晶圆的第一面和所述晶圆的第二面,形成所述第一栅极和第二栅极的深槽穿过所述N-区域。
优选地,多个串联的双NMOS集成电路构成电池保护电路的用于对充电回路和放电回路进行导通和切断控制的开关组合电路。
第二方面，本发明提供了一种串联的双NMOS制备方法，包括：
对N-型半导体衬底第一面注入P-，形成第一P-阱区；对所述N-型半导体衬底第二面注入P-，形成第二P-阱区；在第一P-阱区和第二P-阱区之间形成有N-区域；
从所述晶圆第一面向晶圆内部刻蚀出深槽，所述深槽贯穿所述N-区域，在所述深槽内壁形成第一栅极氧化层，在深槽内淀积填充多晶硅材料，形成第一栅极；从所述晶圆第二面向晶圆内部刻蚀出深槽，所述深槽贯穿所述N-区域，在所述深槽内壁形成第二栅极氧化层，在沟槽内淀积填充多晶硅材料，形成第二栅极；所述第一栅极和第二栅极错位设置;
对N-型半导体衬底第一面依次进行N+注入和P+注入，构成第一源极；对N-型半导体衬底第二面进行N+注入和P+注入，构成第二源极；所述第一栅极和第二源极的位置彼此对应，所述第一源极和栅极的位置彼此对应；第一源极和第一栅极构成第一NMOS，第二源极和第二栅极构成第二NMOS；
形成N+和P+的接触孔，淀积金属，形成电气连接。
优选地，在晶片第一面交替设置至少一个第一NMOS的第一栅极和第一源极，在晶片第二面交替设置所述至少一个第二NMOS的第二栅极和第二源极。
优选地，形成的至少一个所述第一NMOS的第一栅极的末端部分延伸入相邻的两个第二NMOS的第二栅极之间的空间内，形成的至少一个所述第二NMOS的第二栅极的末端部分延伸入相邻的两个第一NMOS的第一栅极之间的空间内。
优选地，形成第一NMOS的第一栅极和第二NMOS的第二栅极的深槽穿过所述N-区域；其中，晶圆的第一面和晶圆的第二面分别对应于所述N-型半导体衬底的第一面和第二面。
优选地，多个串联的双NMOS集成电路构成电池保护电路开关组合电路，所述开关组合电路用于对充电回路和放电回路进行导通和切断控制。
本发明实现了导通电阻相等的情况下，晶片面积更小，在导通电阻相等的情况下，易于采用更小的封装，使芯片面积更小。
附图说明
图1A为本发明现有技术中串联的双NMOS结构图；
图1B为图1A的等效电路图；
图2为本发明实施例中串联的双NMOS结构图；
图3为本发明实施例中双NMOS制备方法流程图；
图4为本发明实施例中双NMOS制备方法中形成上P-阱区的截面图；
图5为本发明实施例中双NMOS制备方法中形成下P-阱区的截面图；
图6为本发明实施例中双NMOS制备方法中从第一面刻蚀深槽的截面图；
图7为本发明实施例中双NMOS制备方法中从第二面刻蚀深槽的截面图；
图8为本发明实施例中双NMOS制备方法中对衬底第一面注入N+和P+的截面图；
图9为本发明实施例中双NMOS制备方法中对衬底第二面注入N+和P+的截面图。
具体实施方式
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
图2为本发明实施例中串联的双NMOS结构图。在图2中，将第一NMOS和第二NMOS分别放置于晶片的第一面和第二面（即上下两面），并采用栅极错位放置的方式，第一面的第一NMOS栅极在垂直晶片表面方向上对应于第二面的第二NMOS的源极区域，第二面的第二NMOS栅极在垂直晶片表面方向上对应于第一面的第一NMOS的源极区域。这样有利于减小晶片面积，实现导通电阻相同的情况下，晶片面积更小。
可选地，至少一个第一NMOS的第一栅极和第一源极在晶圆第一面交替设置，至少一个第二NMOS的第二栅极和第二源极在晶片第二面交替设置。
可选地，至少一个第一NMOS的第一栅极和至少一个第二NMOS的第二栅极由晶圆内部刻蚀深槽，在深槽内淀积填充多晶硅材料形成,至少有一个第一NMOS的第一栅极的末端部分延伸入相邻的两个第二NMOS的第二栅极之间的空间内，至少有一个第二NMOS的第二栅极的末端部分延伸入相邻的两个第一NMOS的第一栅极之间的空间内。
可选地，N-区域是通过在N-型半导体衬底的两个表面注入预定深度的P-而形成，N-型半导体衬底的两个表面分别对应于所述晶圆的第一面和所述晶圆的第二面，形成第一栅极和第二栅极的深槽穿过所述N-区域。N-区域厚度越小，则最终串联NMOS的阻抗越低。
可选地，多个串联的双NMOS集成电路构成电池保护电路的用于对充电回路和放电回路进行导通和切断控制的开关组合电路。
其中，N+为重掺杂的N型区域，其掺杂浓度远高于N-区域。P+为重掺杂的P型区域，其掺杂浓度远高于P-区域。P-为浅掺杂的P型区域，N-为浅掺杂的P型区域。图2中，栅极为斜线填充区域。栅极周围为栅氧区域，一般为二氧化硅。
下面结合图3-图9对串联的双NMOS的制备方法做进一步的描述。
图3为本发明实施例中双NMOS制备方法流程图。
步骤101，对N-型半导体衬底第一面注入P-，形成第一P-阱区；对N-型半导体衬底第二面注入P-，形成第二P-阱区;在第一P-阱区和第二P-阱区之间形成有N-区域。
对N-型半导体衬底上部形成第一P-阱区。其形成的P-阱区截面图如图4双NMOS制备方法中形成上P-阱区的截面图所示。
对N-型半导体衬底下部形成第一P-阱区。其形成的P-阱区截面图如图5双NMOS制备方法中形成下P-阱区的截面图所示。完成N-型半导体衬底第一面和第二面注入P-后，N-区域厚度越小，则最终串联NMOS的阻抗越低。
需要说明的是，对N-型半导体衬底的第一面和第二面注入P-的顺序可以互换，或者也可同时进行。
步骤102，从所述晶圆第一面向晶圆内部刻蚀出深槽，所述深槽贯穿所述N-区域，在所述深槽内壁形成第一栅极氧化层，在深槽内淀积填充多晶硅材料，形成第一栅极；从所述晶圆第二面向晶圆内部刻蚀出深槽，所述深槽贯穿所述N-区域，在所述深槽内壁形成第二栅极氧化层，在沟槽内淀积填充多晶硅材料，形成第二栅极；。
利用深槽工艺(Trench Techonology)从第一面向晶圆内部刻蚀出深槽，然后在深槽内壁通过干法氧化，形成氧化层，即栅极氧化层，在沟槽内淀积填充多晶硅材料，形成栅极，如图6中双NMOS制备方法中从第一面刻蚀深槽的截面图所示。
利用深槽工艺从第二面向晶圆内部刻蚀出深槽，然后在深槽内壁通过干法氧化，形成氧化层，即第二栅极氧化层，再次在沟槽内淀积填充多晶硅材料，形成栅极。完成后如图7中双NMOS制备方法中从第二面刻蚀深槽的截面图所示，其中斜线填充区域表示第一栅极和第二栅极。
需要说明的是，步骤从晶圆的第一面和第二面向晶圆内部刻蚀深槽的次序可以互换，或者也可以同时进行。
步骤103，对N-型半导体衬底第一面依次进行N+注入和P+注入，构成第一源极；对N-型半导体衬底第二面进行N+注入和P+注入，构成第二源极；所述第一栅极和第二源极的位置彼此对应，所述第一源极和栅极的位置彼此对应；第一源极和第一栅极构成第一NMOS，第二源极和第二栅极构成第二NMOS。
对N-型半导体衬底第一面面依次进行N+注入和P+注入，既可以先进行N+注入，也可以先进行P+注入。完成后如图8中双NMOS制备方法中对衬底第一面注入N+和P+的截面图所示。
对N-型半导体衬底第二面依次进行N+注入和P+注入，既可以先进行N+注入，也可以先进行P+注入。完成后如图9中双NMOS制备方法中对衬底第二面注入N+和P+的截面图所示。
需要说明的是，对N-型半导体衬底的第一面和第二面的注入，可以互换或者也可同时进行。
步骤104，形成N+和P+的接触孔，淀积金属，形成电气连接。
到此为止，基本器件结构已经形成。根据常规工艺，后面可以进行后道工艺，形成N+和P+的接触孔，淀积金属，形成电气连接。
可选地，在晶片第一面交替设置至少一个第一NMOS的第一栅极和第一源极，在晶片第二面交替设置所述至少一个第二NMOS的第二栅极和第二源极。
可选地，形成的至少一个所述第一NMOS的第一栅极的末端部分延伸入相邻的两个第二NMOS的第二栅极之间的空间内，形成的至少一个所述第二NMOS的第二栅极的末端部分延伸入相邻的两个第一NMOS的第一栅极之间的空间内。
可选地，形成第一NMOS的第一栅极和第二NMOS的第二栅极的深槽穿过所述N-区域；其中，晶圆的第一面和晶圆的第二面分别对应于所述N-型半导体衬底的第一面和第二面。
可选地，多个串联的双NMOS集成电路构成电池保护电路开关组合电路，所述开关组合电路用于对充电回路和放电回路进行导通和切断控制。
综上，本发明中第一NMOS和至少一个第二NMOS在同一晶片上下交叉设置，减少了晶片面积，实现了导通电阻相同的情况下，晶片面积更小。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种具有串联的双NMOS的集成电路，其特征在于,所述集成电路包括：
至少一个第一NMOS，置于晶圆第一面，具有第一栅极和第一源极；
至少一个第二NMOS，置于晶圆第二面，具有第二栅极和第二源极；
所述至少一个第一NMOS和至少一个第二NMOS在与晶圆表面垂直的纵向上共用N-型半导体衬底的N-区域，所述至少一个第一NMOS的栅极和至少一个第二NMOS的源极的位置彼此对应，所述至少一个第一NMOS的源极和至少一个第二NMOS的栅极的位置彼此对应；
其中，所述至少一个第一NMOS的第一栅极和至少一个第二NMOS的第二栅极由晶圆内部刻蚀深槽，在深槽内淀积填充多晶硅材料形成,至少有一个第一NMOS的第一栅极的末端部分延伸入相邻的两个第二NMOS的第二栅极之间的空间内，至少有一个第二NMOS的第二栅极的末端部分延伸入相邻的两个第一NMOS的第一栅极之间的空间内。
2.如权利要求1所述的具有串联的双NMOS的集成电路，其特征在于,所述至少一个第一NMOS的第一栅极和第一源极在晶圆第一面交替设置，所述至少一个第二NMOS的第二栅极和第二源极在晶片第二面交替设置。
3.如权利要求1所述的串联的双NMOS集成电路，其特征在于,所述N-区域是通过在N-型半导体衬底的两个表面注入预定深度的P-而形成，N-型半导体衬底的两个表面分别对应于所述晶圆的第一面和所述晶圆的第二面，形成所述第一栅极和第二栅极的深槽穿过所述N-区域。
4.如权利要求1-3任一项所述的串联的双NMOS集成电路，其特征在于,多个串联的双NMOS集成电路构成电池保护电路的用于对充电回路和放电回路进行导通和切断控制的开关组合电路。
5.一种串联的双NMOS制备方法，其特征在于，所述制备方法包括：
对N-型半导体衬底第一面注入P-，形成第一P-阱区；对所述N-型半导体衬底第二面注入P-，形成第二P-阱区；在第一P-阱区和第二P-阱区之间形成有N-区域；
从晶圆第一面向晶圆内部刻蚀出深槽，所述深槽贯穿所述N-区域，在所述深槽内壁形成第一栅极氧化层，在深槽内淀积填充多晶硅材料，形成第一栅极；从晶圆第二面向晶圆内部刻蚀出深槽，所述深槽贯穿所述N-区域，在所述深槽内壁形成第二栅极氧化层，在沟槽内淀积填充多晶硅材料，形成第二栅极；
对N-型半导体衬底第一面依次进行N+注入和P+注入，构成第一源极；对N-型半导体衬底第二面进行N+注入和P+注入，构成第二源极；所述第一栅极和第二源极的位置彼此对应，所述第一源极和第二栅极的位置彼此对应；第一源极和第一栅极构成第一NMOS，第二源极和第二栅极构成第二NMOS；
形成N+和P+的接触孔，淀积金属，形成电气连接。
6.如权利要求5所述的串联的双NMOS制备方法，其特征在于，在晶片第一面交替设置至少一个第一NMOS的第一栅极和第一源极，在晶片第二面交替设置所述至少一个第二NMOS的第二栅极和第二源极。
7.如权利要求5所述的串联的双NMOS制备方法，其特征在于，形成的至少一个所述第一NMOS的第一栅极的末端部分延伸入相邻的两个第二NMOS的第二栅极之间的空间内，形成的至少一个所述第二NMOS的第二栅极的末端部分延伸入相邻的两个第一NMOS的第一栅极之间的空间内。
8.如权利要求5所述的串联的双NMOS制备方法，其特征在于，所述形成第一NMOS的第一栅极和第二NMOS的第二栅极的深槽穿过所述N-区域；其中，晶圆的第一面和晶圆的第二面分别对应于所述N-型半导体衬底的第一面和第二面。
9.如权利要求5所述的串联的双NMOS制备方法，其特征在于，多个串联的双NMOS集成电路构成电池保护电路开关组合电路，所述开关组合电路用于对充电回路和放电回路进行导通和切断控制。
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