CN104425628B - 半导体功率元件及其半导体结构 - Google Patents
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Abstract
一种半导体功率元件及其半导体结构，该半导体功率元件的半导体结构包括基材、绝缘层、及源极导电层。基材自其顶面蚀刻形成有第一沟槽，而顶面位于第一沟槽两旁的部位定义为两个顶接触面。绝缘层填充于部分第一沟槽，且第一沟槽未填充绝缘层的部位，其两内侧壁未接触于绝缘层且分别定义为两个侧接触面。源极导电层埋设于绝缘层中。其中，两个顶接触面与两个侧接触面用以与金属层连接，以形成半导体功率元件的肖特基位障界面。藉此，本发明的半导体结构能通过形成侧接触面以增加肖特基位障界面的面积，进而利于缩小半导体功率元件的尺寸。
Description
技术领域
本发明涉及一种半导体元件，且特别涉及一种半导体功率元件及其半导体结构。
背景技术
由于结势垒肖特基（junction barrier Schottky，JBS）构造在电流过大时，易使其顺向偏压（Vf）上升且产生本体二极管效应（body diode effect），进而影响效果。因此，半导体功率元件开始采用沟槽式金属氧化物半导体势垒肖特基（trench MOS barrierSchotty，TMBS）结构，以便避免产生本体二极管效应，进而具有较稳定的效果。
然而，惯用沟槽式金属氧化物半导体势垒肖特基构造的肖特基位障界面通常仅位于磊晶层顶面，使得在必须具有特定面积的肖特基位障界面的前提下，惯用的沟槽式金属氧化物半导体势垒肖特基构造所需占用的体积比例将过大。于是，本发明人有感上述缺陷的可改善，乃特潜心研究并配合学理的运用，终于提出一种设计合理且有效改善上述缺陷的本发明。
发明内容
本发明实施例在于提供一种半导体功率元件及其半导体结构，其相较于采用已知沟槽式金属氧化物半导体势垒肖特基构造的半导体功率元件来说，能进一步缩小半导体功率元件的尺寸。
本发明实施例提供一种半导体功率元件，其特征在于，包括：一半导体结构，定义有一屏蔽栅极区块以及一位于该屏蔽栅极区块旁的沟槽式金属氧化物半导体势垒肖特基（TMBS）区块，该半导体结构包含：一基材，其具有一顶面，且该基材位于该沟槽式金属氧化物半导体势垒肖特基区块内的部位自该顶面蚀刻形成有一第一沟槽，而该顶面位于该沟槽式金属氧化物半导体势垒肖特基区块内，且在该第一沟槽两旁的部位定义为两个顶接触面；一绝缘层，其填充于部分该第一沟槽，且该第一沟槽未填充该绝缘层的部位，其两个内侧壁未接触于该绝缘层且分别定义为两个侧接触面；及一源极导电层，其埋设于该绝缘层中；以及一金属层，其一体地覆盖于该半导体结构的屏蔽栅极区块与沟槽式金属氧化物半导体势垒肖特基区块上，且该金属层连接该两个顶接触面与该两个侧接触面，以使该两个顶接触面与该两个侧接触面形成该半导体功率元件的肖特基位障界面（Schottky barrierinterface）。
优选地，该基材位于该沟槽式金属氧化物半导体势垒肖特基区块内的部位自该顶面蚀刻形成有两个第二沟槽，该两个第二沟槽分别位于该第一沟槽的两侧，且该绝缘层填充于部分的每一第二沟槽，而每一第二沟槽未填充该绝缘层的部位，其邻近该第一沟槽的内侧壁未接触于该绝缘层且定义为一延伸接触面，该金属层连接该两个延伸接触面，以使该两个顶接触面、该两个侧接触面、及该两个延伸接触面形成该半导体功率元件的肖特基位障界面。
本发明实施例另外提供一种半导体功率元件的半导体结构，其特征在于，该半导体结构上覆盖有一金属层，且该半导体结构包括：一基材，其具有一顶面，且该基材自该顶面蚀刻形成有一第一沟槽，而该顶面位于该第一沟槽两旁的部位定义为两个顶接触面；一绝缘层，其填充于部分该第一沟槽，且该第一沟槽未填充该绝缘层的部位，其两个内侧壁未接触于该绝缘层且分别定义为两个侧接触面；以及一源极导电层，其埋设于该绝缘层中；其中，该两个顶接触面与该两个侧接触面用以连接于一金属层，以使该两个顶接触面与该两个侧接触面形成该半导体功率元件的肖特基位障界面。
综上所述，本发明实施例所提供的半导体功率元件及其半导体结构，其能通过基材形成与金属层接触的侧接触面，以提升半导体功率元件的肖特基位障界面的面积，进而利于缩小半导体功率元件的尺寸。
为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是这些说明与附图仅用来说明本发明，而非对本发明的权利要求范围作任何的限制。
附图说明
图1为本发明半导体功率元件的制造方法的步骤S110剖视示意图。
图2为本发明半导体功率元件的制造方法的步骤S120剖视示意图。
图3为本发明半导体功率元件的制造方法的步骤S130剖视示意图。
图4为本发明半导体功率元件的制造方法的步骤S140剖视示意图。
图5为本发明半导体功率元件的制造方法的步骤S150剖视图。
图6为本发明半导体功率元件的制造方法的步骤S160剖视示意图。
图7为本发明半导体功率元件的制造方法的步骤S150’剖视示意图。
图8为本发明半导体功率元件的制造方法的步骤S160’剖视示意图。
【符号说明】
100半导体功率元件
1半导体结构
11基材
111基底
112磊晶层
1121沟槽
1122第一沟槽
1123第二沟槽
1124接触塞沟槽
1125栅极沟槽
1126顶接触面
1127侧接触面
1128延伸接触面
113基体掺杂区
114源极/漏极区
12绝缘层
13源极导电层
14栅极导电层
15第一接触塞
16第二接触塞
2光阻层
21开口
3金属层
4钝化层
A沟槽式金属氧化物半导体势垒肖特基区块
B屏蔽栅极区块
B1终端区域
B2晶胞区域
具体实施方式
请参阅图1至图8，其为本发明的一实施例，需先说明的是，本实施例对应图示所提及的相关数量，仅用以具体地说明本实施例的实施方式，以便于了解其内容，而非用以局限本发明的权利要求范围。
本实施例提供一种半导体功率元件100，下述将先说明半导体功率元件100的制造方法，而为便于理解，本实施例以半导体功率元件100的一单元区域为例，并搭配各步骤的剖视图作一说明。其中，在参阅每一步骤所对应的图示时，并请根据需要一并参考其他步骤的图示。而有关半导体功率元件100的制造方法的步骤大致说明如下：
步骤S110：如图1所示，蚀刻一基材11的顶面以形成多个沟槽1121，并在这些沟槽1121内沉积绝缘材料以形成一绝缘层12，使这些沟槽1121的下半部位填充上述绝缘层12，且将一源极导电层13埋置于上述绝缘层12内。
其中，所述基材11包括一基底111及形成于基底111上的一磊晶层112。在本实施例中，所述基底111为N+型掺杂，而磊晶层112为N-型掺杂。所述绝缘层12的材质可以是氧硅化合物或其他介电材质所构成，而源极导电层13的材质可以是掺杂多晶硅（doped poly-silicon），但不受限于此。
再者，所述基材11能大致界定出一屏蔽栅极（shielding gate）区块B及一位于屏蔽栅极区块B旁的沟槽式金属氧化物半导体势垒肖特基（trench MOS barrier Schotty，TMBS）区块A，上述屏蔽栅极区块B包含有一晶胞区域B2与一终端区域B1，且晶胞区域B2位于终端区域B1与沟槽式金属氧化物半导体势垒肖特基区块A之间。
其中，这些沟槽1121根据不同区块与区域而区分定义如下：位于沟槽式金属氧化物半导体势垒肖特基区块A的沟槽1121定义为一第一沟槽1122及位于第一沟槽1122两侧的两个第二沟槽1123；位于终端区域B1的沟槽1121定义为一接触塞沟槽1124；位于晶胞区域B2的沟槽1121定义为两个栅极沟槽1125。
更详细地说，在源极导电层13上方的绝缘层12部位是使用低温氧化沉积（lowtemperature oxide deposition，LTO deposition），直至沉积厚度达到预定值。其中，该绝缘层12部位达到预定值后，则足以避免晶胞区域B2内的源极导电层13及后述所形成的栅极导电层14之间产生短路。
补充说明一点，上述沟槽1121是以剖面图角度来针对基材11内的不同部位沟槽1121进行说明，若从整体来看，这些沟槽1121可能是相互连通的构造或是相互分离的构造，但在这并不加以限制。再者，源极导电层13也可能是相连通的构造或是相互分离的构造。
步骤S120：如图2所示，沉积绝缘材料以使所述绝缘层12延伸覆盖于磊晶层112裸露于外的表面，并将一栅极导电层14埋置于晶胞区域B2内的栅极沟槽1125，且上述栅极导电层14的顶面裸露于绝缘层12之外。其中，栅极导电层14的材质可以是掺杂多晶硅，但不受限于此。
步骤S130：如图3所示，自晶胞区域B2内的磊晶层112顶面实施一离子布植工艺，以使晶胞区域B2内的磊晶层112的顶部形成为一基体掺杂区113；随后，在上述基体掺杂区113顶面实施另一离子布植工艺，以使所述基体掺杂区113的顶部形成为一源极/漏极区（S/D）114。
其中，基体掺杂区113大致位于栅极导电层14外侧。而基体掺杂区113的深度不超出栅极导电层14的深度。更详细地说，位于栅极导电层14周围的基体掺杂区113部位，其大致对应于栅极沟槽1125的上半部区域。再者，所述基体掺杂区113的导电型态相异于上述基底111，也就是说，本实施例的基体掺杂区113为P型掺杂。源极/漏极区114抵接于晶胞区域B2的栅极沟槽1125顶部外缘，而源极/漏极区114相对于相邻的磊晶层112通过基体掺杂区113而隔开。
步骤S140：如图4所示，沉积绝缘材料以使所述绝缘层12填满这些沟槽1121并将栅极导电层14埋置于其内；随后，在终端区域B1的接触塞沟槽1124形成有一第一接触塞15，且第一接触塞15穿过相对应的绝缘层12部位，第一接触塞15的一端连接于其所埋置的该绝缘层12部位内的源极导电层13，而另一端则裸露于绝缘层12之外；并于晶胞区域B2形成有三个第二接触塞16，每一第二接触塞16穿过绝缘层12并延伸抵接于源极/漏极区114与基体掺杂区113，而每一第二接触塞16远离基体掺杂区113的一端裸露于绝缘层12之外。
步骤S150：如图5所示，形成一光阻层2以覆盖于上述绝缘层12及第一与第二接触塞15、16裸露于绝缘层12之外的表面，且光阻层2形成对应于第一沟槽1122及位于第一沟槽1122旁的磊晶层112部位的一开口21；随后，通过上述开口21以干式蚀刻（dry etch）方式移除开口21所对应的绝缘层12部位，以使所述第一沟槽1122的上半部的两个内侧壁与位于第一沟槽1122旁的磊晶层112顶面裸露于外。
其中，上述裸露于外的第一沟槽1122上半部的两个内侧壁分别定义为两个侧接触面1127，而裸露于外的磊晶层112顶面大致位于第一沟槽1122的两侧，其分别定义为两个顶接触面1126。进一步地说，所述两个侧接触面1127分别大致垂直地连接于上述两个顶接触面1126。
步骤S160：如图6所示，移除光阻层2，并形成有一金属层3以覆盖于绝缘层12上并连接于第一与第二接触塞15、16裸露于绝缘层12之外的表面、两个顶接触面1126、及两个侧接触面1127；随后，在金属层3上形成一钝化层4。
实施以上所述的步骤S110至步骤S160后，即能完成如图6所示的半导体功率元件100，但在实际应用时，各步骤不排除以合理的变化形式替代。举例来说，如图7和图8所示，图7为步骤S150的变化步骤S150’，且步骤S150’相当于将步骤S150的干式蚀刻以湿式蚀刻取代，图8为步骤S160的变化步骤S160’，相关说明如下。
步骤S150’：如图7所示，在形成光阻层2之后，通过上述开口21以湿式蚀刻（wetetch）方式移除开口21所对应的绝缘层12部位，并于同时因侧向蚀刻而移除部分位于第二沟槽1123中的部分绝缘层12。
其中，相较于步骤S150，本步骤S150’中的每一第二沟槽1123未填充绝缘层12的部位，其邻近第一沟槽1122的内侧壁，未接触于绝缘层12且定义为一延伸接触面1128。换言之，本步骤S150’中，所述两个顶接触面1126、两个侧接触面1127、及两个延伸接触面1128因湿式蚀刻而裸露于外。
步骤S160’：如图8所示，移除光阻层2，随后形成一金属层3以覆盖于绝缘层12上并连接于所述第一与第二接触塞15、16裸露于绝缘层12之外的表面、两个顶接触面1126、两个侧接触面1127、及两个延伸接触面1128；接着，在金属层3上形成一钝化层4。
以上为半导体功率元件100的制造方法的相关步骤说明，需强调的是，上述各步骤是以剖面图角度来进行描述，在符合上述各步骤的前提下，不排除以各种设计布局实施本发明的可能。换言之，若通过俯视来看，本实施例的半导体功率元件100可以有不同的设计布局型态。
接着，下述将针对图6和图8所示的半导体功率元件100作一结构技术特征的说明。其中，由于许多构造已在上述制造方法中提及，因此，部分相同之处则不再复述。
请参阅图6所示，其为一种半导体功率元件100，包括一半导体结构1、一金属层3、及一钝化层4。其中，所述金属层3一体地覆盖于所述半导体结构1之上，而钝化层4则覆盖于金属层3上。
所述半导体结构1定义有一屏蔽栅极区块B以及一位于屏蔽栅极区块B旁的沟槽式金属氧化物半导体势垒肖特基区块A。且上述屏蔽栅极区块B包含有一晶胞区域B2与一终端区域B1，且晶胞区域B2位于终端区域B1与沟槽式金属氧化物半导体势垒肖特基区块A之间。
再者，所述半导体结构1包含一基材11、一绝缘层12、一源极导电层13、一栅极导电层14、一第一接触塞15、以及三个第二接触塞16。
所述基材11位于沟槽式金属氧化物半导体势垒肖特基区块A内的部位自其顶面蚀刻形成有一第一沟槽1122及分别位于第一沟槽1122相反两侧的两个第二沟槽1123，基材11位于终端区域B1内的部位自其顶面蚀刻形成有一接触塞沟槽1124，基材11位于晶胞区域B2内的部位自其顶面蚀刻形成有两个栅极沟槽1125。
其中，上述第一沟槽1122、第二沟槽1123、接触塞沟槽1124、与栅极沟槽1125对应于半导体结构1的深度均大致相同。并且上述基材11顶面位于沟槽式金属氧化物半导体势垒肖特基区块A内且未被蚀刻的部位，其大致位于第一沟槽1122的两侧且分别定义为两个顶接触面1126。
所述绝缘层12填充于部分第一沟槽1122并且填满第二沟槽1123、接触塞沟槽1124、与栅极沟槽1125，且所述绝缘层12覆盖于基材11上。更进一步地说，绝缘层12在半导体结构1的屏蔽栅极区块B与沟槽式金属氧化物半导体势垒肖特基区块A上大致呈一体相连的构造。
其中，第一沟槽1122未填充绝缘层12的部位，其两个内侧壁未与绝缘层12接触且分别定义为两个侧接触面1127。上述两个侧接触面1127分别大致垂直于两顶接触面1126，且两个侧接触面1127的总面积在本实施例中大致等于两个顶接触面1126的总面积，但不排除其他实施可能。举例来说，所述两个侧接触面1127的总面积也可大于两个顶接触面1126的总面积。
所述源极导电层13埋设于绝缘层12中且大致位于第一沟槽1122、第二沟槽1123、接触塞沟槽1124、与栅极沟槽1125的下半部。并且源极导电层13位于第一沟槽1122、第二沟槽1123、接触塞沟槽1124、与栅极沟槽1125的各部位的深度与位置均大致相同。
所述栅极导电层14埋设于栅极沟槽1125内的绝缘层12部位且大致位于栅极沟槽1125的上半部，也就是，栅极沟槽1125内的栅极导电层14与源极导电层13呈上下间隔排列设置。
所述第一接触塞15埋设于接触塞沟槽1124内的绝缘层12部位，且第一接触塞15一端（底端）连接于其所埋置的绝缘层12部位内的源极导电层13，第一接触塞15另一端（顶端）则与绝缘层12表面齐平。
所述第二接触塞16位于晶胞区域B2，且第二接触塞16埋置于晶胞区域B2内的绝缘层12部位并延伸至基材11，上述第二接触塞16远离基材11的一端（顶端）与绝缘层12表面齐平。其中，所述第二接触塞16埋置于基材11的部位大致位于栅极导电层14顶部的相反两侧（如图6中的左侧与右侧），且每一第二接触塞16的长度小于第一接触塞15的长度。
所述金属层3一体地覆盖于半导体结构1的屏蔽栅极区块B与沟槽式金属氧化物半导体势垒肖特基区块A上。金属层3连接两个顶接触面1126、两个侧接触面1127、第一接触塞15的顶端、及第二接触塞16的顶端，藉以使所述两个顶接触面1126与两个侧接触面1127形成半导体功率元件100的肖特基位障界面。也就是说，本发明的半导体功率元件100通过形成侧接触面1127以增加肖特基位障界面的面积，进而利于缩小半导体功率元件100的尺寸。
更详细地说，若图6所示的半导体功率元件100的沟槽式金属氧化物半导体势垒肖特基区块A内的沟槽数量等同于已知沟槽式金属氧化物半导体势垒肖特基构造中的沟槽1121数量时，图6所示的半导体功率元件100的肖特基位障界面的面积将是已知沟槽式金属氧化物半导体势垒肖特基构造的肖特基位障界面面积的两倍。
换个角度来看，当图6所示的半导体功率元件100的肖特基位障界面的面积等同于已知沟槽式金属氧化物半导体势垒肖特基构造的肖特基位障界面的面积时，图6所示的半导体功率元件100的沟槽式金属氧化物半导体势垒肖特基区块A内的沟槽1121数量将是已知沟槽式金属氧化物半导体势垒肖特基构造中沟槽数量的一半。也就是说，图6所示的半导体功率元件100的沟槽式金属氧化物半导体势垒肖特基区块A相较于已知来说，能大致缩小50%的尺寸。
请参阅图8所示，其与图6所示的构造大致相同，两者相同之处则不再复述，而差异处主要在于金属层3与沟槽式金属氧化物半导体势垒肖特基区块A内的基材11接触面积不同，具体说明如下。
所述绝缘层12填充于部分的每一第二沟槽1123，而每一第二沟槽1123未填充绝缘层12的部位，其邻近第一沟槽1122的内侧壁未接触于绝缘层12且定义为一延伸接触面1128。其中，上述两个延伸接触面1128大致分别垂直于两个顶接触面1126，而每一延伸接触面1128与其相邻的侧接触面1127大致连接于相对应的顶接触面1126的相反两个侧缘。
再者，所述两个延伸接触面1128的总面积在本实施例中大致等于两个顶接触面1126的总面积，但不排除其他实施可能。举例来说，所述两个延伸接触面1128的总面积也可大于两个顶接触面1126的总面积。
所述金属层3连接于上述两个顶接触面1126、两个侧接触面1127、及两个延伸接触面1128，以使两个顶接触面1126、两个侧接触面1127、及两个延伸接触面1128形成半导体功率元件100的肖特基位障界面。也就是说，本发明的半导体功率元件100通过形成侧接触面1127与延伸接触面1128以增加肖特基位障界面的面积，进而利于进一步缩小半导体功率元件100的尺寸。
更详细地说，若图8所示的半导体功率元件100的沟槽式金属氧化物半导体势垒肖特基区块A内的沟槽1121数量等同于已知沟槽式金属氧化物半导体势垒肖特基构造中的沟槽数量时，图8所示的半导体功率元件100的肖特基位障界面的面积将是已知沟槽式金属氧化物半导体势垒肖特基构造的肖特基位障界面面积的三倍。
换个角度来看，当图8所示的半导体功率元件100的肖特基位障界面的面积等同于已知沟槽式金属氧化物半导体势垒肖特基构造的肖特基位障界面的面积时，图8所示的半导体功率元件10的沟槽式金属氧化物半导体势垒肖特基区块A内的沟槽1121数量将是已知沟槽式金属氧化物半导体势垒肖特基构造中沟槽数量的三分之一。也就是，图8所示的半导体功率元件100的沟槽式金属氧化物半导体势垒肖特基区块A相较于已知来说，能大致缩小66%的尺寸。
补充说明一点，上述图6和图8所示的半导体功率元件100的沟槽式金属氧化物半导体势垒肖特基区块A所能缩小的比例，其可依据设计者的需求而加以调整侧接触面1127与延伸接触面1128的面积，并不局限于本实施例所述的比例。
此外，上述半导体结构1的沟槽式金属氧化物半导体势垒肖特基区块A除了与屏蔽栅极区块B相整合之外，沟槽式金属氧化物半导体势垒肖特基区块A不排除与其他构造相整合。但就制造上来说，沟槽式金属氧化物半导体势垒肖特基区块A与屏蔽栅极区块B整合后的半导体结构1能具有较为简化的生产流程。
[本发明实施例的可能效果]
综上所述，本发明实施例所提供的半导体功率元件能在沟槽式金属氧化物半导体势垒肖特基区块中，通过基材形成接触于金属层的侧接触面（与延伸接触面），藉以提升半导体功率元件的肖特基位障界面的面积，进而利于缩小半导体功率元件的尺寸。
以上所述仅为本发明的优选可行实施例，其并非用以局限本发明的专利范围，凡根据本发明申请专利范围所做的均等变化与修饰，均应属本发明的涵盖范围。
Claims (9)
1.一种半导体功率元件，其特征在于，所述半导体功率元件包括：
一半导体结构，定义有一屏蔽栅极区块以及一位于所述屏蔽栅极区块附近的沟槽式金属氧化物半导体势垒肖特基区块，所述半导体结构包含：
一基材，具有一顶面，且所述基材的位于所述沟槽式金属氧化物半导体势垒肖特基区块内的部位自所述顶面蚀刻形成有一第一沟槽，而位于所述沟槽式金属氧化物半导体势垒肖特基区块内且在所述第一沟槽两侧的所述顶面的部位定义为两个顶接触面；
一绝缘层，填充于所述第一沟槽的一部分，且所述第一沟槽的未填充所述绝缘层的部位的两个内侧壁未与所述绝缘层接触且分别定义为两个侧接触面；及
一源极导电层，埋设于所述绝缘层中；以及
一金属层，一体地覆盖于所述半导体结构的屏蔽栅极区块与所述沟槽式金属氧化物半导体势垒肖特基区块上，且所述金属层连接所述两个顶接触面与所述两个侧接触面，以使所述两个顶接触面与所述两个侧接触面形成所述半导体功率元件的肖特基位障界面；
其中，所述屏蔽栅极区块包含有一晶胞区域与一终端区域，且所述晶胞区域位于所述终端区域与所述沟槽式金属氧化物半导体势垒肖特基区块之间，所述基材的位于所述终端区域内的部位蚀刻形成有一接触塞沟槽，所述绝缘层填充于所述接触塞沟槽；所述半导体结构包含一第一接触塞，所述第一接触塞埋设于所述接触塞沟槽内的绝缘层的部位，且所述第一接触塞的一端连接于所述第一接触塞所埋置的所述绝缘层的部位内的源极导电层，所述第一接触塞的另一端则连接于所述金属层。
2.根据权利要求1所述的半导体功率元件，其特征在于，所述两个侧接触面分别垂直于所述两个顶接触面，且所述两个侧接触面的总面积大于或等于所述两个顶接触面的总面积。
3.根据权利要求1所述的半导体功率元件，其特征在于，所述基材的位于所述晶胞区域内的部位蚀刻形成有一栅极沟槽，所述绝缘层填充于所述栅极沟槽且覆盖于所述基材上；所述半导体结构具有一栅极导电层与两个第二接触塞，所述栅极导电层埋设于所述栅极沟槽内的绝缘层的部位，所述栅极沟槽内的所述栅极导电层与所述源极导电层呈上下间隔排列的设置，且所述栅极导电层相较于所述源极导电层更为接近所述金属层，所述两个第二接触塞位于所述晶胞区域，且所述两个第二接触塞间隔地埋设于所述绝缘层并延伸至所述基材，所述两个第二接触塞的远离所述基材的一端分别连接于所述金属层，所述两个第二接触塞的埋设于所述基材的部位位于所述栅极导电层的相反两侧。
4.根据权利要求3所述的半导体功率元件，其特征在于，所述第一沟槽、所述接触塞沟槽、及所述栅极沟槽的对应于所述半导体结构的深度均相同。
5.根据权利要求3所述的半导体功率元件，其特征在于，所述源极导电层的位于所述第一沟槽、所述接触塞沟槽、及所述栅极沟槽的各部位的深度与位置均相同。
6.根据权利要求1至5中任一项所述的半导体功率元件，其特征在于，所述基材的位于所述沟槽式金属氧化物半导体势垒肖特基区块内的部位自所述顶面蚀刻形成有两个第二沟槽，所述两个第二沟槽分别位于所述第一沟槽的两侧，且所述绝缘层填充于每一个所述第二沟槽的一部分，而每一个所述第二沟槽的未填充所述绝缘层的部位的邻近所述第一沟槽的内侧壁未与所述绝缘层接触且定义为一延伸接触面，所述金属层连接所述延伸接触面，以使所述两个顶接触面、所述两个侧接触面、及所述延伸接触面形成所述半导体功率元件的肖特基位障界面。
7.根据权利要求6所述的半导体功率元件，其特征在于，所述延伸接触面分别垂直于所述两个顶接触面，且所述延伸接触面的总面积大于或等于所述两个顶接触面的总面积。
8.一种半导体功率元件的半导体结构，其特征在于，所述半导体结构上覆盖有一金属层，且所述半导体结构定义有一屏蔽栅极区块以及一位于所述屏蔽栅极区块附近的沟槽式金属氧化物半导体势垒肖特基区块，所述屏蔽栅极区块包含有一终端区域以及位于所述终端区域与所述沟槽式金属氧化物半导体势垒肖特基区块之间的一晶胞区域，所述半导体结构包括：
一基材，具有一顶面，且所述基材自所述顶面蚀刻形成有一第一沟槽，而位于所述第一沟槽两侧的所述顶面的部位定义为两个顶接触面；
一绝缘层，填充于所述第一沟槽的一部分，且所述第一沟槽的未填充所述绝缘层的部位的两个内侧壁未与所述绝缘层接触且分别定义为两个侧接触面；以及
一源极导电层，埋设于所述绝缘层中；
其中，所述两个顶接触面与所述两个侧接触面用以与所述金属层连接，以使所述两个顶接触面与所述两个侧接触面形成所述半导体功率元件的肖特基位障界面；
其中，所述基材的位于所述终端区域内的部位蚀刻形成有一接触塞沟槽，所述绝缘层填充于所述接触塞沟槽；所述半导体结构包含一第一接触塞，所述第一接触塞埋设于所述接触塞沟槽内的绝缘层的部位，且所述第一接触塞的一端连接于所述第一接触塞所埋置的所述绝缘层的部位内的源极导电层，所述第一接触塞的另一端则连接于所述金属层。
9.根据权利要求8所述的半导体功率元件的半导体结构，其特征在于，所述基材自所述顶面蚀刻形成有两个第二沟槽，所述两个第二沟槽分别位于所述第一沟槽的两侧，且所述绝缘层填充于每一个所述第二沟槽的一部分，而每一个所述第二沟槽的未填充所述绝缘层的部位的邻近所述第一沟槽的内侧壁未与所述绝缘层接触且定义为一延伸接触面，所述延伸接触面用以与所述金属层连接，以使所述两个顶接触面、所述两个侧接触面、及所述延伸接触面形成所述半导体功率元件的肖特基位障界面。
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