CN107403839A - 适用于深沟槽的功率半导体器件结构及制造方法 - Google Patents
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Abstract
本发明涉及一种适用于深沟槽的功率半导体器件结构及制造方法，其特征在于：在半导体器件的截面上，终端保护区的第一导电类型漂移区表面设有第二导电类型第二阱区，第二导电类型第二阱区内设有若干个第二类型沟槽，且第二类型沟槽内的中心区填充有第二类导电体以及位于第二类导电体外圈的第二类介质体，第二类导电体与所在第二类型沟槽外靠近终端过渡区一侧的第二导电类型第二阱区电连接，终端过渡区内的第一类型沟槽与终端保护区内的第二类型沟槽的下方均设有第二导电类型第三阱区；本发明结构能有效提高器件的耐高压特性，且制作工艺与现有半导体工艺兼容，适应范围广，节省了生产成本。
Description
技术领域
本发明涉及一种功率半导体器件及制造方法，尤其是一种适用于深沟槽的功率半导体器件及制造方法，属于半导体器件的制造技术领域。
背景技术
监管机构与终端客户对DC-DC电源效率的要求越来越高，功率半导体器件新的设计要求更低的导通阻抗，同时不能影响非钳位感性开关（UIS）能力或者是不增加开关损耗。
DC-DC电源设计人员一直面临着提高效率和功率密度的挑战，导通阻抗（Rds-on）和栅极电荷（Qg）是功率半导体器件的两个关键参数，一般总是一个减小则另一个增大，故功率MOSFET设计人员必须考虑到二者之间的权衡，而功率MOSFET技术的不断进步帮助他们得以缓解这一矛盾。屏蔽栅功率MOSFET属于深沟槽功率器件的一种，可以做到减小导通阻抗，却不影响栅极电荷。这种技术让电源设计人员能够把效率和功率密度提高到一个新的水平。
深沟槽功率半导体器件中的屏蔽栅功率MOSFET的漂移区掺杂浓度较高，有较低的电阻率，使其通态电阻（导通阻抗（Rds-on））较小，但这一优势在某些方面会变成劣势。首先，沟槽耗尽产生的横向电场从器件的有源区向终端区过渡时变得不规则，降低了器件的可靠性；其次，由于终端保护区的电场分布是纵向的，使得终端保护区的击穿电比有源区低很多。因此，深沟槽器件的终端设计相比一般功率器件难度大幅度增加。
发明内容
本发明的目的是克服现有技术中存在的不足，提出了一种适用于深沟槽功率器件的半导体结构及其制造方法，通过在终端过渡区和终端保护区设置第一类沟槽、第二类沟槽及第二导电类型第三阱区，可降低深沟槽屏蔽栅功率MOSFET器件的终端峰值电场，能有效提高器件的耐高压特性，且该器件制造方法与现有半导体工艺兼容，制造成本低，适应范围广，安全可靠。
为实现以上技术目的，本发明的技术方案是：适用于深沟槽的功率半导体器件结构，在所述半导体器件的俯视平面上，包括位于半导体基板上的有源区、终端过渡区以及终端保护区，所述有源区位于半导体基板的中心区，终端过渡区位于有源区的外圈且环绕包围所述有源区，终端保护区位于终端过度区的外圈且环绕包围所述终端过渡区；在所述半导体器件的截面上，半导体基板具有两个相对应的主面，两个主面包括第一主面以及与第一主面相对应的第二主面，半导体基板的第一主面与第二主面间包括第一导电类型漂移区与第一导电类型衬底，所述第一导电类型衬底位于第一导电类型漂移区的下方且邻接，所述第一主面为第一导电类型漂移区的上表面，所述第二主面为第一导电类型衬底的下表面，在第二主面上设置漏极金属，所述漏极金属与第一导电类型衬底欧姆接触；在所述半导体器件的截面上，有源区的第一导电类型漂移区表面设有第二导电类型第一阱区，所述第二导电类型第一阱区内设有若干个第一类型沟槽，所述第一类型沟槽从第二导电类型第一阱区的表面沿着第一主面指向第二主面的方向延伸到第一导电类型漂移区内，且第一类型沟槽内的中心区填充有第一类导电体以及位于所述第一类导电体外圈的第一类介质体，在所述第一类型沟槽内的上部设有环绕第一类导电体的内沟槽，所述内沟槽的侧壁上设有绝缘栅氧化层，且内沟槽内填充有栅极导电多晶硅，在第二导电类型第一阱区的表面设有第一导电类型源极区，所述第一导电类型源极区与第一类型沟槽的外壁邻接，在有源区的半导体基板的第一主面上方设有源极金属，所述源极金属与第一导电类型源极区、第二导电类型第一阱区欧姆接触，且源极金属与第一类导电体电连接，有源区内的若干个元胞通过栅极导电多晶硅并联呈整体；在所述半导体器件的截面上，终端过渡区的第一导电类型漂移区表面设有第二导电类型第二阱区，所述第二导电类型第二阱区内设有第一类型沟槽，所述第一类型沟槽从第二导电类型第二阱区的表面沿着第一主面指向第二主面的方向延伸到第一导电类型漂移区内，且第一类型沟槽内的中心区填充有第一类导电体以及位于所述第一类导电体外圈的第一类介质体，在所述第一类型沟槽内的上部设有环绕第一类导电体的内沟槽，所述内沟槽的侧壁上设有绝缘栅氧化层，且内沟槽内填充有栅极导电多晶硅，在终端过渡区内的半导体基板的第一主面上方设有源极金属，所述源极金属与第二导电类型第二阱区欧姆接触，且与第一类导电体电连接，终端过渡区内的若干个元胞通过栅极导电多晶硅并联呈整体，其特征在于：终端过渡区内的第一类型沟槽的下方设有第二导电类型第三阱区，所述第二导电类型第三阱区包覆终端过渡区内的第一类型沟槽的槽底；在所述半导体器件的截面上，终端保护区的第一导电类型漂移区表面设有第二导电类型第二阱区，所述第二导电类型第二阱区内设有若干个第二类型沟槽，所述第二类型沟槽从第二导电类型第二阱区的表面沿着第一主面指向第二主面的方向延伸到第一导电类型漂移区内，且第二类型沟槽内的中心区填充有第二类导电体以及位于所述第二类导电体外圈的第二类介质体，所述第二类导电体与所在第二类型沟槽外靠近终端过渡区一侧的第二导电类型第二阱区电连接。
进一步地，所述第一类型沟槽和第二类型沟槽为同一工艺制造层，有源区内的相邻第一类型沟槽间的间距相同；终端过渡区内的相邻第一类型沟槽的间距可与有源区内的相邻第一类型沟槽间的间距相同或不同；终端保护区内相邻第二类型沟槽间的距离相同或沿有源区指向终端保护区的方向逐渐增大。
进一步地，在终端过渡区内的第一类型沟槽的沟槽开口宽度可与有源区内的第一类型沟槽的沟槽开口宽度相同或不同。
进一步地，在终端过渡区内的第一类型沟槽内的第一类导电体的两侧可以不设置栅极导电多晶硅或可以在一侧设置栅极导电多晶硅或两侧都设置栅极导电多晶硅，且终端过渡区内的栅极导电多晶硅可以接栅极金属或浮空。
进一步地，在终端过渡区内的第二导电类型第二阱区可以被第二导电类型第一阱区替代。
进一步地，对于N型半导体器件，第一导电类型为N型导电，第二导电类型为P型导电；对于P型半导体器件，第一导电类型为P型导电，第二导电类型为N型导电。
为了进一步实现以上技术目的，本发明还提出一种适用于深沟槽的功率半导体器件结构的制造方法，其特征是，包括如下步骤：
步骤一. 提供一半导体基板，所述半导体基板包括第一导电类型衬底及生长在第一导电类型衬底上的第一导电类型漂移区，所述第一导电类型漂移区的上表面为第一主面，所述第一导电类型衬底的下表面为第二主面；
步骤二. 在半导体基板的第一主面上设置硬掩膜层，选择性地掩蔽和刻蚀硬掩膜层，形成贯通硬掩膜层的掩膜层窗口；
步骤三. 通过掩膜层窗口的掩蔽，对半导体基板的第一主面进行沟槽刻蚀，在有源区与终端过渡区的第一导电类型漂移区内形成第一类型沟槽，在终端保护区的第一导电类型漂移区内形成第二类型沟槽；
步骤四. 去除第一主面上的掩膜层窗口，在半导体基板的第一主面上选择性注入第二导电类型杂质离子，并推阱，在终端过渡区和终端保护区均形成第二导电类型第二阱区和第二导电类型第三阱区；
步骤五. 在第一类型沟槽和第二类型沟槽内进行电介质的填充，在第一类型沟槽内形成第一类介质体和第一类导电体填充孔，在第二类型沟槽内形成第二类介质体和第二类导电体填充孔；
步骤六. 在第一类导电体填充孔和第二类导电体填充孔内进行导电体的填充，在第一类型沟槽内形成第一类导电体，在第二类型沟槽内形成第二类导电体；
步骤七. 对第一类型沟槽内的第一类介质体进行刻蚀，在第一类型沟槽内的上部形成内沟槽；
步骤八. 在内沟槽内淀积绝缘栅氧化层，在绝缘栅氧化层形成的槽内淀积栅极导电多晶硅；
步骤九. 在半导体基板的第一主面上选择性地注入第二导电类型杂质离子并推阱，在有源区形成第二导电类型第一阱区；
步骤十. 在半导体基板的第一主面上选择性地注入第一导电类型杂质离子，在有源区的第二导电类型第一阱区内形成第一导电类型源极区；
步骤十一. 在半导体基板的第一主面上淀积绝缘介质层，并对所述绝缘介质层进行接触孔刻蚀；
步骤十二. 在半导体基板的第一主面上的接触孔内淀积金属层，对所述金属层进行刻蚀图形化，在半导体基板第一主面上形成源极金属、栅极金属以及终端连接金属；
步骤十三. 在半导体基板的第二主面上设置漏极金属，所述漏极金属与第一导电类型衬底欧姆接触。
与传统功率半导体器件相比，本发明具有以下优点：
1）将终端保护区内第二类型沟槽内的第二类导电体与所在第二类型沟槽外靠近终端过渡区一侧的P型第二阱区电性，使第二类型沟槽内的第二类导电体与邻近终端过渡区一侧的型第二阱区等电势，第二类导电体的电势低于第二类沟槽外围的N型漂移区，形成一定的电势差，增强第二类型沟槽外围N型漂移区的水平耗尽程度，提高器件耐压能力；
2）在终端保护区内第二类型沟槽底部注入P型第三阱区，使得相邻两个第二类型沟槽底部下方所产生的耗尽层在水平方向相连，降低了终端保护区耗尽层的曲率，有效减缓了终端过渡区向终端保护区过渡时的电场集中，器件的击穿特性显著改善；
3）在终端过渡区内设置P型第三阱区时，第一类型沟槽底部的N型漂移区不光与第一类导电体进行耗尽，还与P型第三阱区进行耗尽，使得终端过渡区内第一类型沟槽底部的电场集中程度被明显抑制，使得器件的击穿特性显著改善。
附图说明
图1为本发明的剖视结构示意图。
图2为本发明半导体基板的剖视结构示意图。
图3为本发明得到第一类型沟槽、第二类型沟槽后的剖视结构示意图。
图4为本发明得到P型第二阱区、P型第三阱区后的剖视结构示意图。
图5为本发明得到第一类介质体、第二类介质体后的剖视结构示意图。
图6为本发明得到第一类导电体、第二类导电体后的剖视结构示意图。
图7为本发明得到内沟槽后的剖视结构示意图。
图8为本发明得到栅极导电多晶硅后的剖视结构示意图。
图9为本发明得到P型第一阱区后的剖视结构示意图。
图10为本发明得到N型源极区后的剖视结构示意图。
图11为本发明得到源极金属后的剖视结构示意图。
附图标记说明：1-第一导电类型衬底、2-第一导电类型漂移区、3-第一类型沟槽、4-第一类介质体、5-第一类导电体、6-栅极导电多晶硅、7-绝缘栅氧化层、8- 第二导电类型第一阱区、9- 第一导电类型源极区、10- 第二导电类型第三阱区、11-源极金属、12-第二类型沟槽、13-第二类介质体、14-第二类导电体、15- 第二导电类型第二阱区、16-漏极金属、17-第一类导电体填充孔、18-第二类导电体填充孔、19-内沟槽、100-有源区、200-终端过渡区、300-终端保护区、001-第一主面、002-第二主面。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1所示，为了能有效提高器件的耐高压特性，降低成本，提高适应范围，本发明提出了一种适用于深沟槽器件的半导体结构及制造方法，以N型深沟槽MOSFET的半导体器件中的屏蔽栅功率MOSFET为例，在所述半导体器件的俯视平面上，包括位于半导体基板上的有源区100、终端过渡区200以及终端保护区300，所述有源区100位于半导体基板的中心区，终端过渡区200位于有源区100的外圈且环绕包围所述有源区100，终端保护区300位于终端过渡区200的外圈且环绕包围所述终端过渡区200；
在所述半导体器件的截面上，半导体基板具有两个相对应的主面，两个主面包括第一主面001以及与第一主面001相对应的第二主面002，半导体基板的第一主面001与第二主面002间包括N型漂移区2与N型衬底1，所述N型衬底1位于N型漂移区2的下方，且N型衬底1邻接N型漂移区2，所述第一主面001为N型漂移区2的上表面，所述第二主面002为N型衬底1的下表面，在第二主面002上设置漏极金属16，所述漏极金属16与N型衬底1欧姆接触；
在所述半导体器件的有源区100截面上，N型衬底1上设有N型漂移区2，N型漂移区2表面设有P型第一阱区8，有源区100的P型第一阱区8内设有第一类型沟槽3，所述第一类型沟槽3位于P型第一阱区8的表面，深度伸入所述P型第一阱区8下方的N型漂移区2内，第一类型沟槽3内的中心区填充有第一类导电体5，且所述第一类导电体5的外圈包裹有第一类介质体4，在所述第一类沟槽3内的上部设有环绕第一类导电体5的栅极导电多晶硅6，所述栅极导电多晶硅6外圈包裹有绝缘栅氧化层7，在P型第一阱区8的表面设有两个N型源极区9，所述N型源极区9与第一类型沟槽3的外壁相接触，在有源区100的半导体基板的第一主面上方设有源极金属11，所述源极金属11与N型源极区9、P型第一阱区8欧姆接触，且与第一类导电体5电连接，源极金属11与栅极导电多晶硅6间通过绝缘介质层隔开，有源区100内的若干个元胞单元通过栅极导电多晶硅6并联呈整体；
在所述半导体器件的终端过渡区200截面上，N型衬底1上设有N型漂移区2，N型漂移区2表面设有P型第二阱区15，终端过渡区200内的P型第二阱区15内设有第一类型沟槽3，所述第一类型沟槽3位于P型第二阱区15的表面，深度伸入所述P型第二阱区15下方的N型漂移区2内，第一类型沟槽3内的中心区填充有第一类导电体5，且所述第一类导电体5的外圈包裹有第一类介质体4，在所述第一类沟槽3内的上部设有环绕第一类导电体5的栅极导电多晶硅6，所述栅极导电多晶硅6外圈包裹有绝缘栅氧化层7，终端过渡区200内的第一类型沟槽3槽底的下方设有P型第三阱区10，所述P型第三阱10区包覆终端过渡区200内的第一类型沟槽3的槽底，在终端过渡区200内的半导体基板的第一主面上方设有源极金属11，所述源极金属11与P型第二阱区15欧姆接触，终端过渡区200内的若干个元胞单元通过栅极导电多晶硅6并联呈整体：
在所述半导体器件的终端保护区300截面上，N型衬底1上设有N型漂移区2，所述N型漂移区2表面设有P型第二阱区15，终端保护区300内设有若干第二类型沟槽12，所述第二类型沟槽12位于P型第二阱区15内，深度伸入P型第二阱区15下方的N型漂移区2内；第二类型沟槽12内的中心区填充有第二类导电体14，且所述第二类导电体1的外圈包裹有第二类介质体13，所述第二类导电体14与所在第二类型沟槽12外邻近终端过渡区200一侧的P型第二阱区15电连接；在所述第二类型沟槽12槽底的下方设有P型第三阱区10，所述P型第三阱区10包覆第二类型沟槽12的槽底；所述终端保护区300内，可以在第二类型沟槽12上部的第二类导电体14的两侧或者一侧设置栅极导电多晶硅6，也可以两侧都不设置栅极导电多晶硅6，所述栅极导电多晶硅6与P型漂移区2、P型第二阱区15以及第二类型沟槽12内的第二类导电体14绝缘，所述栅极导电多晶硅6浮空；
所述第一类型沟槽3、第二类型沟槽12为同一工艺制造层，有源区100内的相邻第一类型沟槽3间的间距相同；终端过渡区200内的相邻第一类型沟槽3间的间距可以与有源区100内的相邻第一类型沟槽3间的间距相同，也可以不相同；终端保护区300内相邻第二类型沟槽12间的距离相同或沿有源区100指向终端保护区300的方向逐渐增大，所述第一类介质体4与第二类介质体13为同一工艺制造层，所述终端过渡区200内的第一类型沟槽3与所述有源区100内的第一类型沟槽3的沟槽开口宽度可以一致，也可以不一致，所述终端过渡区200内的第一类型沟槽3内的第一类导电体5的两侧可以都不设置栅极导电多晶硅6，也可以在一侧设置栅极导电多晶硅6，也可以两侧都设置栅极导电多晶硅6，若所述终端过渡区200内设置栅极导电多晶硅6，则栅极导电多晶硅6可以接栅极金属或浮空，不接金属。
终端过渡区200内的P型第二阱区15可以被P型第一阱区8替代，终端过渡区200内的P型第二阱区15被P型第一阱区8替代后，终端过渡区200内的P型第一阱区8内可以设置N型源极区9，终端过渡区200内源极金属11与N型源极区9、P型第一阱区8以及第一类导电体5欧姆接触；终端过渡区200内的P型第二阱区15被P型第一阱区8替代后，终端过渡区200内的P型第一阱区8内可以不设置N型源极区9，终端过渡区200内源极金属11与P型第一阱区8以及第一类导电体5欧姆接触。
如上实施例屏蔽删功率半导体器件结构，可以通过如下步骤制作得到：
如图2所示，步骤一. 提供一半导体基板，所述半导体基板包括N型衬底1及生长在N型衬底1上的N型漂移区2，所述N型漂移区2的上表面为第一主面001，所述N型衬底1的下表面为第二主面002；
具体地，半导体基板的材料可以采用常用的硅，N型漂移区2的厚度大于N型衬底1的厚度，半导体基板的具体形式还可以根据需要进行选择，具体为本技术领域人员所熟知，此处不再赘述。
步骤二. 在半导体基板的第一主面001上设置硬掩膜层，选择性地掩蔽和刻蚀硬掩膜层，形成贯通硬掩膜层的掩膜层窗口；
硬掩膜层通过淀积方式设置在半导体基板的第一主面001上，硬掩膜层的材料以及设置硬掩膜层的过程均为本技术领域人员所熟知，此处不再赘述。可以通过在硬掩膜层上涂覆光刻胶等方式，实现对硬掩膜层的掩蔽和刻蚀，掩膜层窗口贯通硬掩膜层，从而能使得半导体基板相对应的第一主面001裸露；具体实施时，掩膜层窗口包括位于有源区100的窗口、终端过渡区200的窗口以及终端保护区300的窗口。
如图3所述，步骤三. 通过掩膜层窗口的掩蔽，对半导体基板的第一主面001进行沟槽刻蚀，在有源区100与终端过渡区200的N型漂移区2内形成第一类型沟槽3，在终端保护区300的N型漂移区2内形成第二类型沟槽12；
利用上述掩膜层窗口对半导体基板的第一主面001进行沟槽刻蚀后，能得到第一类沟槽3以及第二类沟槽12，第一类沟槽3与第二类沟槽12的槽口均位于第一主面001上，第一类沟槽3与第二类沟槽12从半导体基板的第一主面001垂直向下延伸。第一类沟槽3间的间距、第二类沟槽12间的间距可以通过上述掩膜层窗口进行控制，具体为本技术领域人员所熟知，此处不再赘述。
如图4所述，步骤四. 去除第一主面001上的掩膜层窗口，在半导体基板的第一主面001上选择性注入P型杂质离子，并推阱，在终端过渡区200和终端保护区300均形成P型第二阱区15和P型第三阱区10；
通过常规技术手段去除硬掩膜层，在去除硬掩膜层后，在半导体基板的第一主面001进行P型杂质离子注入，如注入硼离子，从而得到P型第二阱区15以及P型第三阱区10，第二类型沟槽12的上部穿过P型第二阱区15，在第一主面注入P型杂质离子得到P型第二阱区15、P型第三阱区10的过程为本技术领域人员所熟知，此外，P型第二阱区15、P型第三阱区10还可以通过两步注入过程形成，具体可以根据需要进行选择，此处不再赘述。
如图5所述，步骤五. 在第一类型沟槽3和第二类型沟槽12内进行电介质的填充，在第一类型沟槽3内形成第一类介质体4和第一类导电体填充孔17，在第二类型沟槽12内形成第二类介质体13和第二类导电体填充孔18；
第一类介质体4、第二类介质体13为二氧化硅，可以通过先热氧化再淀积二氧化硅的方式得到，第一类介质体4、第二类介质体13的厚度由半导体器件的耐压规格、N型漂移区2的掺杂浓度确定，具体为本技术领域人员所熟知，此处不再赘述。第一类导电体填充孔17位于第一类沟槽3的中心区，第一类导电体填充孔17通过在第一类沟槽3内填充第一类介质体4后形成，第二类导电体填充孔18位于第二类沟槽12的中心区，第二类导电体填充孔18通过在第二类沟槽12内填充第二类介质体13后形成。
如图6所述，步骤六. 在第一类导电体填充孔18和第二类导电体填充孔17内进行导电体的填充，在第一类型沟槽3内形成第一类导电体5，在第二类型沟槽12内形成第二类导电体14；
所述导电体可以采用导电多晶硅，可以在半导体基板的第一主面001淀积导电体，待导电体分别填满第一类导电体填充孔17、第二类导电体填充孔18后，在采用干法刻蚀等方式进行回刻，以得到第一类沟槽3内的第一类导电体5以及第二类沟槽12内的第二类导电体14，具体过程为本技术领域人员所熟知，此处不再赘述。
如图7所述，步骤七. 对第一类型沟槽3内的第一类介质体4进行刻蚀，在第一类型沟槽内的上部形成内沟槽19；
采用常规技术手段，对第一类介质体4刻蚀后，得到内沟槽19，内沟槽19从第一类沟槽3的槽口垂直向下延伸。
如图8所述，步骤八. 在内沟槽19内淀积绝缘栅氧化层7，在绝缘栅氧化层7形成的槽内淀积栅极导电多晶硅6；
本发明实施例中，在内沟槽19内先生长绝缘栅氧化层7，并在生长绝缘栅氧化层7后的内沟槽19内填充栅极导电多晶硅6，栅极导电多晶硅6与第一类导电体5间通过绝缘栅氧化层6以及第一类介质体4进行绝缘隔离；
如图9所述，步骤九. 在半导体基板的第一主面001上选择性地注入P型杂质离子并推阱，在有源区形成P型第一阱区8；
P型杂质离子可以为硼离子，对有源区100进行P型杂质离子的注入，在N型漂移区2的上部得到P型第一阱区8，P型第一阱区8的深度可以小于P型第二阱区15的深度，P型第一阱区8位于被相邻的有源区100内第一类沟槽3间隔。P型第一阱区8位于内沟槽19槽底的上方；
如图10所述，步骤十. 在半导体基板的第一主面001上选择性地注入N型杂质离子，在有源区100的P型第一阱区8内形成N型源极区9；
N型杂质离子可以为磷离子或砷离子，N型源极区8位于P型第一阱区8内，得到N型源极区9的过程为本技术领域人员所熟知，此处不再赘述。
如图11所述，步骤十一. 在半导体基板的第一主面001上淀积绝缘介质层，对所述绝缘介质层进行接触孔刻蚀；
绝缘介质层可以为二氧化硅层，绝缘介质层覆盖在半导体基板的第一主面001上，淀积绝缘介质层的过程以及对绝缘介质层的接触孔刻蚀的过程均为本技术领域人员所熟知，此处不再赘述。
如图11所示，步骤十二. 在半导体基板的第一主面001上的接触孔内淀积金属层，对所述金属层进行刻蚀图形化，在半导体基板第一主面001上形成源极金属11、栅极金属以及终端连接金属；源极金属11在有源区100与P型第一阱区8、N型源极区9欧姆接触，且源极金属11与第一类导电体5电连接，栅极金属与栅极导电多晶硅6电连接，所述第二类导电体14与所在第二类型沟槽12外1近终端过渡区200一侧的P型第二阱区15通过终端连接金属电连接；
正面金属层支撑在绝缘介质层上，通过对正面金属层图形化后，分别得到源极金属11、栅极金属以及终端连接金属，源极金属11位于有源区100，源极金属11通过有源区100的接触孔能与P型第一阱区8、N型源极区9以及第一类导电体5欧姆接触，栅极金属与有源区100内的栅极导电多晶硅6电连接，从而能将有源区100内的元胞并联成一体。终端连接金属位于终端保护区300上方，通过终端连接金属将第二类导电体14与第二类沟槽12外邻近终端过渡区200一侧的P型第二阱区15电连接，图11中并未示出栅极金属和终端连接金属，具体连接形式为本技术领域人员所熟知，此处不再赘述。
如图1所示，步骤十三. 在半导体基板的第二主面002上设置漏极金属16，所述漏极金属16与第一导电类型衬底1欧姆接触，通过漏极金属16形成MOSFET器件的漏极端。
本发明的特点为，将终端保护区300内第二类型沟槽12内的第二类导电体14与所在第二类型沟槽12外靠近终端过渡区200一侧的P型第二阱区15电性连接后，当在漏极金属16上加高电压，源极金属11与栅极金属接地时，N型漂移区2内由下而上电势逐渐降低，而第二类型沟槽12内的第二类导电体14与邻近终端过渡区200一侧的P型第二阱区15等电势，使得第二类导电体14的电势低于第二类沟槽12外围的N型漂移区2，形成一定的电势差，由于电荷耦合效应，电势差的形成增强了第二类型沟槽12外围N型漂移区2的耗尽程度，所述增强的耗尽包括第二类沟槽12底部区域水平方向的耗尽；此外，在终端保护区300内第二类型沟槽12底部注入P型第三阱区10，当在漏极金属16上加高电压，源极金属11与栅极金属接地时，P型第三阱区10的存在有效增强了其周围N型漂移区2的耗尽，耗尽区域向各个方面延伸，包括水平方向，随着漏极金属16上电压的增加，相邻两个第二类型沟槽12底部下方所产生的耗尽层在水平方向逐渐相连，降低了终端保护区300耗尽层的曲率，特别是有效减缓了终端过渡区200向终端保护区300过渡时的电场集中，有效改善了器件的击穿特性；若没有在终端保护区300内第二类型沟槽12底部设置P型第三阱区10，随着漏极金属16上电压的增加，器件会提前在终端保护区300内临近终端过渡区200的第二类型沟槽12底部击穿；
在终端过渡区200内设置P型第三阱区10时，第一类型沟槽3底部的N型漂移区2不光与第一类导电体5进行耗尽，还与P型第三阱区10进行耗尽，使得终端过渡区200内第一类型沟槽3底部的电场集中程度被明显抑制和分散，若没有在终端过渡区200内第一类型沟槽3底部设置P型第三阱区10，随着漏极金属16上电压的增加，器件会提前在终端过渡区200内靠近终端保护区300的第一类型沟槽3的底部击穿；若在终端过渡区200内不存在P型第三阱区10时，第一类型沟槽3底部几乎所有的N型漂移区2与第一类导电体5耗尽，所以第一类型沟槽3底部峰值电场极高，极容易击穿；
本发明通过改变终端过渡区200和终端保护区300的结构使得器件的击穿特性显著改善，且结构简单，与现有的半导体常规工艺兼容性好，制造难度小，有利于良率和制造成本的控制。
这里本发明的描述和应用是说明性的，并非想将本发明的范围限制在上述实施例中。这里所披露的实施例的变形和改变是可能的，对于那些本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本发明的精神或本质特征的情况下，本发明可以以其它形式、结构、布置、比例，以及用其它组件、材料和部件来实现。在不脱离本发明范围和精神的情况下，可以对这里所披露的实施例进行其它变形和改变。
以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。
Claims (7)
1.适用于深沟槽的功率半导体器件结构，在所述半导体器件的俯视平面上，包括位于半导体基板上的有源区（100）、终端过渡区（200）以及终端保护区（300），所述有源区（100）位于半导体基板的中心区，终端过渡区（200）位于有源区（100）的外圈且环绕包围所述有源区（100），终端保护区（300）位于终端过渡区（200）的外圈且环绕包围所述终端过渡区（200）；在所述半导体器件的截面上，半导体基板具有两个相对应的主面，两个主面包括第一主面（001）以及与第一主面（001）相对应的第二主面（002），半导体基板的第一主面（001）与第二主面（002）间包括第一导电类型漂移区（2）与第一导电类型衬底（1），所述第一导电类型衬底（1）位于第一导电类型漂移区（2）的下方且邻接，所述第一主面（001）为第一导电类型漂移区（2）的上表面，所述第二主面（002）为第一导电类型衬底（1）的下表面，在第二主面（002）上设置漏极金属（16），所述漏极金属（16）与第一导电类型衬底（1）欧姆接触；在所述半导体器件的截面上，有源区（100）的第一导电类型漂移区（2）表面设有第二导电类型第一阱区（8），所述第二导电类型第一阱区（8）内设有若干个第一类型沟槽（3），所述第一类型沟槽（3）从第二导电类型第一阱区（8）的表面沿着第一主面（001）指向第二主面（002）的方向延伸到第一导电类型漂移区（2）内，且第一类型沟槽（3）内的中心区填充有第一类导电体（5）以及位于所述第一类导电体（5）外圈的第一类介质体（4），在所述第一类型沟槽（3）内的上部设有环绕第一类导电体（5）的内沟槽（19），所述内沟槽（19）的侧壁上设有绝缘栅氧化层（7），且内沟槽（19）内填充有栅极导电多晶硅（6），在第二导电类型第一阱区（8）的表面设有第一导电类型源极区（9），所述第一导电类型源极区（9）与第一类型沟槽（3）的外壁邻接，在有源区（100）的半导体基板的第一主面（001）上方设有源极金属（11），所述源极金属（11）与第一导电类型源极区（9）、第二导电类型第一阱区（8）欧姆接触，且源极金属（11）与第一类导电体（5）电连接，有源区（100）内的若干个元胞通过栅极导电多晶硅（6）并联呈整体；在所述半导体器件的截面上，终端过渡区（200）的第一导电类型漂移区（2）表面设有第二导电类型第二阱区（15），所述第二导电类型第二阱区（15）内设有第一类型沟槽（3），所述第一类型沟槽（3）从第二导电类型第二阱区（15）的表面沿着第一主面（001）指向第二主面（002）的方向延伸到第一导电类型漂移区（2）内，且第一类型沟槽（3）内的中心区填充有第一类导电体（5）以及位于所述第一类导电体（5）外圈的第一类介质体（4），在所述第一类型沟槽（3）内的上部设有环绕第一类导电体（5）的内沟槽（19），所述内沟槽（19）的侧壁上设有绝缘栅氧化层（7），且内沟槽（19）内填充有栅极导电多晶硅（6），在终端过渡区（200）内的半导体基板的第一主面（001）上方设有源极金属（11），所述源极金属（11）与第二导电类型第二阱区（15）欧姆接触，且与第一类导电体（5）电连接，终端过渡区（200）内的若干个元胞通过栅极导电多晶硅（6）并联呈整体，其特征在于：所述终端过渡区（200）内的第一类型沟槽（3）下方设有第二导电类型第三阱区（10），所述第二导电类型第三阱区（10）包覆终端过渡区（200）内的第一类型沟槽（3）的槽底；在所述半导体器件的截面上，终端保护区（300）的第一导电类型漂移区（2）表面设有第二导电类型第二阱区（15），所述第二导电类型第二阱区（15）内设有若干个第二类型沟槽（12），所述第二类型沟槽（12）从第二导电类型第二阱区（15）的表面沿着第一主面（001）指向第二主面（002）的方向延伸到第一导电类型漂移区（2）内，且第二类型沟槽（12）内的中心区填充有第二类导电体（14）以及位于所述第二类导电体（14）外圈的第二类介质体（13），所述第二类导电体（14）与所在第二类型沟槽（12）外靠近终端过渡区（200）一侧的第二导电类型第二阱区（15）电连接。
2.根据权利要求1所述的适用于深沟槽的功率半导体器件结构，其特征在于：所述第一类型沟槽（3）和第二类型沟槽（12）为同一工艺制造层，有源区（100）内的相邻第一类型沟槽（3）间的间距相同；终端过渡区（200）内的相邻第一类型沟槽（3）的间距可与有源区（100）内的相邻第一类型沟槽（3）间的间距相同或不同；终端保护区（300）内相邻第二类型沟槽（12）间的距离相同或沿有源区（100）指向终端保护区（300）的方向逐渐增大。
3.根据权利要求1所述的适用于深沟槽的功率半导体器件结构，其特征在于：在终端过渡区（200）内的第一类型沟槽（3）的沟槽开口宽度可与有源区（100）内的第一类型沟槽（3）的沟槽开口宽度相同或不同。
4.根据权利要求1所述的适用于深沟槽的功率半导体器件结构，其特征在于：在终端过渡区（200）内的第一类型沟槽（3）内的第一类导电体（5）的两侧可以不设置栅极导电多晶硅（6）或可以在一侧设置栅极导电多晶硅（6）或两侧都设置栅极导电多晶硅（6），且终端过渡区（200）内的栅极导电多晶硅（6）可以接栅极金属或浮空。
5.根据权利要求1所述的适用于深沟槽的功率半导体器件结构，其特征在于：在终端过渡区（200）内的第二导电类型第二阱区（15）可以被第二导电类型第一阱区（8）替代。
6.根据权利要求1所述的适用于深沟槽的功率半导体器件结构，其特征在于：对于N型半导体器件，第一导电类型为N型导电，第二导电类型为P型导电；对于P型半导体器件，第一导电类型为P型导电，第二导电类型为N型导电。
7.一种适用于深沟槽的功率半导体器件结构的制造方法，其特征是，包括如下步骤：
步骤一. 提供一半导体基板，所述半导体基板包括第一导电类型衬底（1）及生长在第一导电类型衬底（1）上的第一导电类型漂移区（2），所述第一导电类型漂移区（2）的上表面为第一主面（001），所述第一导电类型衬底（1）的下表面为第二主面（002）；
步骤二. 在半导体基板的第一主面（001）上设置硬掩膜层，选择性地掩蔽和刻蚀硬掩膜层，形成贯通硬掩膜层的掩膜层窗口；
步骤三. 通过掩膜层窗口的掩蔽，对半导体基板的第一主面（001）进行沟槽刻蚀，在有源区（100）与终端过渡区（200）的第一导电类型漂移区内形成第一类型沟槽（3），在终端保护区（300）的第一导电类型漂移区（2）内形成第二类型沟槽（12）；
步骤四. 去除第一主面（001）上的掩膜层窗口，在半导体基板的第一主面（001）上选择性注入第二导电类型杂质离子，并推阱，在终端过渡区（200）和终端保护区（300）均形成第二导电类型第二阱区（15）和第二导电类型第三阱区（10）；
步骤五. 在第一类型沟槽（3）和第二类型沟槽（12）内进行电介质的填充，在第一类型沟槽（3）内形成第一类介质体（4）和第一类导电体填充孔（17），在第二类型沟槽（12）内形成第二类介质体（13）和第二类导电体填充孔（18）；
步骤六. 在第一类导电体填充孔（17）和第二类导电体填充孔（18）内进行导电体的填充，在第一类型沟槽（3）内形成第一类导电体（5），在第二类型沟槽（12）内形成第二类导电体（14）；
步骤七. 对第一类型沟槽（3）内的第一类介质体（4）进行刻蚀，在第一类型沟槽（3）内的上部形成内沟槽（19）；
步骤八. 在内沟槽（19）内淀积绝缘栅氧化层（7），在绝缘栅氧化层（7）形成的槽内淀积栅极导电多晶硅（6）；
步骤九. 在半导体基板的第一主面（001）上选择性地注入第二导电类型杂质离子并推阱，在有源区（100）形成第二导电类型第一阱区（8）；
步骤十. 在半导体基板的第一主面（001）上选择性地注入第一导电类型杂质离子，在有源区（100）的第二导电类型第一阱区（8）内形成第一导电类型源极区（9）；
步骤十一. 在半导体基板的第一主面（001）上淀积绝缘介质层，并对所述绝缘介质层进行接触孔刻蚀；
步骤十二. 在半导体基板的第一主面（001）上的接触孔内淀积金属层，对所述金属层进行刻蚀图形化，在半导体基板第一主面（001）上形成源极金属（11）、栅极金属以及终端连接金属；
步骤十三. 在半导体基板的第二主面（002）上设置漏极金属（16），所述漏极金属（16）与第一导电类型衬底（1）欧姆接触。
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