CN208861984U - 集成电路 - Google Patents
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Abstract
本公开的实施例涉及集成电路。电容元件包括从第一侧垂直延伸到阱中的沟槽。沟槽填充有包覆有绝缘包层的导电中心部分。电容元件还包括：第一导电层，覆盖位于第一侧上的第一绝缘层；以及第二导电层，覆盖位于第一导电层上的第二绝缘层。导电中心部分和第一导电层电连接以形成电容元件的第一电极。第二导电层和阱电连接以形成电容元件的第二电极。绝缘包层、第一绝缘层和第二绝缘层形成电容元件的介电区域。
Description
技术领域
本实用新型的实施例和实施方式涉及集成电路，尤其涉及以累积模式或反转模式运行的电容元件。
背景技术
电容元件，例如电荷存储电容器，通常是集成电路架构中的庞大部件。
此外，制造集成电路部件的工艺步骤通常数量众多且昂贵，并且限制实施专用于制造单个元件或单个类型元件的步骤。
因此，期望增加集成电路电容元件架构的每单位面积的电容，并且期望与集成电路的其他部件的生产一起实施其制造步骤。
实用新型内容
本公开的实施例目的在于提供至少部分解决现有技术中的以上缺点的集成电路。
根据一些实施例，提供了一种集成电路。该集成电路包括：半导体衬底，包含掺杂有第一导电类型的至少一个半导体阱；电容元件，包括：至少一个沟槽，从所述半导体衬底的第一侧垂直延伸到所述至少一个半导体阱中，所述至少一个沟槽包括包覆有绝缘包层的导电中心部分；第一导电层，覆盖位于所述第一侧上的第一绝缘层；和第二导电层，覆盖位于所述第一导电层上的第二绝缘层；其中所述导电中心部分和所述第一导电层电耦合以形成所述电容元件的第一电极；其中所述第二导电层和所述至少一个半导体阱电耦合以形成所述电容元件的第二电极；和其中所述绝缘包层、所述第一绝缘层和所述第二绝缘层形成所述电容元件的介电区域。
在一些实施例中，所述第一绝缘层将所述导电中心部分和所述绝缘包层与所述第一导电层分开而不进行物理接触。
在一些实施例中，所述集成电路还包括在所述半导体衬底中的辅助半导体层，所述辅助半导体层被配置为在所述至少一个半导体阱中形成少数载流子源。
在一些实施例中，所述辅助半导体层掺杂有与所述第一导电类型相反的第二导电类型，并且还包括所述辅助半导体层的耦合部以接收偏置电压。
在一些实施例中，所述辅助半导体层包括：在所述至少一个半导体阱下方并且在所述至少一个沟槽下方的掩埋层，以及从所述第一侧延伸到所述掩埋层的接触段。
在一些实施例中，所述辅助半导体层包括辅助接触区域，所述辅助接触区域与所述第一侧齐平并且电耦合到所述第二电极。
在一些实施例中，所述至少一个沟槽还包括位于所述沟槽的底部和所述掩埋层之间的所述第二导电类型的注入区域。
在一些实施例中，所述辅助半导体层与所述至少一个半导体阱中的所述第一侧齐平。
在一些实施例中，所述辅助半导体层包括从所述第一侧延伸并且电耦合到所述第二电极的辅助接触区域。
在一些实施例中，集成电路还包括：存储器装置，包括具有多个非易失性存储器单元的存储器平面，每个非易失性存储器单元包括包含垂直栅极的存取晶体管和浮栅晶体管，其中所述至少一个沟槽的深度基本上等于所述垂直栅极的深度。
在一些实施例中，所述垂直栅极包括包覆有栅极电介质的栅极材料，其中所述导电中心部分的材料是与所述栅极材料相同的材料，并且其中所述绝缘包层的材料是与所述栅极电介质相同的材料。
在一些实施例中，所述浮栅晶体管包括双栅结构，所述双栅结构包括隧道氧化物、导电浮栅、控制栅极电介质和导电控制栅极，并且其中所述第一绝缘层、所述第一导电层、所述第二绝缘层和所述第二导电层形成具有与所述双栅结构的材料和布置相同的材料和布置的结构。
在一些实施例中，集成电路还包括与半导体衬底的所述第一侧齐平的辅助半导体层，所述辅助半导体层被配置为在所述至少一个半导体阱中形成少数载流子源。
在一些实施例中，所述沟槽具有平行于所述第一侧延伸的宽度，所述宽度在5nm和500nm之间。
在一些实施例中，所述沟槽具有垂直于所述第一侧延伸的深度，所述深度在300nm和700nm之间。
根据本公开的实施例，所述至少一个沟槽允许第一电极的面积在阱的深度中被最大化，因此电容元件的每单位面积的电容将增加。
附图说明
通过研究完全非限制性实施例和实施方式的详细描述以及附图，本实用新型的其他优点和特征将变得显而易见，其中：
图1示意性地示出了电容元件的一个实施例；
图2示出了电容元件的俯视图；
图3是等效电路图；
图4至图7示出了电容元件的实施例的示例；
图8示出了非易失性存储器器件；以及
图9示出了在同一半导体衬底上共同制造电容元件和非易失性存储器单元的方法。
具体实施方式
图1示出了电容元件C的一个示例实施例。
电容元件C形成在掺杂有第一导电类型的半导体衬底1之中和之上。
衬底1包括单个阱3(与例如“三阱”相反)，其中形成沟槽TR。如常规的那样，阱3通过沟槽隔离STI横向限制，这里是浅沟槽隔离。
沟槽TR从衬底1的第一侧10延伸到阱3中，该侧通常称为“前侧”。
如下面参照图4和图8所示，出于制造工艺优化的原因，每个沟槽TR可以包括注入区域205，其位于阱3中在每个所述沟槽TR的相应底部下方，该注入区域205掺杂有与第一导电类型相反的第二导电类型。
沟槽包括填充有导电材料的中心部分5，并且包覆有将中心部分5与阱3分开的绝缘包层7。
例如，中心部分5由掺杂的多晶体的硅(也称为多晶硅)制成，绝缘包层7由二氧化硅或其他介电材料制成。
在第一侧10上，并且在阱3上方，形成第一绝缘层17、第一导电层15、第二绝缘层27和第二导电层25的堆叠。
第一导电层15和第二导电层25例如由掺杂的多晶硅形成，第一绝缘层17由诸如二氧化硅的介电材料形成，第二绝缘层由氧化硅-氮化物-氧化物(ONO)介电材料型结构形成。
如下面所解释的，特别是参考图5，该结构有利地类似于非易失性存储器单元的结构。具体地，存储器单元可以包括具有垂直栅极的存取晶体管和浮栅晶体管，存取晶体管具有与沟槽TR类似的结构，浮栅晶体管具有与第一绝缘层17和第二绝缘层27以及第一导电层15和第二导电层25的堆叠类似的结构。
通过将每个沟槽TR的中心部分5的导电材料电耦合或连接到第一导电层15来形成电容元件C的第一电极E1。
通孔和金属连接轨道可以允许沟槽TR的中心部分5的导电材料连接到第一导电层15。
通过将第二导电层25电耦合或连接到掺杂半导体阱3来形成电容元件C的第二电极E2。
高度掺杂有第一导电类型的接触再分布区域13允许在阱3与例如连接到第二导电层25的金属连接轨道之间形成具有可接受的电阻率的接触。
在该示例中，接触再分布区域13横向地位于沟槽TR的任一侧。
图2示出了参考图1描述的示例的俯视图；共同的元件已经用相同的附图标记引用，并且下面将不再详细描述。
沟槽TR比由第一导电层15覆盖的第一绝缘层(17)纵向延伸得更远(即，在垂直于图1所示的横截面的方向上)，因此，允许电接触E1-5与每个沟槽TR的中心部分(5)一起形成。同样地，在该示例中，第一导电层15在纵向上比第二绝缘层(27)和第二导电层25的堆叠延伸得更远，从而允许接触E1-15与第一导电层一起形成。
中心部分5的接触E1-5和第一导电层15的接触E1-15电耦合或连接，例如通过金属轨道(在该图中未示出)，从而形成电容元件C的第一电极(E1)。
此外，在阱3中形成的接触-再分布区域13上产生电接触E2-13，并且在第二导电层25上产生电接触E2-25。
衬底1的接触E2-13和第二导电层25的接触E2-25电耦合或连接，例如通过金属轨道(在该图中未示出)，从而形成电容元件C的第二电极(E2)。
图3示出了上述示例的等效电路图，并且还适用于下面描述的其他实施例的示例。
电容元件C可以分解为三个并联的电容元件CONO、CTUN和CTR的一个组件。
第一电容元件CONO由通过第二绝缘层27相互分离的第一导电层15和第二导电层25形成。
第二电容元件CTUN由通过第一绝缘层17相互分离的第一导电层15和阱3形成。
第三电容元件CTR由通过沟槽TR的相应绝缘包层7相互分离的沟槽TR的中心部分5和阱3形成。
在第一导电类型是p型而第二导电类型是n型的示例中，电容元件C操作在累积模式中，即，当第一电极E1和第二电极E2之间的电压VC为VC＝VE2-VE1为正时，由于阱3的载流子的p型导电性。
虽然集成电路中的电容元件通常旨在专门操作在累积模式中，但是电容元件也能够操作在反转模式中可能是有利的。
图4至图7示出了电容元件C的实施例的示例，其能够有利地在累积模式和反转模式二者中运行。
在这些实施例中，辅助半导体层被配置为在阱中形成少数载流子源。
简言之，少数载流子源允许电容元件在反转模式中使用。
图4示出了能够操作在反转模式中的电容元件C的一个示例实施例，其中与上面参照图1至图3描述的示例共同的图结构元件已经被赋予相同的附图标记，并且下面将不再详细描述。
在该示例中，阱3形成三阱结构的一部分，并且通过掺杂有与阱3和衬底的第一导电类型相反的第二导电类型的隔离层与衬底1电隔离。
隔离层包括在阱3下方掺杂有第二导电类型的掩埋层200和从前侧10延伸到掩埋层200的掺杂有第二导电类型的接触段210。
高度掺杂有第二导电类型的辅助接触区域213被形成为与接触段210中的前侧10齐平。
所述辅助接触区域213允许在用于接收偏置电压的端子(例如接地端子GND)与接触段210和掩埋层200之间的可接受电阻率的接触。
接触段210和辅助接触区域213形成环，并横向和纵向环绕阱3。
隔离层200、210、213因此形成辅助半导体层，其配置成在阱3中形成少数载流子源，允许电容元件C操作在反转模式中。
接触再分布区域13和辅助接触再分布区域213都电连接到第二电极E2。
此外，沟槽TR可以包括掺杂有第二导电类型的注入区域205，该区域位于沟槽TR的相应底部和掩埋层200之间，允许在沟槽TR的边缘和掩埋的半导体层200之间确保电连续性。
高度掺杂有第一导电类型并且注入阱3中与第一侧10平齐的接触再分布区域13也在阱3的表面上形成环，在由接触段210和段接触区域213形成的环的内部。
因此，电容元件C的这个示例与参考图1描述的示例类似地操作在累积模式中，并且通过在阱3中、在所述沟槽TR的边缘附近和在所述绝缘层17下方的第一侧附近形成少数载流子区，操作在反转模式中。
图5示出了参考图4描述的示例的俯视图；对于共同的元件给出了相同的附图标记，并且下面不再详细描述。
中心部分5的接触E1-5和第一导电层15的接触E1-15例如通过金属轨道(在该图中未示出)电耦合或连接，从而形成电容元件C的第一电极(E1)。
在该示例中，电接触E2-213还形成有辅助接触区域213。
例如通过金属轨道(在该图中未示出)在阱3的接触E2-13、辅助接触区域213的接触E2-213和第二导电层25的接触E2-25之间形成电耦合或连接，因此形成电容元件C的第二电极(E2)。
图6示出了能够操作在反转模式中的电容元件C的另一实施例的示例，其中与上面参照图1至图5描述的示例共同的结构元件已经被赋予相同的附图标记，并且在下面不再详细描述。
在该示例中，通过形成所谓的反向注入层300来获得作为少数载流子源的辅助半导体层，反向注入层300位于与前侧10齐平的阱的表面上，并且掺杂有第二种导电类型。
同样地，高度掺杂有第二导电类型的辅助接触区域313允许与辅助半导体层300的具有可接受电阻率的接触，允许向其施加偏置电压。
相同的辅助接触再分布层313也连接到第二电极E2并且允许电容元件C的反转模式操作，类似于上面参考图4和5描述的示例的反转模式操作。
图7示出了参考图6描述的示例的俯视图；对于共同的元件给出了相同的附图标记，并且下面不再详细描述。
中心部分5的接触E1-5和第一导电层15的接触E1-15例如通过金属轨道(在该图中未示出)电耦合或连接，从而形成电容元件C的第一电极(E1)。
阱3的接触E2-13、辅助接触再分布层313的接触E2-213和第二导电层25的接触E2-25例如通过金属轨道(在该图中未示出)电耦合或连接，从而形成电容元件C的第二电极(E2)。
图6和图7的示例具有不形成在三阱中的优点，要求隔离“环”横向和纵向环绕包含电容元件C的阱3，因此具有相应较小的面积。
这些实施例的各种示例特别地与用于产生非易失性存储器装置EE的工艺兼容，其存储器平面PM具有非易失性存储器单元CEL和垂直栅极选择晶体管TA，如图8中示意性所示。
更确切地说，每个存储器单元CEL包括在三阱架构中在第一导电类型的半导体阱PW中和上产生的浮栅晶体管TFG，即，通过掩埋半导体层NISO和第二导电类型的半导体段NW将阱与第一导电类型的下层衬底PSUB分离。
按照惯例，每个浮栅晶体管TFG包括掺杂有第二导电类型的源极区域S和漏极区域D，以及浮栅FG和控制栅极CG，它们例如由多晶硅制成并通过控制栅极电介质ONO相互隔开。浮栅位于阱PW表面上形成的隧道氧化层OXT上。
每个存取晶体管TA允许选择一行单元，并且是MOS晶体管，其栅极GTA是掩埋在p型阱中的栅极，并且通过栅极电介质OXTA(通常为二氧化硅)与该阱电绝缘。垂直栅极GTA的栅极材料mGTA例如是多晶硅。
位于容纳垂直栅极GTA的沟槽的底部和掩埋层NISO之间的第二导电类型的注入区域RI允许与掩埋层NISO一起形成存取晶体管TA的源极区域。
图9示出了在同一半导体衬底1上共同制造根据如上参考图1至图7所述的示例的电容元件C和与参考图8描述的那些类型相同的非易失性存储器单元CEL的过程的实施方式的示例。
根据上面参考图4和图5描述的实施例形成辅助层200-210-230的步骤912和形成存储器EE的三阱PW的步骤914在共同的步骤910中实现。
具体地，三阱PW的形成包括形成掩埋半导体层NISO和第二导电类型的半导体阱NW，并且通常在阱NW的表面中形成具有高度掺杂的接触再分布层，其具有与辅助半导体层200-210-213的元件相同的性质。
同样，所述沟槽TR和垂直栅极存取晶体管TA在共同的步骤920中形成。
具体地，存取晶体管TA的垂直栅极GTA的形成928包括与属于电容元件C的沟槽的蚀刻相同性质的沟槽的蚀刻922，形成与形成绝缘包层7的步骤924相同性质的栅极电介质OXTA，以及填充栅极材料mGTA的步骤，其性质与在所述沟槽TR的中心部分5中形成导电材料的步骤926相同。
根据上面参考图6和图7描述的实施例形成辅助层300的步骤932，以及在浮栅晶体管的阱中形成反向注入层的步骤934在共同的步骤930中实现。
形成由第一绝缘层17、第一导电层15、第二绝缘层27和第二导电层25构成的结构的步骤在步骤940中实现，这与存储器EE的浮栅晶体管TFG的形成相同。
具体地，形成第一绝缘层17的步骤941与形成隧道氧化物OXT的步骤942具有相同的性质；形成第一导电层15的步骤943与形成多晶硅浮栅层FG的步骤944具有相同的性质；形成第二绝缘层27的步骤945与形成分离浮栅晶体管TFG的栅极的氧化硅-氮化物-氧化物层ONO的步骤相同；形成第二导电层25的步骤947与形成多晶硅控制栅极层CG的步骤948具有相同的性质。
因此，对于传统的制造步骤，例如制造存储器装置EE的存储器单元CL所需的步骤，已经生产出电容元件C，其利用由绝缘体隔开的三种类型的导电材料界面，并在深度上利用衬底(或阱)以最大化所述界面的面积而不占用前侧表面上的空间。
换句话说，电容元件结构的这个例子允许其每单位面积(即，在阱的前侧占据的每单位面积)的电容最大化。
举例来说，这种实施例的每单位面积的电容可以是15至20fF/μm2，而传统的电容元件具有基本上6fF/μm2的每单位面积的电容。
此外，本实用新型不限于这些实施例和实施方式，而是包括其任何变体；例如，制造电容元件C的步骤可以与制造存储单元的所述传统步骤分开实现，即以专用于制造电容元件C的方式实现；同样地，如图所示，第一和第二导电类型可以分别是p型和n型，或者相反可以分别为n型和p型。
在本文中，根据一个方面，提供了一种集成电路，包括：半导体衬底，其包含掺杂有第一导电类型的至少一个半导体阱；电容元件，其包括至少一个沟槽，其包括包覆有绝缘包层的导电中心部分，并从第一侧垂直延伸到所述阱中，第一导电层覆盖位于第一侧上的第一绝缘层，第二导电层覆盖位于第一导电层上的第二绝缘层，导电中心部分与第一导电层电耦合或连接，从而形成电容元件的第一电极，第二导电层和阱电耦合或连接，从而形成电容元件的第二电极，绝缘包层、第一绝缘层和第二绝缘层形成电容元件的介电区域。
因此，所述至少一个沟槽允许第一电极的面积在阱的深度中被最大化，因此电容元件的每单位面积的电容将增加。
根据一个实施例，辅助半导体层被配置为在阱中形成少数载流子源。
辅助半导体层有利地掺杂有与第一导电类型相反的第二导电类型，并且旨在接收偏置电压。
由于辅助层掺杂有与阱的导电类型相反的导电类型，辅助层形成少数载流子源，其允许电容元件在累积模式和反转模式下使用(即，两者在其电极之间具有正电压和负电压)。
例如，辅助半导体层包括位于阱下方和所述至少一个沟槽下方的掩埋层，以及从第一侧延伸到掩埋层的接触段。
辅助半导体层可以包括辅助接触区域，该辅助接触区域与第一侧齐平并且电耦合或连接到第二电极。
所述至少一个沟槽还可以包括第二导电类型的注入区域，其位于包覆有所述包层的所述中心部分的底部与掩埋层之间。
例如，辅助半导体层与阱中的第一侧齐平。
辅助半导体层可以包括从第一侧延伸并且电耦合或连接到第二电极的辅助接触区域。
根据一个实施例，所述集成电路包括存储器装置，所述存储器装置包括具有非易失性存储器单元的存储器平面，所述非易失性存储器单元配备有存取晶体管以及浮栅晶体管，每个存取晶体管具有垂直栅极，所述至少一个沟槽的深度基本上等于所述垂直栅极的深度。
根据一个实施例，其中每个垂直栅极包括包覆有栅极氧化物的栅极材料，所述导电中心部分的材料与所述栅极材料具有相同的性质，并且所述绝缘包层的材料与所述栅氧化物具有相同的性质。
根据一个实施例，其中所述浮栅晶体管包括双栅结构，所述双栅结构包括隧道氧化物、导电浮栅、控制栅极电介质和导电控制栅极，第一绝缘层、第一导电层、第二绝缘层和第二导电层形成一种结构，其材料和布置与所述双栅结构的材料和布置具有相同的性质。
根据另一方面，提供了一种制造电容元件的方法，该方法包括：在预先形成在半导体衬底中的掺杂有第一导电类型的阱中：形成从阱的第一侧垂直延伸到所述阱中的至少一个沟槽；在所述至少一个沟槽的侧面和底部上形成绝缘包层；在包覆有绝缘包层的中央部分中形成导电材料；在第一侧上形成第一绝缘层和覆盖第一绝缘层形成第一导电层；在第一导电层上形成第二绝缘层和覆盖第二绝缘层形成第二导电层；在导电中心部分和第一导电层之间创建第一电连接或第一电耦合，形成电容元件的第一电极；在第二导电层和阱之间创建第二电连接或第二电耦合，形成电容元件的第二电极。
根据一种实施方式，该方法包括在半导体衬底中和半导体衬底上制造属于一个存储器平面并配备有具有垂直栅极的存取晶体管和浮栅晶体管的非易失性存储器单元，并且：其中形成至少一个沟槽、形成绝缘包层和形成导电材料与形成存取晶体管的步骤一起进行；在第一侧上形成第一绝缘层和覆盖第一绝缘层的第一导电层和在第一导电层上形成第二绝缘层和覆盖第二绝缘层的第二导电层与制造浮栅晶体管的步骤一起进行。
例如，制造电容元件包括形成辅助半导体层，该辅助半导体层掺杂有与第一导电类型相反的第二导电类型，其与制造存取晶体管的掩埋源极区域层以及将辅助层电耦合或连接到所述第二电极的步骤一起进行。
例如，制造电容元件包括形成辅助半导体层，该辅助半导体层掺杂有与第一导电类型相反的第二导电类型，其与形成浮栅晶体管的发向注入区域，以及将辅助层电耦合或连接到所述第二电极的步骤一起进行。
Claims (15)
1.一种集成电路，其特征在于，包括：
半导体衬底，包含掺杂有第一导电类型的至少一个半导体阱；
电容元件，包括：
至少一个沟槽，从所述半导体衬底的第一侧垂直延伸到所述至少一个半导体阱中，所述至少一个沟槽包括包覆有绝缘包层的导电中心部分；
第一导电层，覆盖位于所述第一侧上的第一绝缘层；和
第二导电层，覆盖位于所述第一导电层上的第二绝缘层；
其中所述导电中心部分和所述第一导电层电耦合以形成所述电容元件的第一电极；
其中所述第二导电层和所述至少一个半导体阱电耦合以形成所述电容元件的第二电极；和
其中所述绝缘包层、所述第一绝缘层和所述第二绝缘层形成所述电容元件的介电区域。
2.根据权利要求1所述的集成电路，其特征在于，所述第一绝缘层将所述导电中心部分和所述绝缘包层与所述第一导电层分开而不进行物理接触。
3.根据权利要求1所述的集成电路，其特征在于，还包括在所述半导体衬底中的辅助半导体层，所述辅助半导体层被配置为在所述至少一个半导体阱中形成少数载流子源。
4.根据权利要求3所述的集成电路，其特征在于，所述辅助半导体层掺杂有与所述第一导电类型相反的第二导电类型，并且还包括所述辅助半导体层的耦合部以接收偏置电压。
5.根据权利要求3所述的集成电路，其特征在于，所述辅助半导体层包括：
在所述至少一个半导体阱下方并且在所述至少一个沟槽下方的掩埋层，以及
从所述第一侧延伸到所述掩埋层的接触段。
6.根据权利要求5所述的集成电路，其特征在于，所述辅助半导体层包括辅助接触区域，所述辅助接触区域与所述第一侧齐平并且电耦合到所述第二电极。
7.根据权利要求5所述的集成电路，其特征在于，所述至少一个沟槽还包括位于所述沟槽的底部和所述掩埋层之间的所述第二导电类型的注入区域。
8.根据权利要求3所述的集成电路，其特征在于，所述辅助半导体层与所述至少一个半导体阱中的所述第一侧齐平。
9.根据权利要求8所述的集成电路，其特征在于，所述辅助半导体层包括从所述第一侧延伸并且电耦合到所述第二电极的辅助接触区域。
10.根据权利要求1所述的集成电路，其特征在于，还包括：
存储器装置，包括具有多个非易失性存储器单元的存储器平面，每个非易失性存储器单元包括包含垂直栅极的存取晶体管和浮栅晶体管，其中所述至少一个沟槽的深度等于所述垂直栅极的深度。
11.根据权利要求10所述的集成电路，其特征在于，所述垂直栅极包括包覆有栅极电介质的栅极材料，其中所述导电中心部分的材料是与所述栅极材料相同的材料，并且其中所述绝缘包层的材料是与所述栅极电介质相同的材料。
12.根据权利要求10所述的集成电路，其特征在于，所述浮栅晶体管包括双栅结构，所述双栅结构包括隧道氧化物、导电浮栅、控制栅极电介质和导电控制栅极，并且其中所述第一绝缘层、所述第一导电层、所述第二绝缘层和所述第二导电层形成具有与所述双栅结构的材料和布置相同的材料和布置的结构。
13.根据权利要求10所述的集成电路，其特征在于，还包括与半导体衬底的所述第一侧齐平的辅助半导体层，所述辅助半导体层被配置为在所述至少一个半导体阱中形成少数载流子源。
14.根据权利要求1所述的集成电路，其特征在于，所述沟槽具有平行于所述第一侧延伸的宽度，所述宽度在5nm和500nm之间。
15.根据权利要求1所述的集成电路，其特征在于，所述沟槽具有垂直于所述第一侧延伸的深度，所述深度在300nm和700nm之间。
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|---|---|---|---|
| GR01 | Patent grant | ||
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