JP5033807B2 - 極めて高いキャパシタンス値のための集積キャパシタの配置 - Google Patents
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Description
本発明は、第１の基板の面上に、基板において充填したポアの形状を有する少なくとも１つのトレンチキャパシタを備える電子装置に関する。
キャパシタ装置のキャパシタンスが、キャパシタ電極の面積、キャパシタ電極間の誘電材料の誘電率、及びキャパシタ電極間の距離の逆数に対応することが周知である。
半導体チップ上の集積回路によって形成される電子装置に含まれるキャパシタ電極の面積を増加させるために、トレンチキャパシタが広く用いられている。トレンチキャパシタにおいて、電極は、基板（ウエハ）に作製したリセス又はポアに堆積した導電層によって形成される。ポア又はトレンチは、例えば基板を局所的にエッチングすることによって作製することができる。そのような特徴の密集した配列の製造は周知である。電極の層は、低圧化学気相蒸着（low-pressure chemical vapor deposition、LPCVD）や原子層蒸着（atomic layer deposition、ALD）などの既知の堆積技術によってポアに形成することができる。導電層は、挿入した誘電層によって互いから及び基板から電気的に絶縁されている。
このように充填されてトレンチキャパシタを形成するポアは、典型的には断面図において「U」字とにている全体の形状を有する。ポアの配列の形で基板に多数のポアを配置し、トレンチキャパシタを含む電子装置において高いキャパシタンス値を達成するために、段階的に等角的に（step-conformal）、すなわち一様に厚い電極層をすべてのポアに堆積させることが知られている。単位面積あたりの容量値として定義されるキャパシタンス密度を用いて、そのようなトレンチキャパシタ装置を特徴付ける。高い表面積のシリコン基板においてエッチングされたポアの配列において成長させたMOS（Metal-Oxide-Semiconductor、金属酸化物半導体）／MIS（Metal-Insulator-Metal、金属−絶縁体−金属）キャパシタ層の積層を用いて、30Vの破壊電圧での約30nF/mm2のキャパシタンス密度値を達成することができる（特許文献１参照）。
二重及び三重の層の積層のトレンチキャパシタがDRAM（dynamic random access memory、ダイナミック・ランダム・アクセス・メモリ）の用途から既知である（特許文献２及び３参照）。しかしながら、これらの文献に記載されているトレンチキャパシタ構造は、典型的には数ボルトの範囲内の低電圧における動作のために設計されている。さらに、DRAM用途におけるトレンチキャパシタは、秒当たり数回の貯蔵された電荷量のリフレッシュを必要とし、該リフレッシュは、10ボルトの範囲内のより高い電圧、又はラジオ周波数（RF）信号のようなより高い周波数の信号を伴う用途において許容できないものである。DRAMメモリー装置は、基板における隣接したポア間の小さい、すなわち深い、マイクロメーター未満のピッチに最適化したトレンチキャパシタをさらに有する。
特許文献４には、断面図において、金属−ポリシリコン−誘電体−ポリシリコンの層配列の形態での充填物を有する２つの長方形形状のトレンチキャパシタを有するトレンチキャパシタ装置が記載されている。この特許文献４によれば、Ta2O5のような高k誘電体材料から作られた誘電体層を用いた場合に30〜100nF/mm2の高い固有キャパシタンス（specific capacitance）値をこの構造によって達成することができる。特許文献４のトレンチキャパシタの電極は基板の電位から独立している。この既知のキャパシタの不利な点は、そのキャパシタンス密度が構造上の設計、すなわち選択した寸法及びトレンチ充填物の材料によって確定されることである。したがって、動作の間に時間が変化する異なる容量の要件を有する異なる用途の目的でこのタイプのキャパシタを使用することは不可能である。
したがって、本発明の目的は、より高い電圧又はより高い周波数の用途に適し、かつポアの充填を行った後にキャパシタンスの変動を可能にするトレンチキャパシタを備える電子装置を提供することにある。
本発明の第１の態様によれば、基板の第１の面上に、基板において充填したポアの形状を有する少なくとも１つのトレンチキャパシタを備える電子装置が提供される。トレンチキャパシタは、少なくとも２つの誘電体層と少なくとも２つの導電層との交互の層の配列の形態のポアの充填物を、該少なくとも２つの誘電体層の各々によって該少なくとも２つの導電層が互いから、かつ基板から電気的に絶縁されるように含み、第１の基板の面上に内部の接触パッドのセットを含み、各内部の接触パッドが導電層の各々又は基板と接続されている。
本発明の電子回路装置において、交互の層の配列は、少なくとも２つの誘電体層と少なくとも２つの導電層とを、該少なくとも２つの誘電体層の各々によって該少なくとも２つの導電層が互いから、かつ基板から電気的に絶縁されるように含む。
典型的には、交互の層の配列は、処理に依存して、垂直又は逆の形態の「U字」形状を有するポアの充填物を形成する。基板においてトレンチ又はポアの形状のホールを形成し、充填する処理を伴うトレンチキャパシタを用いる代わりに、逆構造を別の実施態様として用いることができる。この別の逆構造はピラーキャパシタとして知られている。ピラーキャパシタは、垂直なホールの代わりに基板において垂直なピラーを形成するエッチング処理によって形成される。ピラーキャパシタ構造によって、エッチングした構造間のより大きな空間がもたらされて、より高いキャパシタンスの装置の製造が可能となる。さらに、ピラーキャパシタを用いることによって、キャパシタの堆積した層の構造の均一性にとって有害である、後の処理の間におけるアスペクト比依存のエッチング効果を減少させることが可能となる。また、ガス状試薬及び反応生成物のより容易な三次元の拡散が可能となって、例えば特徴物のドライエッチング及び特徴物へのLPCVD又はALDによって成長させた層の堆積を伴う処理においてより高い反応速度が可能となる。しかしながら、代替のタイプの両方は、本願におけるトレンチキャパシタという用語の下でまとめ、断面図において垂直又は逆の形状の「U」字と類似するポア又はトレンチの長方形の形状などの形状のバリエーションも同様である。
本明細書で使用する「金属層」という用語は、幅広い意味でも理解されるものである。本発明のキャパシタ装置の交互の層の配列は、例えば金属−絶縁体−金属−絶縁体−金属（MIMIM、metal-insulator-metal-insulator-metal）の形態をとってもよく、いずれの金属層もドープされたポリシリコンなどの適切にドープされた半導体層で置き換えることができる。したがって、層配列における「金属」は、概して導電層を含むものとして理解され、第１の金属の「層」が高度にドープされている（低抵抗率の）導電性基板材料自体であってもよい。
本発明の電子回路装置は、第１の基板の面上に内部の接触パッドのセットを有する。各内部の接触パッドは導電層の各々又は基板と接続されている。第１の基板の面上の内部の接触パッドは、トレンチキャパシタの導電層への、又は基板への、又は導電層及び基板への、又は同じ基板状の回路素子、例えばスイッチング装置への内部の電気的なインターフェースを提供する。したがって、内部の接触パッドは、同じトレンチキャパシタの別の導電層（もしくは基板）への、又は別のトレンチキャパシタの導電層（もしくは基板）への相互接続を形成するのに役立つ。当然ながら、２以上の他の導電層への接続も同様に可能である。したがって、キャパシタ電極を、用途特有のニーズに従って、内部の接触パッド間の相互接続の適したネットワークによって設計することができる。本発明の電子回路装置における内部の接触パッドは、外部の装置へのインターフェースではなく、そのような外部の装置へのインターフェースを提供する接触パッドと混同すべきではない。
異なる導電層に個々の内部の接触パッドを設けることによって、スイッチングの機械の範囲が広げられ、例えばキャパシタの固有キャパシタンスを望ましい値に調整することが可能となる。
したがって、本発明の電子装置は、オンチップキャパシタを含む多数の電子回路装置のためのフレキシブルな組立のプラットフォームを提供する。一般的な加工手順を、トレンチ、交互の層の配列及び内部の接触パッドの形成に用いることができる。異なる装置の加工は、典型的には基板上の１又はいくつかの金属層において形成される内部の接触パッド間の相互接続のためのマスク工程の点でのみ異なる。したがって、トレンチキャパシタの導電層間の電気接続、又は複数のトレンチを用いる場合には異なるトレンチキャパシタの導電層間の電気接続について、金属層の構造の形成前に明らかにする必要はない。
よって、トレンチキャパシタの導電層の用途特有の電気接続を、トレンチキャパシタ構造の形成を伴う電子装置の加工工程の後に、適した相互接続をもたらすことによって、又はトレンチキャパシタを含む電子回路の動作中に、すなわちスイッチングによっても作製することができる。このことは、以下に説明する本発明の電子回路の好ましい実施態様においてさらに説明する。
好ましい実施態様において、基板と接続する内部の基板の接触パッドを設け、該接触パッドは低い抵抗率を有する。したがって、本実施態様において、内部の接触パッドのセットは、内部の基板の接触パッドも含む。導電性基板の形態で別の導電「層」を設けることにより、本実施態様の電子装置はスイッチング構成についてより高いフレキシビリティをもたらす。代わりの実施態様において、基板を、少なくとも１つの他の導電層と該導電層の内部の接触パッドを介して接続する。
更なる好ましい実施態様において、内部の接触パッドをトレンチキャパシタの導電層及び基板に一対一となるように接続する。このようにして、異なる導電層間の相互接続に最大のフレキシビリティを提供する。
本発明の電子装置の好ましい実施態様は、複数のトレンチキャパシタを備える。各トレンチキャパシタについて、内部の接触パッドの各セットが設けられている。この実施態様は、本発明の電子装置のフレキシビリティをさらに増大させる。設けられた多数のトレンチキャパシタは、回路設計のためのリソースプラットフォームを形成する。望ましい数のトレンチキャパシタを、特定の電子回路装置におけるニーズに従って、互いとの又は他の回路素子との適した相互接続によって同じチップ上の回路に組み入れることができる。
本実施態様は、複数の導電層の面積を累積してキャパシタ電極を形成することによって、分布したキャパシタ構造の全体のキャパシタンス値の調整において大きいフレキシビリティをもたらす分布したキャパシタ構造を形成することも可能にするものである。望ましいキャパシタンス値に依存して、トレンチキャパシタ構造の上に、共通の電極を共に形成する異なるポアの充填物の各導電層間に形成された相互接続構造の１又はいくつかの金属層において相互接続をもたらすことによって、対応する数のトレンチキャパシタを接続することができる。
特に、好ましい実施態様において、分布したキャパシタ構造の第１のキャパシタ電極を、分布したキャパシタ構造の各トレンチキャパシタからの少なくとも１つの導電層である第１の数の対応する導電層によって形成する。これらの導電層を、それらの各内部の接触パッド間の相互接続によって接続する。
好ましくは、本実施態様において、分布したキャパシタ構造の第２のキャパシタ電極を、分布したトレンチキャパシタ構造の各トレンチキャパシタからの少なくとも１つの導電層である第２の数の対応する導電層によって形成する。ここで、先と同様に、導電層及び基板領域を、各内部の接触パッド間の相互接続によって互いに接続して、第２のキャパシタ電極を形成する。
第２の数の導電層を、第１のキャパシタ電極、すなわち第１及び第２のキャパシタ電極をおよそもしくは正確に等しいか（対称の場合）、又は等しくない（非対称の場合）面積で有する対称的な又は故意に非対称的な電極構成を得るように選択してもよい。
分布したキャパシタ構造の別の実施態様は、先の実施態様に従って、第１の数の導電層によって形成される１の共通の第１の電極を有するいくつかのキャパシタを備える。２又は３以上の第２の電極を設け、それぞれ第１の電極を有する非対称の電極構成を形成し、それ故に各個々の第２の電極は、例えば、第１の電極より小さい面積を有する。以下に、別の実施態様と関連して説明するように、第２の電極を、電子装置の動作中に第２のキャパシタ電極の面積の調整が可能となるように、切り替え可能なように並列に接続して、面積の累積を可能にしてもよい。
２つのキャパシタ電極を有する分布したキャパシタ構造の実施態様の好ましい構成において、第２の電極がグラウンドに接続され、第１の電極が浮遊している、すなわち電気的に接続されていない。本実施態様において、浮遊する第１電極を、第２の電極を形成し、かつ基板及びグラウンド電位に接続される導電層より基板により近い交互の層配列の導電層によって形成することができる。しかしながら、浮遊電極が基板から遠くなる場合ほど、浮遊電極と基板との間の寄生キャパシタンスの減少がより向上する。当然のことながら、浮遊電極を、単独のトレンチキャパシタで実現することもできる。
別の実施態様において、交互の層配列は、２つの誘電体層、２つの導電層に加えて、MIMIM構造において、トレンチキャパシタの第３の導電層又は基板のいずれかを含む。MIMIM構造を、２つのサブキャパシタを含むように構成することができる。例えば、導電層のうち２つを、それらの内部の接触パッド間の相互接続によって接続して、第１及び第２のサブキャパシタの並列な接続を形成し、残存する導電層が両サブキャパシタに共通のキャパシタ電極を形成する。
好ましくは、２つのサブキャパシタの２つの誘電体層が、各層の厚さと、各誘電体層の所与の材料に特有の各誘電率との比率において異なる。キャパシタのキャパシタンスは、一般にこの比率の逆数に対応するので、２つのサブキャパシタは異なるキャパシタンス値を有する。これは、交互の層配列に含まれる誘電体層の異なる厚さの値を選択することによって、又は交互の層配列に含まれる誘電体層の異なる誘電率を適切な材料の選択によって設定することによって達成することができる。当然のことながら、両指標を組み合わせることもできる。
本実施態様を説明するための例として、異なるキャパシタンス値の２つのサブキャパシタを有するMIMIM構成と仮定すると、２つの導電層の異なる内部の接触パッドと基板を接続することによって、第１のキャパシタンス、第２のキャパシタンス、又は第１及び第２のキャパシタンスの並列構成における第１及び第２のキャパシタンスの合計のいずれかを選択することができる。スイッチング素子を備える以下に更に説明する実施態様から明らかであるように、製造プロセス中に、又は動作中に望ましいキャパシタンス値を設定することができる。
更なる好ましい実施態様において、交互の層配列は少なくとも３つの誘電体層と少なくとも３つの導電層とを、少なくとも３つの導電層が少なくとも３つの誘電体層の各々によって互いから及び基板から電気的に絶縁されるように備える。本実施態様を、例えばMIMIMIM（又はMIMIMIS）タイプの層配列によって実施する。このタイプのキャパシタによって、キャパシタンス密度を大幅に増大させ、シリコンにおいて極めて高いキャパシタンスを有するキャパシタ装置を実現することができる。本実施態様で達することができるキャパシタンス値は10〜70Vの破壊電圧で100〜300nF/mm2の範囲内である。したがって、特に高いキャパシタンス密度の要件が定められる新しい用途を想定することができる。そのような用途の例は、パワーマネージメント・ユニット、チャージポンプ用途及びテレビ装置のために切り離すオフデジタル（off-digital）チップである。
それらの形態およびテクスチャについて、交互の層配列の誘電体層は一実地態様において非晶質である。
更なる実施態様において、スイッチング素子を、１のトレンチキャパシタと結合させた内部の接触パッドの１つのセットのうちの２つの内部の接触パッドの間に相互接続し、該スイッチング素子を、第１のスイッチング状態では、２つの内部の接触パッドを互いに電気的に接続するように、第２のスイッチング状態では、２つの内部の接触パッドを互いから電気的に切断するように構成し、該スイッチング素子は制御入力ポートを有し、さらに、第１又は第２のスイッチング状態のいずれかであるように構成し、該スイッチング状態に応じて２つの所定の制御信号を制御入力ポートに印加する。この装置の電子回路によって、動作中に相互接続の構成を変更することが可能になる。スイッチング素子は、好ましくはMOSFETなどのトランジスタ、又は微小電気機械システム（micro-electro-mechanical systems、MEMS）スイッチ、又はPINダイオードである。MOSFETは基板において形成することができる。代わりに、薄膜トランジスタ（thin-film transistor、TFT）を基板上に形成することができる。再び先の実施態様を参照すれば、スイッチング素子を用いて、動作中のサブキャパシタの適切な選択又は組み合わせによってトレンチキャパシタの望ましいキャパシタンス値を設定することができる。スイッチング素子のそれぞれと接続される制御ユニットを設けて、各スイッチング状態を制御することが必須である。
本発明の好ましい実施態様によって、動作中にトレンチキャパシタを接続するか、又は切断することが可能なだけでなく、望ましい効果を得るためにキャパシタンス密度を様々な値に調整することもできる。例えば、中間電極を用いていない場合、より高い破壊電圧を達成することができる。別の例として、底面の電極を用いない場合、基板の効果を減少させることができる。
別の実施態様において、スイッチング素子を用いて、全く同一のトレンチキャパシタの個々の層ではなく、電子装置に含まれる異なるトレンチキャパシタを接続するか、又は切断する。したがって、内部の接触パッドの異なるセットの２つの内部の接触パッド間の少なくとも１つの相互接続はスイッチング素子を含む。先の実施態様と同様に、第１のスイッチング状態では２つの内部の接触パッドを互いに電気的に接続するように、第２のスイッチング状態では２つの内部の接触パッドを互いから電気的に切断するように、スイッチング素子を構成し、スイッチング素子は制御入力ポートを有し、さらに、第１又は第２のスイッチング状態のいずれかであるように構成し、該スイッチング状態に応じて２つの所定の制御信号を制御入力ポートに印加する。
充填したポアは、第１の基板の面と平行して、好ましくは１〜３マイクロメーターの直径、及びトレンチの直径に対するトレンチの深さの比として定義される、10〜30のアスペクト比を有する。そのような大きな側方拡大を用いて、特に高いキャパシタンス密度を、MIMIM、MIMIMIMなどの複数積層の（multiple-stack）層状構造によって得ることができる。そのような装置は、高いキャパシタンスと差動モードでの動作の両方を必要とする回路における用途に適している。そのような回路の例は、RF用途における差動位相ロックループ（phase-locked loops、PLL）、並びにテレビ及びビデオ装置に適用される差動フィルターである。PLLは狭周波数帯のフィルターを必要とし、その理由は、大きいキャパシタンスが必要だからである。差動回路の重要な利点は、ノイズに対して鈍感であることである。
本発明の第２の態様によれば、上述した本発明の第１の態様又はその実施態様の１つの電子装置を備える電子回路が提供される。
本発明の第１の態様に従う電子装置を使用することによって、高キャパシタンス密度、及びトレンチキャパシタ電極の内部の接触パッド間の相互接続又はスイッチング素子によって構成される能力により、非常に費用効率が高い電子回路が可能となる。本発明の第２の態様の電子回路は、デジタルテレビのための費用効果の高いオフチップ切断、パワーマネジメント・ユニットにおける高集積DC-DC変換、及び他の用途における進歩をもたらす。
本発明の第２の態様の電子回路の好ましい実施態様は、本発明の第１の態様又はその実施態様の１つに従う電子装置を備えるチャージポンプ回路を備える。PLL回路又はDC-DC変換回路などのチャージポンプ回路を多くの用途に用いることができる。本発明の第１の態様又はその実施態様の１つに従う電子装置を用いるDC-DC電圧コンバータを、例えば80％より大きい高い効率を有するように構成することができるか、又は既存の集積ソリューションではこれまでのところ不可能である非常に高い電力密度で動作するように構成することができる。浮遊キャパシタ電極を有するという選択肢によって、低い等価直列抵抗（equivalent series resistance、ESR）及び理想に近い低損失の基板への寄生キャパシタンスを有する（入力：出力）１：２、２：１、１：３などの異なるDC-DCのアップコンバーション及びダウンコンバーションのスキームが可能になる。このことは、以下に図面を参照してさらに説明する。周知であるように、ESRとそのグラウンドへの浮遊容量の両方は、電子回路の効率及び信頼度に影響を与えるキャパシタの損失を決定するものである。
チャージポンプの他の用途は、高い充分な電圧以外は利用できない構成、例えばLCD（liquid crystal device、液晶デバイス）のバックライト、CCD（charge-coupled deviced、電荷結合デバイス）、フラッシュランプなどの電子回路に電圧を供給するのに関係している。前述したように、電子装置は、適切にはトレンチキャパシタに加えて、平面キャパシタ、インダクタ、レジスタ及びダイオードなどの他の素子を備える。最も適切には、装置を集積回路などの更なる装置のためのキャリアとして用いる。装置を、ワイヤーボンディング及びはんだボールなどの従来のコネクタと互いに結合してもよい。トレンチが、国際公開第２００４／１１４３９７号パンフレットからそれ自体既知であるような、反対側の面と接触するように装置内に存在し、それによって前記反対側の面を熱損失のために及び接触構造の規定のために使用するのが可能になる。
以下、本発明の電子装置及び電子回路の好ましい実施態様を図を参照して説明する。
図１は、本発明の第１の実施態様に従う電子装置に使用するための、浮遊電極を有するトレンチキャパシタの概略断面図を示す。
図２は、図１の電子装置の加工段階の概略平面図を示す。
図３は、加工段階における本発明の電子装置の第２の実施態様の平面図を示す。
図４は、図３の電子装置を含む電子回路の実施態様を示す。
図５ａ〜図５ｃは、本発明の第３の実施態様の異なる図を示す。
図６は、本発明の第４の実施態様の断面図である。
図７は、本発明の電子装置を備える電子回路の別の例として、チャージポンプコンバータの概略回路図を示す。
図８は、本発明の電子装置を用いる電子回路の第３の例として、位相ロックループ回路の出力回路を示す。
図１は、本発明の第１の実施態様に従う、電子装置１００を形成するトレンチキャパシタの概略断面図を示す。電子装置１００は、高抵抗率シリコン基板１０４においてMIMIMキャパシタ１０２を備える。この図は、本発明の要旨を説明するのに不可欠な構造要素のみが示されているという点で簡略化されている。特に、配線のための金属層の更なる詳細は省略されている。したがって、図示の装置構造は、様々な異なる用途の装置のためのプラットフォームとして考慮することもできる。
以下の段落において、トレンチキャパシタ１０２の構造をより詳細に説明する。
トレンチキャパシタ１０２は、基板１０４中のポア１０６内に形成されている。ポアは、典型的には約1.5μmの直径及び10〜30μmの深さを有する。30μmの深さは、ポアの充填物を堆積させる前にポアを製造するのにドライエッチング技術を用いた場合に達せられる。ウェットエッチング技術を用いた場合、少なくとも200μmの深さを得ることができる。
ポア１０６のポアの充填物は、高nドープ（n++）層１１０と、第１の誘電体層１１２と、導電性ポリシリコン層１１４と、第２の誘電体層１１６と、第２の導電性ポリシリコン層１１８とを含む交互の層配列１０８によって形成され、後者の層がポアの中心を充填する。第１の誘電体層１１２は、熱酸化物と、低圧化学気相蒸着（low pressure chemical vapor deposition、LPCVD）によって成長させた窒化ケイ素層と、テトラエチルオルトシリケート（TEOS）を用いるLPCVDによって堆積した5nmの厚さの第２の酸化物層とからなる名目上30nmの厚さの誘電体層の積層である。ポリシリコン層１１４は、好ましくは、LPCVDによってSiH4及び希釈したPH3から堆積したn型のインサイチュドープしたポリシリコン層である。
ONO層の積層及びポリSiのこのような配列を、第２の誘電体層１１６中の両方の酸化物クラッド層がLPCVDによって堆積したTEOS層である以外は、層１１６及び１１８によって繰り返す。
元のポア１０６及び交互の層配列１０８の個々の層の全体の形状は垂直の「U」字に類似している。電極において鋭いエッジを避けることによって達成できる破壊電圧のためにU字形状が好ましい。したがって、該U字形状が電極１１０、１１４及び１１８の非常に滑らかな表面を有することが好ましい。層構造１０８の設計の選択によって、高い破壊電圧を達成することができる。したがって、電子装置１００は、数十ボルトの範囲内の電圧を扱うように構成されている。
説明した層構造から明らかなように、誘電体層１１２及び１１６によって、本明細書において電極層とも呼ばれる導電層１１０、１１４及び１１８間の電気的な絶縁がもたらされる。
基板１０４は、典型的には、ポア１０６、及び層１１０から１１８の層配列によって設けられるポア充填物１０８に類似している充填したポアの配列を含む。隣接したポア間のピッチは1.5〜3μmの範囲内であるのが好ましい。
基板１０４の最上面１２０上に、層配列を、最上面１２０の表面と平行な水平の層の積層として継続させて、電極のための接触構造を設ける。本例において、ポリシリコン層１１４及び１１８のみにコンタクト１２２及び１２４がそれぞれ設けられる。中間の誘電体層１２６は電気絶縁をもたらす。コンタクト１２２及び１２４は、例えば1μmの厚さのアルミニウム層の電極ガンによる蒸発堆積（electrode-gun evaporative deposition）及びフォトリソグラフィー工程の後のウェットエッチングによって形成される。
1000℃で30分間の炉でのアニーリング工程の後、ポリシリコン層１１４及び１１８の伝導率は1mΩ*cmである。当然のことながら、このアニーリング工程は、ポリSiの堆積後に、少なくとも金属の堆積前に続いて行わなければならない。
したがって、図１のトレンチキャパシタ１０２は、n++-電極層１１０によって形成される浮遊基板電極を有するMIMIMキャパシタ構造を形成する。
図２は、電子装置１００の平面図を示す。n++-電極層１１０が、キャパシタのみの処理において用いた場合にマスクを使用することなく全体的な埋め込みを行うので、この図において可視ではないことに留意されたい。しかしながら、n++-層１１０が誘電体層１１２を取り囲んでいることは明らかである。
コンタクト１２２及び１２４は内部の接触パッド１３２及び１３４とそれぞれ接続されている。内部の接触パッド１３２及び１３４は、各電極層１１４及び１１８を他のトレンチキャパシタの電極層又は電子装置１００の回路素子へ接続するための手段をもたらす。内部の接触パッド１３２及び１３４は、図１のトレンチキャパシタ構造１０２上のいずれの金属の面上にも設けることができる。したがって、各中間誘電体層を貫通するコンタクト開口部１２８及び１３０を形成する必要がある。
前述したように、トレンチキャパシタ１０２の底面の電極とみなすこともできるn++ポリシリコン層１１０は使用しない。それが意味するのは、この層に設けられるコンタクトがないことである。使用しない底面電極を残すと、基板の効果が減少する。しかしながら、当然のことながら、内部の接触パッドを、他の電極又は他の回路素子への接続を形成することなく、底面電極１１０にも設けることができ、それによって同様の効果を得ることができる。けれども、本ケースにおいて、チップ領域を、底面電極１１０の内部の接触パッドを省略することによって確保することができる。100〜300nF/mm2の典型的なキャパシタンス密度に基づいて、10nFのトレンチキャパシタに必要とされる典型的な面積を200〜300μm2のオーダーのものとなるように設計することができる。
図３は、加工段階における本発明の電子装置３００の第２の実施態様の平面図を示す。電子装置３００の全体の構造は、図１及び２を参照して説明した先の実施態様のものと類似している。したがって、以下の説明は、電子装置３００の差異及び可能な追加の構造上の特徴に集中している。
電子装置３００は、別個の基板コンタクト３３６がコンタクト素子３２２及び３２４に加えて設けられている点で電子装置１００とは異なる。アルミニウムで充填されたコンタクト開口部３３８は、基板と内部の接触パッド３４０との間の電気的な接触を構築する。電子装置は、電極層３１４及び３１８を互いに又は電子装置３００に含まれるトレンチキャパシタの他の電極層と接続するだけではなく、基板に相互接続をそれぞれ提供する機会ももたらすものである。コンタクトを設けることにより、電子装置３００のMIMIM構造において、ボンドパッド３３２と３４０、３３２と３３４、又は３３４と３４０を接続することによって異なる容量密度の間を選択することができて、C1＋C2、又はC1、又はC2に従うキャパシタンス値を得ることができる。可能なキャパシタンス値の範囲を得るために、キャパシタンスC1及びC2は異なるものでなければならない。これは、電子装置３００の層の積層３０８の非対称構造によって達成することができる。例えば、第１の誘電体層３１２を、第２の誘電体層３１６より大きく又は小さくすることができる。このようにして、説明するための例を与えるために、内部の接触パッド３３２、３３４及び３４０の間の相互接続に応じて、30、40及び70nF/mm2のキャパシタンス密度を選択することができる。
スイッチと組み合わせて、段階的に調整可能なキャパシタを実現することができる。図４は、電子回路４００の実施態様を示す。以下の説明において、図３の電子装置３００を電子回路４００に用いると仮定する。したがって、キャパシタ４４２及び４４４に、図３のトレンチキャパシタ３０２の構造素子に戻って図４に記載の回路図の機能的な記号を指す参照数字を付与する。
より詳細には、キャパシタ４４２は、トレンチキャパシタ３０２の層３１４及び３１８によって形成される２つの電極を備える。キャパシタ４４４は、層３１８及び基板３０４によって形成される２つの電極を備える。キャパシタ装置３０２と接続した入力−出力回路４４６との間のインターフェースが、内部の接触パッド３３２、３３４及び３４０によってそれぞれ形成されている。入力−出力回路４４６は、入力インターフェース４４８と、出力４５０と、制御回路４５２と、一方の側において制御回路４５２と接続されており、他方の側においてそれぞれ内部の接触パッド３３２、３３４及び３４０を介してトレンチキャパシタ３０２と接続されているスイッチング素子４５４、４５６及び４５８とを備える。
スイッチ４５４から４５８は、好ましくは基板内のMOSFETなどのトランジスタ又は基板上のTFTによって形成されるが、MEMSスイッチ又はPINダイオードであってもよい。留意すべきことは、原子層堆積技術を用いた場合に、スイッチ４５４から４５８を同じプロセスで作製できることである。このことは、典型的には、トレンチキャパシタ３０２と制御回路４５２との間のより低い数の必要な相互接続を結果として生じる。
動作中に、制御回路４５２は、トレンチキャパシタ３０２の望ましい総キャパシタンスに従うスイッチ４５４から４５８のスイッチング状態を設定する。このようにして、動作中に生じ得る、入力信号における周波数の変化、温度又は供給電圧の変化などの所与の状況に反応してキャパシタンスを調整することができ、電子回路４００の応答を所与の入力信号に対し変化させることができる。キャパシタンスを調整することによって、応答を望ましい特性に適応させることができる。したがって、電子装置４００は調整可能なキャパシタを形成する。
図５ａ〜図５ｃは、本発明の電子装置の第３の実施態様５００の様々な図を示す。
図５ａは、図２及び３のものに対応する平面図を示す。しかしながら、本ケースにおいて、共通の内部の接触パッドが内側の電極層５１８及び基板５０４に設けられている。この目的で、接触要素５２２は、内側の電極層５１８も基板５０４も共通のボンドパッド５３４に接続する。中間の誘電体層５２６内の各コンタクト開口部５３０及び５６０をアルミニウムで充填して、電気接触を構築する。それ以外にも、トレンチキャパシタ５０２の構造は、基板５０４が低抵抗率の多孔性シリコン基板であって、図１のn++ポリシリコン層１１０のような外側の電極層の省略が可能である点で図１のトレンチキャパシタ１０２について示すものとは異なる。代わりに、層構造は、ポア５０６の内面上に堆積させるためにONO誘電体層の積層５１２を使用する。ONO層は第１の誘電体層を形成し、0.3〜0.7μmの厚さの第１のポリシリコン層５１４がそれに続く。これに、第２の誘電体層１１６と類似している第２の誘電体層５１６が続く。内側の電極層５１８はトレンチキャパシタ１０２の電極層１１８に類似している。図５ｂは、対応する矢印によって示される側方のX方向に垂直な平面における断面図を示し、図５ｃは、Y方向に沿った断面図を示す。層構造は明らかに相違するものではない一方で、選択した断面は接触要素５２２を明らかにするものである。
図５ａ〜ｃに示す実施態様の加工について、図１及び図２に照らして記載した加工の説明を参照されたい。
図６は、本発明の電子装置の第４の実施態様６００の断面図である。
電子装置６００は、高ドープシリコン基板６０４内のトレンチキャパシタ６０２を備える。トレンチキャパシタ６０２は、ポア６０６内に形成され、第１の誘電体層６１２、第１の導電（電極）層６１４、第２の誘電体層６１６、第２の導電（電極）層６１８、第３の誘電体層６６２及び第３の導電（電極）層６６４からなる層の積層によって形成される。生じた構造は、MIMIMIMキャパシタを形成する。本例において、内側の２つの電極層６１８及び６６４のみに接触要素が設けられている。
図６に示す多層構造は、高k酸化物（例えば、HfO2、Ta2O5など）及びTiN、TaN、Ru、W又はCuなどの金属層を用いてALD又は別の低圧及び低温CVD技術を繰り返すことによって製造される。誘電体層の厚さは10〜30nmの範囲内である。金属層の厚さは50〜100nmの範囲内である。基板の表面において、別個の複数の電極の内部の接触パッドを有する集積キャパシタ構造を構成するように、リソグラフィー技術によって層をパターン化している。ALDの後、金属化したものの伝導率は100〜200μΩ*cmである。キャパシタをスクラッチ保護によって完成させる。
図７は、本発明の電子装置７００を備える電子回路の別の例として、チャージポンプコンバータの概略回路図を示す。図７のブーストチャージポンプコンバータは、回路図の左側に設けられている入力電圧Vinを、図７の回路図の右側のキャパシタC2と並列して測定することができる出力電圧Vout=2Vinに変換するように構成されている。キャパシタC1はキャパシタC2と並列してスイッチS1を介して設けられている。第２のスイッチS2は、チャージポンプコンバータ７００の信号入力７６６とキャパシタC1の第１の電極７６８との間に設けられている。第３のスイッチS3は、第２のスイッチS2と並列して設けられており、信号入力７６６とキャパシタC1の第２の電極７７０との間に接続されている。第２の電極７７０は、第４のスイッチS4を介して参照電位に接続されている。本発明の応用の原則の一般的な意味解釈によれば、単独のMIMIMIMトレンチキャパシタを図７の回路に用いて、キャパシタC1及びC2を実施することができることが理解される。しかしながら、実際の実施において、キャパシタC1及びC2は、適切に相互接続した導電層を有する複数のトレンチキャパシタを含む装置構造の並列したサブキャパシタを形成する。各トレンチキャパシタの各導電層は、キャパシタC1又はC2の各電極とそれぞれ結合している。上述したように、MIMIMIMトレンチキャパシタ構造の使用が可能である。しかしながら、MIMIMトレンチキャパシタの第１のグループがキャパシタC1を形成し、トレンチキャパシタの第２のグループがキャパシタC2を形成する複数のMIMIMトレンチキャパシタを用いて回路を実現することもできる。
ブーストチャージポンプコンバータ７００の動作において、スイッチS1〜S4のスイッチング状態の制御された変化によって、入力電圧を倍増したものが得られる。この動作自体は既知であり、更に詳細に説明しない。しかしながら、先の実施態様の１つに従うキャパシタ装置C1を使用することは、この用途の回路においては新規である。このキャパシタにおいて、電極７６８は浮遊電極である。キャパシタ構造を用いることによって、ゼロボルトとVinとの間で切り替えた際に、キャパシタ装置の寄生キャパシタンスCPARを最小限にする。本発明のキャパシタ装置はまさにこれらの要件を満たすものである。寄生キャパシタンスを非常に低い値に減少させることができ、これにより、チャージポンプの動作中の損失を減少させることができる。２つのキャパシタC1及びC2が異なる値を有する場合、比率を異なる値に設定することができる。例えば、C2=2C1の場合、1:3の入力−出力比が得られる。２つの誘電体層について異なる誘電体層の厚さとするか、異なる材料とするか、又は異なるトレンチキャパシタからより小さい数の導電層を単に相互接続し、サブキャパシタの電極面積を減らすことによって、キャパシタンスを変動させることができる。入力ポート及び出力ポートを交換することによって、比率を逆転させる。留意すべきことは、一実施態様において、例えばキャパシタC2に関連する多くの導電層を接続するか、又は切断して、このキャパシタのキャパシタンスをそれぞれ増加させるか、又は減少させることによって、C1とC2とのキャパシタンス比及びチャージポンプコンバータ７００の入力−出力比が動作中に制御可能であることである。
図８は、本発明の電子装置を用いる電子回路の第３の例として、位相ロックループ回路の出力回路８００を示す。図８の回路図自体は既知である。該回路図は、RF用途における本発明の電子装置の顕著な応用例を成すものである。当該回路は、大きなキャパシタンス値と差動モードにおける動作の両方を必要とする。当該回路の例は、テレビ及びビデオの用途に適用される差動PLL及び差動フィルターである。回路図８００において、2Cと記された２つのキャパシタは浮遊している。基板に組み込まれている浮遊キャパシタを用いることはこのタイプの回路では新規である。図８のPLL出力回路における浮遊キャパシタによって、グラウンドに対する寄生キャパシタが非常に小さいため、高いコモンモードの除去を有する差動モードが可能になる。キャパシタの共通の中央ノードは浮遊しており、それ故にグラウンドに対する電圧において変動させることができる。差動モードでの動作により、回路は、通常すべての回路のノードに影響を及ぼす共通の電圧変動のすべてをフィルタにかけて除去する。２つのキャパシタ2Cのキャパシタンスは、狭い帯域幅を達成するために、数十nFのオーダーで大きくなければならない。
浮遊キャパシタを、ビデオ受信機のための入力フィルタのような他のフィルターに同様に使用することができる。入力フィルタは、望ましい周波数範囲のみ伝送し、すべての側波帯をフィルタにかけて除去する。また、これらの装置において、差動モードによって、外部からの影響によって生じるすべての変化をフィルタにかけて除去することが可能になる。
１００、３００、４００、５００、６００、７００、８００ 電子装置
１０２、３０２、５０２、６０２ トレンチキャパシタ
１０４、３０４、５０４、６０４ 基板
１０６、５０６、６０６ 充填したポア
１０８、３０８、５０８、６０８ 交互の層配列
１１０、１１４、１１８、３１４、３１８、５１４、５１８、 ６１４、６１８、
６６４ 導電層
１１２、１１６、３１２、３１６、５１２、５１６、６１２、６１６、６６２
誘電体層
１１４、１１８ 導電ポリシリコン層
１２０ 基板の最上面
１２２、１２４ コンタクト
１２６、５２６ 中間の誘電体層
１２８、１３０ コンタクト開口部
１３２、１３４、３３２、３３４、３４０ 内部の接触パッド
３２２、３２４ コンタクト素子
３３６ 基板コンタクト
３３８ コンタクト開口部
４００、７００、８００ 電子回路
４４２、４４４ キャパシタ
４４６、４５４、４５６、４５８ スイッチング素子
４４８ 入力インターフェース
４５０ 出力
４５２ 制御回路
５２２ 接触要素
５３０、５６０ コンタクト開口部
５３４ ボンドパッド
７６６ 信号入力
７６８ 第１の電極
７７０ 第２の電極
S1、S2、S3、S4 スイッチング素子
C1、C2 トレンチキャパシタ
2C 電子装置
１０２、３０２、５０２、６０２ トレンチキャパシタ
１０４、３０４、５０４、６０４ 基板
１０６、５０６、６０６ 充填したポア
１０８、３０８、５０８、６０８ 交互の層配列
１１０、１１４、１１８、３１４、３１８、５１４、５１８、 ６１４、６１８、
６６４ 導電層
１１２、１１６、３１２、３１６、５１２、５１６、６１２、６１６、６６２
誘電体層
１１４、１１８ 導電ポリシリコン層
１２０ 基板の最上面
１２２、１２４ コンタクト
１２６、５２６ 中間の誘電体層
１２８、１３０ コンタクト開口部
１３２、１３４、３３２、３３４、３４０ 内部の接触パッド
３２２、３２４ コンタクト素子
３３６ 基板コンタクト
３３８ コンタクト開口部
４００、７００、８００ 電子回路
４４２、４４４ キャパシタ
４４６、４５４、４５６、４５８ スイッチング素子
４４８ 入力インターフェース
４５０ 出力
４５２ 制御回路
５２２ 接触要素
５３０、５６０ コンタクト開口部
５３４ ボンドパッド
７６６ 信号入力
７６８ 第１の電極
７７０ 第２の電極
S1、S2、S3、S4 スイッチング素子
C1、C2 トレンチキャパシタ
2C 電子装置
Claims (11)
- 第１の基板の面上に、基板（１０４，５０４，６０４）における複数のトレンチキャパシタ（１０２，３０２，５０２，６０２）を備える電子装置（１００，３００，４００，５００，６００，７００，８００）であって、各トレンチキャパシタは、
少なくとも２つの誘電体層（１１２，１１６；３１２，３１６；５１２，５１６；６１２，６１６，６６２）及び少なくとも２つの導電層（１１０，１１４，１１８；３１４，３１８；５１４，５１８；６１４，６１８，６６４）の交互の層配列（１０８，３０８，５０８，６０８）であって、少なくとも２つの導電層が少なくとも２つの誘電体層の各々によって互いから及び基板（１０４，５０４，６０４）から電気的に絶縁されている交互の層配列と、
第１の基板の面上の内部の接触パッドのセット（１３２，１３４；３３２，３３４，３４０）であって、前記トレンチキャパシタが設けられるとともに各内部の接触パッドが前記導電層（１１０，１１４，１１８；３１４，３１８；５１４，５１８；６１４，６１８，６６４）の各々と又は前記基板（１０４，５０４，６０４）と接続されている内部の接触パッドのセット
とを含み、
前記複数のトレンチキャパシタが第１のキャパシタ電極を有する分布したキャパシタ構造を構成し、該第１のキャパシタ電極が該分布したキャパシタ構造の各トレンチキャパシタからの少なくとも１つの導電層である第１の数の対応する導電層によって形成され、前記導電層が各内部の接触パッド間の相互接続によって接続されており、
前記分布したキャパシタ構造が少なくとも１つの第２のキャパシタ電極を有し、該第２のキャパシタ電極が該分布したキャパシタ構造の各トレンチキャパシタからの少なくとも１つの導電層である第２の数の対応する導電層によって形成され、前記第２の数の導電層が各内部の接触パッド間の相互接続によって接続されており、
少なくとも１つの第１の導電層（５１８）が前記第１のキャパシタ電極を形成し、少なくとも１つの第２の導電層（５１４）が前記第２のキャパシタ電極を形成し、前記第１のキャパシタ電極（５１８）が内部の基板の接触パッド（５３４，５６０）と接続されており、前記第２のキャパシタ電極（５１５）が浮遊している、
電子装置。 - 前記交互の層配列が、２つの誘電体層と、２つの導電層と、さらに、MIMIM構造において、第３の導電層又はトレンチキャパシタの基板のいずれかを備える請求項１記載の電子装置。
- 前記２つの誘電体層が、各層の厚さと各誘電体層の所定の材料に特有の各誘電率との間の比率において異なる請求項１又は２記載の電子装置。
- 前記交互の層配列（１０８，３０８，５０８，６０８）に含まれる前記誘電体層の厚さの値が互いに異なる請求項３記載の電子装置。
- 前記交互の層配列（１０８，３０８，５０８，６０８）に含まれる前記誘電体層の誘電率が互いに異なる請求項３記載の電子装置。
- 前記交互の層配列（６０８）が、少なくとも３つの誘電体層（６１２，６１６，６６２）と、少なくとも３つの導電層（６１４，６１８，６６４）とを、前記少なくとも３つの導電層が該少なくとも３つの誘電体層の各々によって互いから及び基板から電気的に絶縁されるように備える請求項１記載の電子装置。
- 充填したポア（１０６，５０６，６０６）が、1〜3マイクロメーターの直径と、10〜30のトレンチの直径にわたるトレンチの深さの比として定義されるアスペクト比を有する請求項１記載の電子装置。
- 少なくとも100nF/mm2のキャパシタンス密度と10〜70Vの破壊電圧を有するように構成されている請求項１記載の電子装置。
- 請求項１記載の電子装置を備える電子回路（４００，７００，８００）。
- 請求項１又は７記載の電子装置（2C）を含むチャージポンプ回路（８００）を備える電子回路。
- DC−DCコンバータとして構成される請求項９記載の電子回路。
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