KR100744464B1 - 집적형 인덕터 및 그 제조방법 - Google Patents

Abstract

본 발명은 집적형 인덕터 및 그 제조방법에 관한 것으로, 기판, 산화막 및 활성층이 적층되어 형성되는 SOI 웨이퍼; 상기 SOI 웨이퍼 상의 소정영역에 형성되는 제1 금속배선; 상기 제1 금속배선과 전기적으로 연결되도록 상기 제1 금속배선의 상부에 형성되는 제2 금속배선; 및 상기 제1 및 제2 금속배선이 일정간격으로 이격되도록 상기 제1 금속 배선과 상기 제2 금속 배선 사이에 형성되며, 상기 제1 및 상기 제2 금속 배선의 전기적 연결을 위해 마련된 제1 비아홀을 포함하는 제1 층간절연막을 포함함으로써, 충실도(Quality factor; Q)를 향상시키고, 최대 충실도(Q)가 발생하는 주파수를 임의의 대역으로 조정할 수 있을 뿐만 아니라 기판으로의 누설전류를 방지하고 인덕터 내부의 발열을 억제할 수 있는 효과가 있다.

집적형 인덕터, SOI, 제1 및 2 금속배선, 층간절연막, 인덕턴스, 캐패시턴스, 충실도, 비아 홀

Description

집적형 인덕터 및 그 제조방법{Integrated inductor and a method for manufacturing the same}

도 1은 본 발명의 일 실시예에 따른 집적형 인덕터를 설명하기 위한 평면도.

도 2는 본 발명의 일 실시예에 따른 집적형 인덕터를 설명하기 위한 사시도.

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 집적형 인덕터의 제조방법을 설명하기 위한 단면도.

*** 도면의 주요 부분에 대한 부호 설명 ***

100 : SOI 웨이퍼, 110 : 기판,

120 : 산화막, 130 : 활성층,

200 : 제1 금속배선, 300 : 제1 층간절연막,

310 : 비아 홀, 350 : 제2 층간절연막,

400 : 제2 금속배선

본 발명은 정보통신용 RF/아날로그/디지털 통합칩(SoC)을 제작하는데 필수적인 초고주파 집적회로(MMIC)의 구성요소인 집적형 인덕터 및 그 제조방법에 관한 것으로, 기판으로의 누설전류를 방지하고 인덕터 내부의 발열을 억제할 수 있도록 한 집적형 인덕터 및 그 제조방법에 관한 것이다.

일반적으로, 고주파(Radio Frequency; RF) 소자로서 고주파 집적회로(RF IC) 및 아날로그/디지털 IC의 원칩화를 위한 연구가 많이 이루어지면서 부피를 줄이고 높은 충실도(Quality factor; Q)를 가지는 인덕터(Inductor)에 관한 연구는 꾸준히 이루어지고 있으며, RF/아날로그/디지털 통합칩(SoC)을 제작하는데 가장 적합한 기술로서 초고주파 집적회로(MMIC) 기술이 가장 각광을 받고 있다.

상기 초고주파 집적회로(MMIC) 기술은 트랜지스터를 포함하는 능동소자와 인덕터, 커패시터 및 저항 등을 한 칩에 집적하는 기술로 이중 가장 많은 면적을 차지하는 인덕터의 영향은 상당하다.

상기 RF/아날로그/디지털 통합칩(SoC)을 제작하는데 가장 적합한 기술로서 SiGe BiCMOS 기술이 각광을 받고 있다. 이러한 SiGe BiCMOS 기술은 RF/아날로그 회로에 적합한 SiGe HBT와 디지털회로에 적합한 CMOS를 한 기판 상에 집적화 한 것으로서, 이중 CMOS는 저전력화를 목적으로 SOI 기판을 사용하는 추세이다.

종래의 기술은 집적화된 박막 인덕터를 이용하여 충실도(Q) 특성을 향상시키기 위하여 단순형 또는 개량형 인덕터 위에 도금 공정을 추가하여 금속선을 두껍게 만드는 방법, 본딩 와이어(bonding wire)를 이용하여 3차원 인덕터를 제작하는 방법 또는 3층 이상의 다층 금속선을 형성한 후 2층과 3층의 금속선을 많은 비아(via)들로 단순히 연결하여 금속선의 단면적을 증가시켜 인덕터의 저항을 낮춤으로 충실도(Q)를 향상시키는 방법 등이 제안되었다.

그러나, 상기한 종래의 방법들은 모두 제작상의 어려움, 제작 단가 상승, 재현성(reliability) 부족, 일반 반도체 공정 특히, 실리콘을 기반으로 하는 공정과의 호환성 부재 및 제작 시간 지연 등의 문제점이 있다.

본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 사용된 금속배선에 의해 발생하는 자기 인덕턴스와 금속배선간의 상호 인덕턴스를 최대화함과 동시에 다른 공정과의 호환성을 유지하면서 추가적인 공정 없이 재현성이 높고 충실도(Q) 특성이 우수하며, 주어진 상층 금속배선의 형태에 의해 얻어진 인덕턴스를 감소시키지 않으면서 임의의 주파수 대역에서 최대 충실도(Q)가 나올 수 있도록 조정함으로써, 기판으로의 기생 저항을 줄이고 누설 전류를 방지하며, 인덕터 내부의 발열을 억제할 수 있도록 한 집적형 인덕터 및 그 제조방법을 제공하는데 있다.

전술한 목적을 달성하기 위하여 본 발명의 제1 측면은, 기판, 산화막 및 활성층이 적층되어 형성되는 SOI 웨이퍼; 상기 SOI 웨이퍼 상부의 소정영역에 형성되는 제1 금속배선; 상기 제1 금속배선과 전기적으로 연결되는 제2 금속배선; 및 상기 제1 및 제2 금속배선이 일정간격으로 이격되도록 그 사이의 영역에 형성되는 제1 층간절연막을 포함하여 이루어진 집적형 인덕터를 제공하는 것이다.

본 발명의 제2 측면은, (a) 기판, 산화막 및 활성층이 적층된 SOI 웨이퍼를 형성하는 단계; (b) 상기 SOI 웨이퍼 상부의 소정영역에 제1 금속배선을 형성하는 단계; (c) 상기 제1 금속배선 상부의 소정영역이 노출되도록 상기 제1 금속배선을 감싸는 제1 층간절연막 패턴을 형성하는 단계; 및 (d) 노출된 상기 제1 금속배선을 통해 접속되도록 제2 금속배선을 형성하는 단계를 포함하여 이루어진 집적형 인덕터의 제조방법을 제공하는 것이다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 1은 본 발명의 일 실시예에 따른 집적형 인덕터를 설명하기 위한 평면도이고, 도 2는 본 발명의 일 실시예에 따른 집적형 인덕터를 설명하기 위한 사시도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 집적형 인덕터는, 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 웨이퍼(100), 제1 금속배선(200), 제1 층간절연막(300) 및 제2 금속배선(400)을 포함하여 구성된다.

여기서, 상기 SOI 웨이퍼(100)는 후술하는 도 3a 내지 도 3d에 도시한 바와 같이 기판(110), 산화막(120) 및 활성층(130)이 적층되어 이루어진다.

제1 금속배선(200)은 상기 SOI 웨이퍼(100) 상의 소정영역에 형성되어 있다. 이러한 제1 금속배선(200)의 재료로는 예컨대, 알루미늄(Al)/티탄(Ti)/질화티탄(TiN) 등의 물질들로 형성됨이 바람직하다.

한편, 본 발명의 일 실시예에 따른 제1 금속배선(200)은 정방형의 나선 형태로 구현되었지만, 이에 국한하지 않으며, 원형 또는 다각형 등의 나선형태로 구현될 수도 있다.

제1 층간절연막(300)은 제1 금속배선 상에 제1 및 제2 금속배선(200 및 400)사이에서 상기 제1 및 제2 금속배선(200,400)이 소정 이격되도록, 예컨대, 사각기둥 형태로 형성되며, 사각 기둥형태의 제1 층간절연막(300)은 복수개가 서로 떨어져서 형성되어 있다. 이러한 제1 층간절연막(300)은 상기 제1 및 제2 금속배선(200 및 400)을 일정간격으로 이격시킴과 아울러 서로 전기적으로 연결되도록 그 내부에 소정의 제1 비아홀(Via hole, 연결접점)(310, 도 3c 참조)이 형성되어 있다. 제1 층간절연막(300)은 IMD(Inter-metal Dielectrics) 산화물질로서 예컨대, 산화막(Oxide)으로 이루어짐이 바람직하다.

삭제

한편, 상기 제1 금속배선(200)과 상기 제1 층간절연막(300) 사이의 제1 금속배선(200) 상에는 제1 금속배선(200)을 둘러싸도록 소정두께의 제2 층간절연막(350, 도 3a 내지 도 3d 참조)이 추가적으로 더 형성될 수 있다. 이러한 제2 층간절연막(350)은 예컨대, SiO_XN_Y 물질로 이루어짐이 바람직하다. 제2 층간절연막(350)에는 제1 층간절연막(300)의 제1 비아홀(310)과 연통하는 제2 비아홀(320)이 형성된다.

제1 층간절연막(300) 상에는 제1 및 제2 비아 홀(310,320)을 통해 상기 제1 금속배선(200)과 전기적으로 연결되는 상기 제2 금속배선(400)이 형성되어 있다.

이러한 제2 금속배선(400)은 전술한 제1 금속배선(200)과 동일한 형태로 이루어지며, 그 재료로는 예컨대, 알루미늄(Al)/티탄(Ti)/질화티탄(TiN) 등의 물질들로 형성됨이 바람직하다.

한편, 상기 제1 및 제2 금속배선(200 및 400)은 서로 평행하거나 전류 흐름 이 서로 동일하게 배치되며, 전기적으로 병렬 분기된 형태를 갖도록 형성됨이 바람직하다.

전술한 본 발명의 일 실시예에 따른 집적형 인덕터의 구조는 현재 저전력용으로 채용이 확산되고 있는 SOI CMOS와 같은 기판에 우수한 충실도(Q)를 발생시키면서, 동시에 최대 충실도(Q)를 발생시키는 주파수를 원하는 주파수 대역으로 조정하기 위해 상층 금속배선 즉, 제2 금속배선(400)을 이용하여 인덕터를 생성시킬 때, 상기 제2 금속배선(400)과 평행한 정방형의 하층 금속배선 즉, 제1 금속배선(200)을 소정의 제1 및 제2 비아홀(310, 320)을 통해 병렬로 분기하여 함께 사용하는 것을 특징으로 한다. 이러한 방법으로 충실도(Q)는 높이면서, 최대 충실도(Q)가 발생하는 주파수의 위치를 조정할 수 있다.

상기 제2 금속배선(400)이 인덕턴스의 대부분을 형성하는 역할을 감당하지만, 상기 제1 금속배선(200)을 상기 제2 금속배선(400)에 평행하게 정방형으로 배치하여 상기 제1 금속배선(200) 자체에 의한 자기 인덕턴스, 평행한 제1 금속배선(200)끼리의 상호 인덕턴스 및 제1 금속배선(200)과 제2 금속배선(400)의 평행한 부분에 의한 상호 인덕턴스를 동시에 형성시켜 충실도(Q)를 향상시킬 수 있다.

또한, 상기 제1 금속배선(200)과 상기 제2 금속배선(400)이 전기적으로 병렬로 구성됨으로써, 서로 평행한 부분으로 분기되어 있는 구간에서는 금속배선의 저항이 크게 감소하게 되어, 상기 제1 금속배선(200) 배열에 따른 기생 캐패시턴스 발생과 이에 따른 충실도(Q) 감소를 보상하게 된다.

또한, 상기 제1 금속배선(200)과 상기 제2 금속배선(400)의 평행한 면적을 임의로 조절하는 것이 가능하기 때문에, 상기 제1 금속배선(200)에 의한 캐패시턴스 성분을 원하는 부분만큼 변화시켜줄 수 있어 금속배선의 저항 성분과 캐패시턴스 성분에 의해 결정되는 최대 충실도(Q) 발생 주파수 대역을 임의로 조정할 수 있다.

또한, 이러한 병렬 분기 인덕터를 상기 SOI 웨이퍼(100) 상에 구현함으로써, 기판으로의 기생 저항을 줄임으로써, 누설 전류를 방지하고 인덕터 내부의 발열을 억제할 수 있다.

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 집적형 인덕터의 제조방법을 설명하기 위한 단면도이다.

도 3a를 참조하면, 기판(110), 산화막(120) 및 활성층(130)이 적층된 SOI 웨이퍼(100)를 형성한다.

여기서, 상기 기판(110)은 p형으로 약 6 내지 100Ωㆍcm 정도이다. 고저항 기판은 저농도로 도핑된 기판으로써 기판 커패시턴스가 작아지므로 성능이 좋으나 가격이 다소 비싼 단점이 있다.

기판(110) 상에 형성되는 상기 산화막(120)은 약 0.3 내지 2㎛정도의 두께범위로 형성되며, 두꺼운 것이 좋으나 절연체가 두꺼운 SOI는 가격이 비싼 단점이 있다.

산화막(120) 상에 형성되는 상기 활성층(active layer)(130)은 약 500 내지 1000Å 정도의 두께범위로 형성됨이 바람직하다.

도 3b를 참조하면, 상기 SOI 웨이퍼(100) 상부의 소정영역에, 예컨대, 알루미늄(Al)/티탄(Ti)/질화티탄(TiN) 등의 물질들을 이용하여 제1 금속배선(200)을 형성한 후, 상기 제1 금속배선(200)을 감싸도록 예컨대, SiO_XN_Y 물질로 제2 층간절연막(350)을 형성한다. 이러한 제2 층간절연막(350)은 경우에 따라 생략될 수 있다.

한편, 상기 제1 금속배선(200)은 정방형, 원형 또는 다각형 등의 나선형태로 형성됨이 바람직하다.

도 3c를 참조하면, 상기 제2 층간절연막(350)의 상부에 소정두께의 제1 층간절연막(300)을 형성한 후, 소정의 식각마스크를 이용하여 상기 제1 금속배선(200)의 소정영역이 노출되도록 상기 제1 및 제2 층간절연막(300 및 350)의 소정영역에 소정 폭의 비아 홀(Via hole)(310, 320)을 형성한다.

이때, 상기 제1 층간절연막(300)은 IMD(Inter-metal Dielectrics) 산화물질로서 예컨대, 산화막(Oxide)으로 형성함이 바람직하다.

도 3d를 참조하면, 상기 비아 홀(310, 320)을 통해 상기 노출된 제1 금속배선(200) 및 상기 제1 층간절연막(300) 상에 제2 금속배선(400)을 형성한다. 이에 따라, 상기 제2 금속배선(400)은 상기 비아 홀(310, 320)을 통해 상기 제1 금속배선(200)과 전기적으로 연결된다.

이때, 상기 제2 금속배선(400)은 예컨대, 알루미늄(Al)/티탄(Ti)/질화티탄(TiN) 등의 물질들을 이용하여 상기 제1 금속배선(200)과 동일한 형태로 형성됨이 바람직하다.

전술한 본 발명에 따른 집적형 인덕터 및 그 제조방법에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.

이상에서 설명한 바와 같은 본 발명의 집적형 인덕터 및 그 제조방법에 따르면, 정보통신용 반도체 소자로서 RF/아날로그/디지털 통합칩(SoC)을 제작하는데 필요한 인덕터 기술의 특성 개선을 위하여 SOI 공정을 이용하여 병렬 분기 인덕터의 기판 손실 특성을 개선하고, 나노급 CMOS 소자공정으로 활발히 연구중인 SOI 기판을 이용한 병렬 분기 인덕터의 형성방법을 제공한다.

또한, 본 발명에 따르면, 현재 저전력용으로 나노급 소자 제작시 채용이 확산되고 있는 SOI CMOS와 같은 기판에 SOI 장치용 병렬 분기 인덕터를 형성함으로써, 기판 저항의 손실을 감소시키고, 저전압/저전력 동작이 가능한 RF/아날로그/디지털 통합칩의 구현할 수 있는 이점이 있다.

또한, 본 발명에 따르면, 제1 금속배선과 제2 금속배선이 평행하도록 구조를 배열하고, 평행한 부분의 면적을 임의로 조절함으로써, 충실도(Q)를 향상시키고 최대 충실도(Q)가 발생하는 주파수를 임의의 대역으로 조정할 수 있으며, 기존 반도체 공정 및 타 공정과 호환성이 높으면서, 간단한 구조로 재현성이 뛰어난 이점이 있다.

Claims (12)

1. 기판, 산화막 및 활성층이 적층되어 형성되는 SOI 웨이퍼;

   상기 SOI 웨이퍼 상의 소정영역에 형성되는 제1 금속배선;

   상기 제1 금속배선과 전기적으로 연결되도록 상기 제1 금속배선의 상부에 형성되는 제2 금속배선; 및

   상기 제1 및 제2 금속배선이 일정간격으로 이격되도록 상기 제1 금속배선과 상기 제2 금속배선 사이에 형성되며, 상기 제1 및 상기 제2 금속 배선의 전기적 연결을 위해 형성된 제1 비아홀을 포함하는 제1 층간절연막

   을 포함하는 것을 특징으로 하는 집적형 인덕터.
2. 제 1 항에 있어서, 상기 제1 층간절연막은 IMD 산화물질로 이루어진 것을 특징으로 하는 집적형 인덕터.
3. 제 1 항에 있어서,

   상기 제1 금속배선과 상기 제1 층간절연막 사이에 상기 제1 금속배선상에 상기 제1 금속배선을 감싸도록 형성되며, 상기 제1 비아홀과 연통하도록 형성된 제2 비아홀을 포함하는 소정두께의 제2 층간절연막을 더 포함하는 것을 특징으로 하는 집적형 인덕터.
4. 제 3 항에 있어서, 상기 제2 층간절연막은 SiO_XN_Y 물질로 이루어진 것을 특징으로 하는 집적형 인덕터.
5. 제 1 항에 있어서, 상기 제1 및 제2 금속배선은 정방형, 원형 또는 다각형 중 어느 하나의 나선형태로 이루어지며, 서로 평행하게 배치되는 것을 특징으로 하 는 집적형 인덕터.
6. 제 1 항에 있어서, 상기 제1 금속배선은 상기 제2 금속배선과 전류 흐름이 서로 동일하게 배치되는 것을 특징으로 하는 집적형 인덕터.
7. 제 3 항에 있어서, 상기 제1 및 제2 금속배선은 상기 제1 및 제2 층간절연막에 형성된 상기 제1 및 제2 비아홀 중 적어도 하나를 통해 전기적으로 병렬 분기된 형태를 갖도록 형성되는 것을 특징으로 하는 집적형 인덕터.
8. (a) 기판, 산화막 및 활성층이 적층된 SOI 웨이퍼를 형성하는 단계;

   (b) 상기 SOI 웨이퍼 상의 소정영역에 제1 금속배선을 형성하는 단계;

   (c) 상기 제1 금속배선 상에 상기 제1 금속배선의 소정영역이 노출되도록 패터닝된 제1 층간절연막을 형성하는 단계; 및

   (d) 상기 제1 층간절연막 상에 상기 노출된 제1 금속배선과 전기적으로 접속되도록 제2 금속배선을 형성하는 단계

   를 포함하는 집적형 인덕터의 제조방법.
9. 제 8 항에 있어서, 상기 제1 층간절연막은 IMD 산화물질로 이루어진 것을 특징으로 하는 집적형 인덕터의 제조방법.
10. 제 8 항에 있어서, 상기 제1 층간절연막을 형성하기 전에,

    상기 제1 금속배선 상에 상기 제1 금속배선의 소정영역이 노출되도록 패터닝되어 노출된 상기 제1 층간절연막과 연통하는 제2 층간절연막을 형성하는 단계

    를 더 포함하는 것을 특징으로 하는 집적형 인덕터의 제조방법.
11. 제 10 항에 있어서, 상기 제2 층간절연막은 SiO_XN_Y 물질로 이루어진 것을 특징으로 하는 집적형 인덕터의 제조방법.
12. 제 8 항에 있어서, 상기 단계(c)는,

    (c-1) 상기 제1 금속배선을 감싸며 상기 제2 금속 배선과 일정 간격으로 이격되도록 제1 층간절연막을 형성하는 단계;

    (c-2) 상기 제1 금속배선의 소정영역이 노출되도록 상기 제1 층간절연막을 식각하여 비아홀을 형성하는 제1 층간절연막 패턴을 형성하는 단계를 포함하고,

    상기 단계 (d)에서 상기 제2 금속 배선은 상기 제1 층간절연막에 형성된 상기 비아 홀을 통해 상기 제1 금속배선과 전기적으로 접속되는 것을 특징으로 하는 집적형 인덕터의 제조방법.

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