JP2003528469A - ダイ・アタッチメントおよび方法 - Google Patents
ダイ・アタッチメントおよび方法Info
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Abstract
(57)【要約】
第1ペデスタルを有するダイ取り付け面と、第1ペデスタル上に第1半導体ダイを搭載するための第1空洞で形成された第1表面を有する第1半導体ダイとを含む半導体デバイスを形成する方法。さらに、半導体ダイ、第1ペデスタル、または両方の内部の誘電空洞を形成するための構成が提供される。空洞によって、半導体ダイの上部表面上に配置された電子コンポーネントによって生成される場は、誘電空洞を貫通することができる。共通のダイ取り付け面上の第2ペデスタル、および、搭載のための第2空洞を有する第2半導体ダイを含めることにより、実質的に同一表面の精密な整合または第1および第2半導体ダイが提供される。
Description
【0001】
本発明は、高いクオリティ・ファクタの受動コンポーネントをシリコン基板上
に形成する方法およびシリコン基板で形成されたダイのためのダイ・アタッチメ
ントを形成する方法に関する。
に形成する方法およびシリコン基板で形成されたダイのためのダイ・アタッチメ
ントを形成する方法に関する。
【0002】
さらに詳しくは、本発明は、シリコン基板の第1表面上に形成された誘電プラ
ットフォーム下にある空洞の構造に関する。
ットフォーム下にある空洞の構造に関する。
【0003】
より特定すると、本発明は、シリコン・ダイ上に高いクオリティ・ファクタの
受動コンポーネントの構造に結合するシリコン・ダイの強靭なヒートシンクに関
する。
受動コンポーネントの構造に結合するシリコン・ダイの強靭なヒートシンクに関
する。
【0004】
RF集積回路の動作において、信号を濾波し、他の不要な信号に対して区別さ
れた信号を増幅するため、および、他の種類のRF機能のために、周波数選択回
路の提供が必要である。周波数が増加するにつれて、周波数選択コンポーネント
の提供はより解決が難しくなり、特に一体構造においてはなおさらである。
れた信号を増幅するため、および、他の種類のRF機能のために、周波数選択回
路の提供が必要である。周波数が増加するにつれて、周波数選択コンポーネント
の提供はより解決が難しくなり、特に一体構造においてはなおさらである。
【0005】
長年にわたって、多種の周波数選択コンポーネントが開発されてきた。そのう
ちのいくつか、例えば水晶やSAWは、機械的共振によって周波数選択性を提供
する。これらのタイプのデバイスは、高度な材料処理技術を必要とし、また、典
型的なシリコン回路とは異なり、かつ、より高価なパッケージを要求することか
ら、シリコン回路に対する要求と両立しない傾向がある。
ちのいくつか、例えば水晶やSAWは、機械的共振によって周波数選択性を提供
する。これらのタイプのデバイスは、高度な材料処理技術を必要とし、また、典
型的なシリコン回路とは異なり、かつ、より高価なパッケージを要求することか
ら、シリコン回路に対する要求と両立しない傾向がある。
【0006】
その結果、多くの研究は、シリコン上にLC周波数選択機能の提供を試みるこ
とに焦点を合わせてきた。しかしながら、特にインダクタは、「Q」として知ら
れている高いクオリティ・ファクタを伴って形成することが難しいという傾向が
ある。加えて、今まで作られたある種のインダクタは、実際の集積回路上に大き
な領域を要する傾向がある。いくつかのシステムは、個別にパッケージされた周
波数選択コンポーネントを選択し、その結果、パーツの総数が増加する。
とに焦点を合わせてきた。しかしながら、特にインダクタは、「Q」として知ら
れている高いクオリティ・ファクタを伴って形成することが難しいという傾向が
ある。加えて、今まで作られたある種のインダクタは、実際の集積回路上に大き
な領域を要する傾向がある。いくつかのシステムは、個別にパッケージされた周
波数選択コンポーネントを選択し、その結果、パーツの総数が増加する。
【0007】
J. Hartung著 "Integrated Passive Components in MCM-Si Technology and t
heir Applications in RF-Systems"(MCM−Si技術における集積受動コンポ
ーネントおよびRFシステムにおけるそれらの応用)と題する記事、1998 Intl.
Conf. on Multichip Modules and High Density Packaging, IEEE Cat. No. 0-
7803-4850-8/98 (Aug. '98), pp. 256-261には、計測されたQ、および、シリコ
ン・マルチチップ・モジュール上に搭載されたコイルのインダクタンスが掲載さ
れている。L. M. Burns著 "Applications for GaAs and Silicon Integrated Ci
rcuits in Next Generation Wireless Communication Systems"(次世代ワイヤ
レス通信システムにおけるGaAsおよびシリコン集積回路)と題する記事、IE
EE JSSC, Vol. 30, No. 10, Oct. 1996, pp. 1088-1095 には、受信機および送
信機内の受動コンポーネントのモノリシック集積回路を通じて、軽量の携帯通信
製品に対する要望が述べられている。これらの記事は、周波数選択機能のために
、個別回路を結合することによって対処するようなシステム・レベル装置につい
て述べている。
heir Applications in RF-Systems"(MCM−Si技術における集積受動コンポ
ーネントおよびRFシステムにおけるそれらの応用)と題する記事、1998 Intl.
Conf. on Multichip Modules and High Density Packaging, IEEE Cat. No. 0-
7803-4850-8/98 (Aug. '98), pp. 256-261には、計測されたQ、および、シリコ
ン・マルチチップ・モジュール上に搭載されたコイルのインダクタンスが掲載さ
れている。L. M. Burns著 "Applications for GaAs and Silicon Integrated Ci
rcuits in Next Generation Wireless Communication Systems"(次世代ワイヤ
レス通信システムにおけるGaAsおよびシリコン集積回路)と題する記事、IE
EE JSSC, Vol. 30, No. 10, Oct. 1996, pp. 1088-1095 には、受信機および送
信機内の受動コンポーネントのモノリシック集積回路を通じて、軽量の携帯通信
製品に対する要望が述べられている。これらの記事は、周波数選択機能のために
、個別回路を結合することによって対処するようなシステム・レベル装置につい
て述べている。
【0008】
インダクタのモノリシック集積はまた、多様な方法で述べられている。例えば
、A. M. NiknejadおよびR. G. Meyer 著 "Analysis, Design, and Optimization
of Spiral Inductors and Transformers for Si RF IC's"(Si RF IC
のためのスパイラル・インダクタおよび変圧器の分析、デザインおよび最適化)
と題する記事、IEEE JSSC Vol. 33, No. 10, Oct. '98, pp. 1470-1481において
、デザイン・ルールが議論され、動作トレードオフがスパイラル・インダクタの
ために分析される。
、A. M. NiknejadおよびR. G. Meyer 著 "Analysis, Design, and Optimization
of Spiral Inductors and Transformers for Si RF IC's"(Si RF IC
のためのスパイラル・インダクタおよび変圧器の分析、デザインおよび最適化)
と題する記事、IEEE JSSC Vol. 33, No. 10, Oct. '98, pp. 1470-1481において
、デザイン・ルールが議論され、動作トレードオフがスパイラル・インダクタの
ために分析される。
【0009】
J. CraninckxおよびM. Steyaert著 "A 1.8 GHz Low-Phase-Noise Spiral-LC C
MOS VCO"(1.8GHzの低位相ノイズ・スパイラルLCのCMOS VCO)
IEEE Cat. No. 0-7803-3339-X 96 (1996), pp. 30-31において、シリコンおよび
GaAsテクノロジが議論される。導電基板上に形成されたモノリシック・スパ
イラル・インダクタは、スパイラル・インダクタの下の基板内に誘導される大地
電流によって生じた損失により、Qが減少する傾向がある。
MOS VCO"(1.8GHzの低位相ノイズ・スパイラルLCのCMOS VCO)
IEEE Cat. No. 0-7803-3339-X 96 (1996), pp. 30-31において、シリコンおよび
GaAsテクノロジが議論される。導電基板上に形成されたモノリシック・スパ
イラル・インダクタは、スパイラル・インダクタの下の基板内に誘導される大地
電流によって生じた損失により、Qが減少する傾向がある。
【0010】
GaAs基板は半絶縁に作ることができるので、それによって寄生基板電流を
押さえ、もしくは相当に除去するが、あいにくGaAs基板は高価である。加え
て、多くのGaAsデバイスは、シリコン・デバイスよりも高い待機電力を必要
とする。
押さえ、もしくは相当に除去するが、あいにくGaAs基板は高価である。加え
て、多くのGaAsデバイスは、シリコン・デバイスよりも高い待機電力を必要
とする。
【0011】
シリコン基板は、典型的には、能動コンポーネント(例えば、トランジスタお
よび同様のもの)の形成のために軽くドープされたエピタキシャル層をもって提
供される。より強くドープされた基板は、通常は、エピタキシャル層を維持する
ため、かつ、そのエピタキシャル層内に形成されたコンポーネントのための低抵
抗の大地帰還路を提供するために用いられる。加えて、強くドープされた基板は
、ラッチアップ現象の防止に役立つ。
よび同様のもの)の形成のために軽くドープされたエピタキシャル層をもって提
供される。より強くドープされた基板は、通常は、エピタキシャル層を維持する
ため、かつ、そのエピタキシャル層内に形成されたコンポーネントのための低抵
抗の大地帰還路を提供するために用いられる。加えて、強くドープされた基板は
、ラッチアップ現象の防止に役立つ。
【0012】
強くドープされた基板は、能動回路のための大地帰還路を提供するが、それは
また、コイルが基板の上の絶縁層上に形成されるときは、コイルQおよび損失を
減少させることになる。その結果、能動コンポーネントの形成のために用意され
たシリコン基板は、高いQインダクタの形成にはあまり適さない。
また、コイルが基板の上の絶縁層上に形成されるときは、コイルQおよび損失を
減少させることになる。その結果、能動コンポーネントの形成のために用意され
たシリコン基板は、高いQインダクタの形成にはあまり適さない。
【0013】
Qを増加したモノリシック・インダクタを提供するための一つのアプローチは
、基板上に厚い誘電層を形成することである。インダクタは、導電層から適当に
隔離された比較的厚い誘電層を要求する。しかしながら、これが非平面となるこ
とから、他の回路要素の画定のために使用されるフォトリソグラフィック過程の
妨げとなる。加えて、これらの誘電層は、基板内において相当なストレスになる
傾向があるので、基板の湾曲や、その他の問題を生ぜしめる。
、基板上に厚い誘電層を形成することである。インダクタは、導電層から適当に
隔離された比較的厚い誘電層を要求する。しかしながら、これが非平面となるこ
とから、他の回路要素の画定のために使用されるフォトリソグラフィック過程の
妨げとなる。加えて、これらの誘電層は、基板内において相当なストレスになる
傾向があるので、基板の湾曲や、その他の問題を生ぜしめる。
【0014】
したがって、シリコン基板内に高品質で厚い誘電層を形成するためのマスキン
グについて、改良する要求がある。
グについて、改良する要求がある。
【0015】
簡潔に述べると、本発明の見地にしたがって本発明の所望の目的を達成するた
めに、第1基体を有するダイ接着面と、第1基体上に第1半導体ダイを搭載する
ための第1空洞で形成された第1表面を有する第1半導体ダイとを含む半導体デ
バイスを提供する。
めに、第1基体を有するダイ接着面と、第1基体上に第1半導体ダイを搭載する
ための第1空洞で形成された第1表面を有する第1半導体ダイとを含む半導体デ
バイスを提供する。
【0016】
図面において、参照番号は、いくつかの図にわたって対応する要素を示し、本
発明の実施例に従って、一般に参照番号12で指定される誘電プラットフォーム
の実施例である単純化した平面図を示す図1に、先ず着目する。
発明の実施例に従って、一般に参照番号12で指定される誘電プラットフォーム
の実施例である単純化した平面図を示す図1に、先ず着目する。
【0017】
図1は、本発明の実施例に従い、シリコン基板10内に形成された誘電プラッ
トフォーム12を示す集積回路の一部を単純化した平面図である。基板10は、
1又は2以上の領域11を含み、例えば、MOS、バイポーラ・トランジスタ、
ダイオード、その他のこれらと同様の能動電子コンポーネントを支持するために
使用される。能動電子コンポーネントは、従来のCMOS、バイポーラまたはB
iCMOS工程を使用して、領域11内に形成される。誘電プラットフォーム1
2は、境界線9によって輪郭が描かれ、また、領域11は、境界線6によって輪
郭が描かれる。誘電プラットフォーム12は、接続などの受動電子コンポーネン
トを支持するために使用され、それは、例えば、金属またはドープされた多結晶
シリコンにより形成される。
トフォーム12を示す集積回路の一部を単純化した平面図である。基板10は、
1又は2以上の領域11を含み、例えば、MOS、バイポーラ・トランジスタ、
ダイオード、その他のこれらと同様の能動電子コンポーネントを支持するために
使用される。能動電子コンポーネントは、従来のCMOS、バイポーラまたはB
iCMOS工程を使用して、領域11内に形成される。誘電プラットフォーム1
2は、境界線9によって輪郭が描かれ、また、領域11は、境界線6によって輪
郭が描かれる。誘電プラットフォーム12は、接続などの受動電子コンポーネン
トを支持するために使用され、それは、例えば、金属またはドープされた多結晶
シリコンにより形成される。
【0018】
誘電プラットフォーム12は、スパイラル・インダクタなどのインダクタ、も
しくは、ドープされた多結晶シリコンまたは金属抵抗のような薄いフィルム抵抗
を支持するために使用される。プラットフォーム12はまた、絶縁誘電体によっ
て分離された2つの導電板を有するキャパシタを支持するために使用される。導
電板は、それぞれ金属、多結晶(ポリ)シリコンまたは金属シリサイドで形成さ
れる。例えば、金属−絶縁体−金属、ポリ−絶縁体−金属、金属シリサイド−絶
縁体−金属、ポリ−絶縁体−金属、ポリ−絶縁体−金属シリサイド、または、ポ
リ−絶縁体−ポリなどのキャパシタを含む。
しくは、ドープされた多結晶シリコンまたは金属抵抗のような薄いフィルム抵抗
を支持するために使用される。プラットフォーム12はまた、絶縁誘電体によっ
て分離された2つの導電板を有するキャパシタを支持するために使用される。導
電板は、それぞれ金属、多結晶(ポリ)シリコンまたは金属シリサイドで形成さ
れる。例えば、金属−絶縁体−金属、ポリ−絶縁体−金属、金属シリサイド−絶
縁体−金属、ポリ−絶縁体−金属、ポリ−絶縁体−金属シリサイド、または、ポ
リ−絶縁体−ポリなどのキャパシタを含む。
【0019】
誘電プラットフォーム12によって提供される利点は、誘電プラットフォーム
12上に形成された受動コンポーネントが、導電シリコン基板10に対して非常
に低減されたキャパシタンスを有することである。その結果、低減した電力の総
量が、コンダクタ、および、高速デジタル・バスや内部接続のような、誘電プラ
ットフォーム12上に形成されたその他のコンポーネント内の電気信号を切り換
えるために必要となる。
12上に形成された受動コンポーネントが、導電シリコン基板10に対して非常
に低減されたキャパシタンスを有することである。その結果、低減した電力の総
量が、コンダクタ、および、高速デジタル・バスや内部接続のような、誘電プラ
ットフォーム12上に形成されたその他のコンポーネント内の電気信号を切り換
えるために必要となる。
【0020】
増加した電気的なQおよび増加した動作周波数は、誘電プラットフォーム12
上に受動コンポーネントを形成することを可能にするが、これは、The Annual R
eport 1998 of the Instut Fur Halbleiter Physik (Prof. Abbas Ourmased, IH
P 15230, pp. 50-51)において議論される。このレポートに述べれているアプロ
ーチは、コイルQにおける改善を提供するのみならず、深いトレンチに依存し、
それがその後に酸化され、誘電体の総体積のわずか約20%から成るボイドを有
する厚い誘電体を提供する。さらに、これらの構造により、トレンチの方向に相
当なストレスを生み出す結果となる。
上に受動コンポーネントを形成することを可能にするが、これは、The Annual R
eport 1998 of the Instut Fur Halbleiter Physik (Prof. Abbas Ourmased, IH
P 15230, pp. 50-51)において議論される。このレポートに述べれているアプロ
ーチは、コイルQにおける改善を提供するのみならず、深いトレンチに依存し、
それがその後に酸化され、誘電体の総体積のわずか約20%から成るボイドを有
する厚い誘電体を提供する。さらに、これらの構造により、トレンチの方向に相
当なストレスを生み出す結果となる。
【0021】
図の単純化および理解を容易にするために、誘電プラットフォーム12および
領域11の一例のみしか図1に示されていないが、それぞれについて多数の例が
基板10上に形成され得ることが理解されるであろう。
領域11の一例のみしか図1に示されていないが、それぞれについて多数の例が
基板10上に形成され得ることが理解されるであろう。
【0022】
図2は、本発明の実施例に従い、図1に示した誘電プラットフォーム12の一
部を単純化して拡大した平面図である。領域12の境界線9内において、マスク
13が形成され、それは多数の開口20を含む。開口20は、どのような形であ
ってもよいが、図2には六角形の開口20が示される。ある実施例では、マスク
13は、シリコン基板10の一部または全部を酸化することによって形成され、
フォトリソグラフィおよびエッチングがこれに続く。1又は2以上の領域7もま
た、マスク13の一部に形成される。
部を単純化して拡大した平面図である。領域12の境界線9内において、マスク
13が形成され、それは多数の開口20を含む。開口20は、どのような形であ
ってもよいが、図2には六角形の開口20が示される。ある実施例では、マスク
13は、シリコン基板10の一部または全部を酸化することによって形成され、
フォトリソグラフィおよびエッチングがこれに続く。1又は2以上の領域7もま
た、マスク13の一部に形成される。
【0023】
ある実施例では、開口20は、8−8切断線に沿って計測された幅が0.5ミ
クロンと2ミクロンとの間であるように形成される。ある実施例では、開口20
は、約1.2ミクロンの幅を有し、約0.4ミクロン離れるように形成される。
クロンと2ミクロンとの間であるように形成される。ある実施例では、開口20
は、約1.2ミクロンの幅を有し、約0.4ミクロン離れるように形成される。
【0024】
図3は、本発明の実施例に従い、図2の8−8切断線に沿って切断したときの
、処理中における他の段階でのシリコン基板10を単純化した側面図である。図
3は、マスク13を通してシリコン基板10をエッチングすることによって形成
された、開口20および空洞21を有するマスク層13を図示する。ある実施例
では、空洞21は、シリコン基板10の通常の異方性プラズマ・エッチングによ
って形成され、1ミクロンと10ミクロンのと間の深さを有する。ある実施例で
は、空洞は、約3ミクロンの深さを有するようにエッチングされる。ある実施例
では、エッチングは、HBr/NF3/He−02プラズマ中で高速異方性エッチ
ングを用いて行われる。
、処理中における他の段階でのシリコン基板10を単純化した側面図である。図
3は、マスク13を通してシリコン基板10をエッチングすることによって形成
された、開口20および空洞21を有するマスク層13を図示する。ある実施例
では、空洞21は、シリコン基板10の通常の異方性プラズマ・エッチングによ
って形成され、1ミクロンと10ミクロンのと間の深さを有する。ある実施例で
は、空洞は、約3ミクロンの深さを有するようにエッチングされる。ある実施例
では、エッチングは、HBr/NF3/He−02プラズマ中で高速異方性エッチ
ングを用いて行われる。
【0025】
ある実施例では、マスク13は、基板10の一部の従来の酸化によって形成さ
れ、その後に従来のフォトリソグラフィおよび異方性プラズマ・エッチングのよ
うなエッチングが続く。ある実施例では、マスク13は、0.3ミクロンと1.
0ミクロンとの間の厚さを有するように形成される。ある実施例では、マスク1
3は、約0.6ミクロンの厚さを有するように形成される。
れ、その後に従来のフォトリソグラフィおよび異方性プラズマ・エッチングのよ
うなエッチングが続く。ある実施例では、マスク13は、0.3ミクロンと1.
0ミクロンとの間の厚さを有するように形成される。ある実施例では、マスク1
3は、約0.6ミクロンの厚さを有するように形成される。
【0026】
図4は、本発明の実施例に従い、図2の8−8切断線に沿って切断したときの
、処理中における他の段階でのシリコン基板10を単純化した側面図である。シ
リコン基板10の従来の等方性エッチングは、空洞21を拡大し、かつ、空洞2
1を分離する側壁の厚さを薄くするために用いられる。ある実施例では、側壁は
約0.2ミクロンの厚さを有するようにエッチングされる。ある実施例では、側
壁は、0.1ミクロンと0.3ミクロンとの間の厚さを有するようにエッチング
される。
、処理中における他の段階でのシリコン基板10を単純化した側面図である。シ
リコン基板10の従来の等方性エッチングは、空洞21を拡大し、かつ、空洞2
1を分離する側壁の厚さを薄くするために用いられる。ある実施例では、側壁は
約0.2ミクロンの厚さを有するようにエッチングされる。ある実施例では、側
壁は、0.1ミクロンと0.3ミクロンとの間の厚さを有するようにエッチング
される。
【0027】
図5は、本発明の実施例に従い、図2の8−8切断線に沿って切断したときの
、処理中における他の段階でのシリコン基板10を単純化した側面図である。従
来の酸化は、空洞21内で露出されたシリコンの表面の全てを酸化するために用
いられ、マスク13は、厚さを増してマスク14を形成する。ある実施例では、
酸化は、酸化層14を形成するために行われる。ある実施例では、側壁が酸化さ
れ、0.01ミクロンと0.2ミクロンの間の厚さを有する酸化層14’を提供
する。ある実施例では、側壁が酸化され、約0.1ミクロンの厚さを有する酸化
層14’を提供する。
、処理中における他の段階でのシリコン基板10を単純化した側面図である。従
来の酸化は、空洞21内で露出されたシリコンの表面の全てを酸化するために用
いられ、マスク13は、厚さを増してマスク14を形成する。ある実施例では、
酸化は、酸化層14を形成するために行われる。ある実施例では、側壁が酸化さ
れ、0.01ミクロンと0.2ミクロンの間の厚さを有する酸化層14’を提供
する。ある実施例では、側壁が酸化され、約0.1ミクロンの厚さを有する酸化
層14’を提供する。
【0028】
図6は、本発明の実施例に従い、図2の8−8切断線に沿って切断したときの
、処理中における他の段階でのシリコン基板10を単純化した側面図である。従
来の異方性プラズマ・エッチングは、空洞21の底から酸化層14’を除去する
ために使用されるが、空洞21の側壁からは除去しない。
、処理中における他の段階でのシリコン基板10を単純化した側面図である。従
来の異方性プラズマ・エッチングは、空洞21の底から酸化層14’を除去する
ために使用されるが、空洞21の側壁からは除去しない。
【0029】
従来のシリコン・エッチングは、空洞21の下方のシリコンを除去するために
使用され、1または2以上の空洞200を提供する。ある実施例では、シリコン
・エッチングは、主に異方特性を有する高速プラズマ・エッチングである。ある
実施例では、等方性エッチングと異方性エッチングとが交互に行われて空洞20
0が完成する。ある実施例では、1または2以上のピラー17が、空洞200内
であって領域7の下方に形成される。ある実施例では、空洞200は、2ミクロ
ンと15ミクロンとの間の深さを有するように形成され、幅の増加は、0.2ミ
クロンと0.7ミクロンとの間でる。ある実施例では、空洞200は、約5ミク
ロンの深さを有するように形成され、幅の増加は、約0.5ミクロンである。こ
れらのエッチングの結果、空洞200の上方に、シリコンおよびシリコンを基本
とする誘電体から成る懸垂格子(suspended lattice)18が形成される。
使用され、1または2以上の空洞200を提供する。ある実施例では、シリコン
・エッチングは、主に異方特性を有する高速プラズマ・エッチングである。ある
実施例では、等方性エッチングと異方性エッチングとが交互に行われて空洞20
0が完成する。ある実施例では、1または2以上のピラー17が、空洞200内
であって領域7の下方に形成される。ある実施例では、空洞200は、2ミクロ
ンと15ミクロンとの間の深さを有するように形成され、幅の増加は、0.2ミ
クロンと0.7ミクロンとの間でる。ある実施例では、空洞200は、約5ミク
ロンの深さを有するように形成され、幅の増加は、約0.5ミクロンである。こ
れらのエッチングの結果、空洞200の上方に、シリコンおよびシリコンを基本
とする誘電体から成る懸垂格子(suspended lattice)18が形成される。
【0030】
図7は、本発明の実施例に従い、図2の8−8切断線に沿って切断したときの
、処理中における他の段階でのシリコン基板10を単純化して拡大した側面図で
ある。従来の熱酸化は、全ての露出されたシリコンの表面上に二酸化シリコン層
15’を提供し、懸垂格子18を二酸化シリコン15に変換するために使用され
る。その酸化の結果、開口20の幅が減少する。ある実施例では、開口20は約
1.16ミクロンの幅を有し、開口20を分離する二酸化シリコンは、約0.4
4ミクロンの幅を有する。ある実施例では、酸化物15,15’は従来のシリコ
ン酸化層である。
、処理中における他の段階でのシリコン基板10を単純化して拡大した側面図で
ある。従来の熱酸化は、全ての露出されたシリコンの表面上に二酸化シリコン層
15’を提供し、懸垂格子18を二酸化シリコン15に変換するために使用され
る。その酸化の結果、開口20の幅が減少する。ある実施例では、開口20は約
1.16ミクロンの幅を有し、開口20を分離する二酸化シリコンは、約0.4
4ミクロンの幅を有する。ある実施例では、酸化物15,15’は従来のシリコ
ン酸化層である。
【0031】
図8は、本発明の実施例に従い、図2の8−8切断線に沿って切断したときの
、処理中における他の段階でのシリコン基板10を単純化した側面図である。層
55が形成され、開口20の全て、またはほとんどが充填される。層55は、開
口20を封止し、将来的な汚染から空洞20を隔離することができる。層55は
、CVDまたはガス堆積技術を用いて形成することができる。
、処理中における他の段階でのシリコン基板10を単純化した側面図である。層
55が形成され、開口20の全て、またはほとんどが充填される。層55は、開
口20を封止し、将来的な汚染から空洞20を隔離することができる。層55は
、CVDまたはガス堆積技術を用いて形成することができる。
【0032】
ある実施例では、従来のTEOS処理が、酸化層55を堆積するために用いら
れる。層55の構成が、空洞200内にいくらかの二酸化シリコンを堆積する結
果となるが、それでもなお、基板に対する比誘電率および寄生容量における顕著
な改善を提供できることが理解されるであろう。従来のTEOS処理は、部分的
な真空中での基板10の加熱を含み、TEOS層55が開口20を封止した後、
空洞200内が部分的な真空または気体誘電体となる。
れる。層55の構成が、空洞200内にいくらかの二酸化シリコンを堆積する結
果となるが、それでもなお、基板に対する比誘電率および寄生容量における顕著
な改善を提供できることが理解されるであろう。従来のTEOS処理は、部分的
な真空中での基板10の加熱を含み、TEOS層55が開口20を封止した後、
空洞200内が部分的な真空または気体誘電体となる。
【0033】
ある実施例では、酸化層55は、約1.1ミクロンの厚さに形成される。TE
OS酸化層55が形成されて空洞200を封止し、シリコン基板10の表面上お
よび少し下方で次の酸化層55になり、空洞21の上部に充填され、それらを封
止する。ある実施例では、空洞200は気体誘電体を含む。
OS酸化層55が形成されて空洞200を封止し、シリコン基板10の表面上お
よび少し下方で次の酸化層55になり、空洞21の上部に充填され、それらを封
止する。ある実施例では、空洞200は気体誘電体を含む。
【0034】
図9は、本発明の実施例に従い、図2の8−8切断線に沿って切断したときの
、処理中における他の段階でのシリコン基板10を単純化した側面図である。従
来の化学的機械的研磨が、シリコン基盤10の上部表面上に平坦な領域を提供す
るとともに、領域11からいくらかの、あるいは全てのTEOS酸化層55を除
去するために用いられるが、それは前述の能動電子コンポーネントを提供するた
めの次の工程において用いられる。
、処理中における他の段階でのシリコン基板10を単純化した側面図である。従
来の化学的機械的研磨が、シリコン基盤10の上部表面上に平坦な領域を提供す
るとともに、領域11からいくらかの、あるいは全てのTEOS酸化層55を除
去するために用いられるが、それは前述の能動電子コンポーネントを提供するた
めの次の工程において用いられる。
【0035】
その結果、平坦な領域56が、導電シリコン基板10内の空洞200を含む誘
電プラットフォームを完成する。複合構造物の誘電率は、例えば、厚くて主に固
体である誘電層により提供される物に比べて、大いに減少される。加えて、厚い
誘電層、または、エッチングされたトレンチの後の酸化を用いて形成された誘電
層に比べて、減少されたストレスが、シリコン基板10内に誘導される。なぜな
らば、誘電プラットフォームは、酸素から形成される長い部分を含まず、ほとん
どの体積が、シリコン基板10の熱膨張率とは異なる熱膨張率を有する固体によ
って占められていないからである。
電プラットフォームを完成する。複合構造物の誘電率は、例えば、厚くて主に固
体である誘電層により提供される物に比べて、大いに減少される。加えて、厚い
誘電層、または、エッチングされたトレンチの後の酸化を用いて形成された誘電
層に比べて、減少されたストレスが、シリコン基板10内に誘導される。なぜな
らば、誘電プラットフォームは、酸素から形成される長い部分を含まず、ほとん
どの体積が、シリコン基板10の熱膨張率とは異なる熱膨張率を有する固体によ
って占められていないからである。
【0036】
ある実施例では、誘電プラットフォームは、TEOS堆積前の総体積の40%
以上を占めるボイドを含む。これが、約3.9のεRから約2.74の有効εRま
で、約30%の有効誘電率の減少をもたらす。ある実施例では、TEOS堆積前
の総体積の約50%以上を占めるボイドを含む。これが、約3.9のεRから約
2.39の有効εRまで、約39%の有効誘電率の減少をもたらす。空洞200
の構造が、さらなる有効誘電率の減少をもたらす。ある実施例では、二酸化シリ
コン格子18が約3ミクロンの深さで、空洞200が約5ミクロンの深さである
と仮定すると、約1.81の有効誘電率εRが約8ミクロンの深さにわたって提
供される。その結果、誘電プラットフォーム12の層56の上部に形成された受
動素子が、基板10に対する寄生容量を急激に減少させる。
以上を占めるボイドを含む。これが、約3.9のεRから約2.74の有効εRま
で、約30%の有効誘電率の減少をもたらす。ある実施例では、TEOS堆積前
の総体積の約50%以上を占めるボイドを含む。これが、約3.9のεRから約
2.39の有効εRまで、約39%の有効誘電率の減少をもたらす。空洞200
の構造が、さらなる有効誘電率の減少をもたらす。ある実施例では、二酸化シリ
コン格子18が約3ミクロンの深さで、空洞200が約5ミクロンの深さである
と仮定すると、約1.81の有効誘電率εRが約8ミクロンの深さにわたって提
供される。その結果、誘電プラットフォーム12の層56の上部に形成された受
動素子が、基板10に対する寄生容量を急激に減少させる。
【0037】
従来の集積回路は、基板から受動コンポーネントおよびバスを隔離するために
比較的薄い(例えば、1ミクロン以下)誘電層を使用する。これと比べて、本発
明の誘電プラットフォーム12は、実質的により厚い誘電体を提供することがで
きる。加えて、誘電プラットフォーム12は、従来の誘電層について減少された
誘電率を有するように形成することができる。その結果、誘電プラットフォーム
12の有効誘電率は、減少された有効誘電率および増加した厚さの両方によって
減少される。ある実施例では、誘電プラットフォーム12の表面56上に形成さ
れた受動コンポーネントと基板10との間のキャパシタンスに対する有効誘電率
は、従来の誘電層に対しての1から2の間の次数係数の大きさで減少される。そ
の結果、基板に対する寄生容量が大いに減少され、基板抵抗による損失もまた劇
的に減少される。誘電プラットフォーム12上に形成されたコンダクタの電気状
態を切り換えるために必要とされる電流の量もまた劇的に減少され、誘電プラッ
トフォーム12を使用して形成された集積回路のために必要な電力を減少する。
比較的薄い(例えば、1ミクロン以下)誘電層を使用する。これと比べて、本発
明の誘電プラットフォーム12は、実質的により厚い誘電体を提供することがで
きる。加えて、誘電プラットフォーム12は、従来の誘電層について減少された
誘電率を有するように形成することができる。その結果、誘電プラットフォーム
12の有効誘電率は、減少された有効誘電率および増加した厚さの両方によって
減少される。ある実施例では、誘電プラットフォーム12の表面56上に形成さ
れた受動コンポーネントと基板10との間のキャパシタンスに対する有効誘電率
は、従来の誘電層に対しての1から2の間の次数係数の大きさで減少される。そ
の結果、基板に対する寄生容量が大いに減少され、基板抵抗による損失もまた劇
的に減少される。誘電プラットフォーム12上に形成されたコンダクタの電気状
態を切り換えるために必要とされる電流の量もまた劇的に減少され、誘電プラッ
トフォーム12を使用して形成された集積回路のために必要な電力を減少する。
【0038】
例えば、従来のCMOSおよびバイポーラ集積回路は、誘電プラットフォーム
12の近傍領域に形成することができるが、さらに、これらの回路は、誘電プラ
ットフォーム12の平坦な表面上に形成される、例えばスパイラル・インダクタ
やマイクロストリップ伝送路、およびこれらと同様の受動コンポーネントに結合
され、使用される。平坦な表面をシリコン基板10から分離することにより、こ
れらの受動コンポーネントのためにより高いQが得られる。
12の近傍領域に形成することができるが、さらに、これらの回路は、誘電プラ
ットフォーム12の平坦な表面上に形成される、例えばスパイラル・インダクタ
やマイクロストリップ伝送路、およびこれらと同様の受動コンポーネントに結合
され、使用される。平坦な表面をシリコン基板10から分離することにより、こ
れらの受動コンポーネントのためにより高いQが得られる。
【0039】
図10は、本発明の実施例に従い、図1に示した誘電プラットフォーム12の
一部を単純化して拡大した平面図である。図10の誘電プラットフォーム12は
、最初のマスキング層が、領域7の下方の空洞200内に形成された1または2
以上のピラー17の構成に対する措置を含まない図2その他の誘電プラットフォ
ーム12とは異なる。換言すると、領域12の境界線9内で、上述のようにマス
ク13が形成されるが、マスク13は、マスク13の内部に伸びた連続した開口
20から成る。
一部を単純化して拡大した平面図である。図10の誘電プラットフォーム12は
、最初のマスキング層が、領域7の下方の空洞200内に形成された1または2
以上のピラー17の構成に対する措置を含まない図2その他の誘電プラットフォ
ーム12とは異なる。換言すると、領域12の境界線9内で、上述のようにマス
ク13が形成されるが、マスク13は、マスク13の内部に伸びた連続した開口
20から成る。
【0040】
図11は、本発明の実施例に従い、図10の11−11切断線に沿った断面を
、単純化した側面図である。図11は、図10のマスク13を通してシリコン基
板10をエッチングすることによって形成された一連の空洞21を示す。ある実
施例では、空洞21は、15ミクロンの深さにエッチングされる。ある実施例で
は、空洞21は、10ミクロンと30ミクロンとの間の深さを有するように形成
される。空洞の側壁および底面は酸化され、酸化層15を形成する。ある実施例
では、側壁は完全に酸化され、約0.3ミクロンの厚さを有する底面の酸化物が
形成される。ある実施例では、側壁は完全に酸化され、約1ミクロンの厚さを有
する底面の酸化物が形成される。
、単純化した側面図である。図11は、図10のマスク13を通してシリコン基
板10をエッチングすることによって形成された一連の空洞21を示す。ある実
施例では、空洞21は、15ミクロンの深さにエッチングされる。ある実施例で
は、空洞21は、10ミクロンと30ミクロンとの間の深さを有するように形成
される。空洞の側壁および底面は酸化され、酸化層15を形成する。ある実施例
では、側壁は完全に酸化され、約0.3ミクロンの厚さを有する底面の酸化物が
形成される。ある実施例では、側壁は完全に酸化され、約1ミクロンの厚さを有
する底面の酸化物が形成される。
【0041】
図8の層55と類似した層が、開口20を封止するとともに、将来的な汚染か
ら空洞21を隔離するために形成される。この層は、図9に関して述べられたよ
うに平坦にされ、空洞21を封止する平坦な領域を形成する。
ら空洞21を隔離するために形成される。この層は、図9に関して述べられたよ
うに平坦にされ、空洞21を封止する平坦な領域を形成する。
【0042】
図12は、本発明の実施例に従い、誘電プラットフォーム12上に形成された
受動コンポーネント62,64,66、および、領域11に形成されたトランジ
スタ68を含む半導体ダイ60を単純化した平面図である。図12に示すように
、トランジスタ68は、MOSデバイスでもバイポーラ・デバイスでもよい。他
の種類のトランジスタ、ダイオードおよびコンポーネントもまた、従来技術を用
いて半導体ダイ60上に形成し得ることが理解されるであろう。
受動コンポーネント62,64,66、および、領域11に形成されたトランジ
スタ68を含む半導体ダイ60を単純化した平面図である。図12に示すように
、トランジスタ68は、MOSデバイスでもバイポーラ・デバイスでもよい。他
の種類のトランジスタ、ダイオードおよびコンポーネントもまた、従来技術を用
いて半導体ダイ60上に形成し得ることが理解されるであろう。
【0043】
図13A−13Dは、本発明の実施例に従い、図12の33−33の第2線に
沿った断面を、単純化した側面図である。図13Aは、シリコン基板10の裏面
上に形成された保護層70を示す。保護層70は、典型的には、二酸化シリコン
および窒化シリコンから成る。開口は、1または2以上の誘電プラットフォーム
11の下の保護層内に形成することができる。
沿った断面を、単純化した側面図である。図13Aは、シリコン基板10の裏面
上に形成された保護層70を示す。保護層70は、典型的には、二酸化シリコン
および窒化シリコンから成る。開口は、1または2以上の誘電プラットフォーム
11の下の保護層内に形成することができる。
【0044】
図13Bは、空洞76を画定するためのエッチング・マスクに従って、保護層
70を用いて基板10内にエッチングされた空洞76を示す。シリコン基板10
内の空洞76のエッチングは、Ping-Chang Lue およびHenry G. Hughesに付与さ
れた、"Anisotropic Single Crystal Silicon Etching Solution And Method"(
異方性単結晶シリコンのエッチング溶液および方法)と称する米国特許第5,2
07,866号に記述されたエッチング液を用いて行うことができるが、それは
、シリコンのエッチングに関する説明の参考として、ここに包含される。かかる
技術に従って準備されたエッチングは、空洞を作成するために用いられるが、こ
の空洞は図13B−Dに示すように、断面において実質的に台形で、垂直軸に対
して左右対称である。ある実施例では、台形の断面のより大きい内角は、約54
.73度である。
70を用いて基板10内にエッチングされた空洞76を示す。シリコン基板10
内の空洞76のエッチングは、Ping-Chang Lue およびHenry G. Hughesに付与さ
れた、"Anisotropic Single Crystal Silicon Etching Solution And Method"(
異方性単結晶シリコンのエッチング溶液および方法)と称する米国特許第5,2
07,866号に記述されたエッチング液を用いて行うことができるが、それは
、シリコンのエッチングに関する説明の参考として、ここに包含される。かかる
技術に従って準備されたエッチングは、空洞を作成するために用いられるが、こ
の空洞は図13B−Dに示すように、断面において実質的に台形で、垂直軸に対
して左右対称である。ある実施例では、台形の断面のより大きい内角は、約54
.73度である。
【0045】
図13Cは、保護層70内の第2の開口をパターニングおよびエッチングする
ことによって形成された空洞76を形成する、奥まった領域を有する空洞74を
示す。その結果、空洞76は、第1および第2のエッチング段階のコンビネーシ
ョンになる。空洞76は、図11の空洞21の底面上に形成された酸化層15の
ほとんど近くまで広がるように形成される。ある実施例では、空洞76は、周知
の技術を用いてシリコン基板内に前もって形成された埋込エピタキシャル層上で
止まるように形成される。空洞74は、周知の寸法を有し、シリコン基板10上
に形成される回路網に関して一列に並ぶように形成される。シリコンのリッジ7
8は、空洞74のエッジの輪郭を描く。
ことによって形成された空洞76を形成する、奥まった領域を有する空洞74を
示す。その結果、空洞76は、第1および第2のエッチング段階のコンビネーシ
ョンになる。空洞76は、図11の空洞21の底面上に形成された酸化層15の
ほとんど近くまで広がるように形成される。ある実施例では、空洞76は、周知
の技術を用いてシリコン基板内に前もって形成された埋込エピタキシャル層上で
止まるように形成される。空洞74は、周知の寸法を有し、シリコン基板10上
に形成される回路網に関して一列に並ぶように形成される。シリコンのリッジ7
8は、空洞74のエッジの輪郭を描く。
【0046】
図13Dは、保護層70を取り除いた後の空洞74,76、および、誘電プラ
ットフォーム12の底面を露出する異方性シリコン・エッチングを示す。異方性
シリコン・エッチングはまた、空洞74、および、リッジ78の底部および側面
からシリコン材料を除去する。
ットフォーム12の底面を露出する異方性シリコン・エッチングを示す。異方性
シリコン・エッチングはまた、空洞74、および、リッジ78の底部および側面
からシリコン材料を除去する。
【0047】
図13Eは、リッジ78の表面および空洞74の上のボンディング層79の構
成を示す。
成を示す。
【0048】
ある実施例では、プラチナの薄い層が空洞74,76に適用され、そして合金
にされて、プラチナが直接にシリコン材料に接触する領域内にPtSiを形成す
る。そして、例えば誘電プラットフォーム12の底面の二酸化シリコン上に形成
された余分のプラチナは、王水のような従来技術を使用して除去される。さらに
ケイ化物が、例えばチタン、すず、または金の層、またはそれらと同様の金属で
めっきされる。
にされて、プラチナが直接にシリコン材料に接触する領域内にPtSiを形成す
る。そして、例えば誘電プラットフォーム12の底面の二酸化シリコン上に形成
された余分のプラチナは、王水のような従来技術を使用して除去される。さらに
ケイ化物が、例えばチタン、すず、または金の層、またはそれらと同様の金属で
めっきされる。
【0049】
ある実施例では、フォトレジストが空洞76内に堆積される。従来技術を用い
た金属層の堆積に続いて、金属層が空洞76の領域から除去され、誘電プラット
フォームのより低い表面上に金属めっきを有しない誘電プラットフォーム12が
提供される。
た金属層の堆積に続いて、金属層が空洞76の領域から除去され、誘電プラット
フォームのより低い表面上に金属めっきを有しない誘電プラットフォーム12が
提供される。
【0050】
図14は、本発明の実施例に従い、共通のマウント84上に配置された2つの
半導体ダイ80,82を単純化した平面図である。ダイ80は、図10,11に
関連して図示され述べられたような多重誘電プラットフォーム12を含むように
示され、その上に形成されたインダクタ、抵抗、および/またはキャパシタを含
む受動コンポーネント62,64,66を有する。ダイ80,82の両方は、ト
ランジスタ68のような能動コンポーネントを含むように図示される。ダイ80
とダイ82は、例えば、RFチップ80とマイクロプロセッサ82のように異な
ったタイプでもよい。他のタイプの集積回路のダイ82も同様に用いることがで
きることは、当業者にとって周知であろう。ダイ80,82はまた、接点パッド
86を含む。
半導体ダイ80,82を単純化した平面図である。ダイ80は、図10,11に
関連して図示され述べられたような多重誘電プラットフォーム12を含むように
示され、その上に形成されたインダクタ、抵抗、および/またはキャパシタを含
む受動コンポーネント62,64,66を有する。ダイ80,82の両方は、ト
ランジスタ68のような能動コンポーネントを含むように図示される。ダイ80
とダイ82は、例えば、RFチップ80とマイクロプロセッサ82のように異な
ったタイプでもよい。他のタイプの集積回路のダイ82も同様に用いることがで
きることは、当業者にとって周知であろう。ダイ80,82はまた、接点パッド
86を含む。
【0051】
接点パッド86は、典型的には、多様な理由のために形成される。すなわち、
1または2以上の誘電層を経て、ダイ80,82上に他の金属被覆または半伝導
の領域への電気接点の形成を許容するため、プローブを用いて処理中の電気的な
テストを容易にするため、および、ダイ80,82と他の電子コンポーネントの
相互接続を容易にするためである。図を単純にして理解しやすくするために、図
14にはダイ80とダイ82の2つしか示されていないが、より多くの、あるい
は、より少ないダイをマウント84上に搭載し得ることが理解されるであろう。
1または2以上の誘電層を経て、ダイ80,82上に他の金属被覆または半伝導
の領域への電気接点の形成を許容するため、プローブを用いて処理中の電気的な
テストを容易にするため、および、ダイ80,82と他の電子コンポーネントの
相互接続を容易にするためである。図を単純にして理解しやすくするために、図
14にはダイ80とダイ82の2つしか示されていないが、より多くの、あるい
は、より少ないダイをマウント84上に搭載し得ることが理解されるであろう。
【0052】
図15A−15Fは、本発明の実施例に従い、図14の35−35の切断線
に沿った断面を、単純化した側面図である。
に沿った断面を、単純化した側面図である。
【0053】
図15Aは、誘電ボディ87と導電表面層88から構成されたマウント84
を単純化した側面図である。マウント84はまた、ダイ80,82の整合を容易
にし、高さを揃え易くし、さらにダイの取り付けのために、隆起した領域、付属
物またはペデスタル90を含む。
を単純化した側面図である。マウント84はまた、ダイ80,82の整合を容易
にし、高さを揃え易くし、さらにダイの取り付けのために、隆起した領域、付属
物またはペデスタル90を含む。
【0054】
ある実施例では、ダイの取り付けは、従来の合金プレフォームを用いて、シリ
コン基板10と導電表面層88との間に金属ボンドを形成することにより実施さ
れる。ある実施例では、誘電ボディ87はセラミックから成る。ある実施例では
、誘電ボディ87は、ベリリア(beryllia)から成る。ある実施例では、誘電ボデ
ィ87は、アルミナ、窒化アルミニウム、およびその他の適切なセラミック材料
から構成されるグループから選択された材料から成る。
コン基板10と導電表面層88との間に金属ボンドを形成することにより実施さ
れる。ある実施例では、誘電ボディ87はセラミックから成る。ある実施例では
、誘電ボディ87は、ベリリア(beryllia)から成る。ある実施例では、誘電ボデ
ィ87は、アルミナ、窒化アルミニウム、およびその他の適切なセラミック材料
から構成されるグループから選択された材料から成る。
【0055】
誘電ボディ87を形成する材料が選択され、導電層88にとって望ましいボン
ディング特性、すなわち、熱処理およびそれに続く他の処理に対して耐久性があ
ること、ダイ80,82のためのヒートシンク能力を提供できること、および、
ダイ80,82に対して熱膨張係数が適合することを含む適当な機械的サポート
を提供できること、を提供する。ある実施例では、導電層は、チタニウム、ニッ
ケル、金、またはこれらと同様のものから選択された材料を含む。ある実施例で
は、導電層88は、誘電プラットフォーム12の下方に広がる。
ディング特性、すなわち、熱処理およびそれに続く他の処理に対して耐久性があ
ること、ダイ80,82のためのヒートシンク能力を提供できること、および、
ダイ80,82に対して熱膨張係数が適合することを含む適当な機械的サポート
を提供できること、を提供する。ある実施例では、導電層は、チタニウム、ニッ
ケル、金、またはこれらと同様のものから選択された材料を含む。ある実施例で
は、導電層88は、誘電プラットフォーム12の下方に広がる。
【0056】
図15Bは、図15Aと同様の単純化した側面図であるが、導電層88はパタ
ーン化されているので、その下からシリコンを除去した誘電プラットフォーム1
2の下方には伸びていない。これによって、受動コンポーネント62(図14)
は、誘電プラットフォーム12、空洞76を貫通して、マウント84の誘電材料
87内へ入る場(フィールド)を生成する。図15Aと比較すると、図15Aで
は、導電層88がマウント84の誘電領域87内への場の貫通を阻止する。
ーン化されているので、その下からシリコンを除去した誘電プラットフォーム1
2の下方には伸びていない。これによって、受動コンポーネント62(図14)
は、誘電プラットフォーム12、空洞76を貫通して、マウント84の誘電材料
87内へ入る場(フィールド)を生成する。図15Aと比較すると、図15Aで
は、導電層88がマウント84の誘電領域87内への場の貫通を阻止する。
【0057】
ペデスタル90は、いくつかの異なる機能を実施するためにデザインされる。
リッジ78の厚さは、既に周知である。加えて、リッジ78、空洞76と、受動
回路62,64,66と、能動回路68の間の空間的な関係は、既に知られてい
る。さらに、ペデスタル90の相互の平坦性を確保することにより、ダイ80,
82の搭載が可能となり、その結果、ダイ80,82の上部表面が実質的に均等
な平面になるとともに、ダイ80,82のそれぞれの上に形成された受動コンポ
ーネント62,64,66および能動コンポーネント68の相対的な位置が、後
でそれらの間の相互接続を構成するのに十分なほどの正確な角度で予め決定され
る。ペデスタル90の厚さは、リッジ78の厚さを超えるように選択されるので
、ダイ80,82は、リッジ78よりも、むしろ空洞74の平坦な部分89によ
って支持され、ボンディングされる。ペデスタル上にダイ80,82を配置する
ことが、予め決められた正確な角度で、ダイ相互およびマウント84に関してダ
イ80,82を配置できるように、ペデスタル90の領域は、空洞74の領域よ
りもわずかに小さくなるように選択される。
リッジ78の厚さは、既に周知である。加えて、リッジ78、空洞76と、受動
回路62,64,66と、能動回路68の間の空間的な関係は、既に知られてい
る。さらに、ペデスタル90の相互の平坦性を確保することにより、ダイ80,
82の搭載が可能となり、その結果、ダイ80,82の上部表面が実質的に均等
な平面になるとともに、ダイ80,82のそれぞれの上に形成された受動コンポ
ーネント62,64,66および能動コンポーネント68の相対的な位置が、後
でそれらの間の相互接続を構成するのに十分なほどの正確な角度で予め決定され
る。ペデスタル90の厚さは、リッジ78の厚さを超えるように選択されるので
、ダイ80,82は、リッジ78よりも、むしろ空洞74の平坦な部分89によ
って支持され、ボンディングされる。ペデスタル上にダイ80,82を配置する
ことが、予め決められた正確な角度で、ダイ相互およびマウント84に関してダ
イ80,82を配置できるように、ペデスタル90の領域は、空洞74の領域よ
りもわずかに小さくなるように選択される。
【0058】
図15Cは、本発明の実施例に従って、マウント84、およびその上に搭載さ
れる2つのダイ80,82の実施例を単純化した側面図である。ある実施例にお
いて、マウント84は導電材料から形成される。ある実施例では、マウント84
は、金属から形成される。ある実施例では、マウント84は、良好な熱伝導性を
有し、シリコンの熱膨張係数に適合する、銅、銅タングステン合金、コバー(kov
ar)、モリブデン、およびそれらと同様のもので構成されるグループから選択さ
れる。
れる2つのダイ80,82の実施例を単純化した側面図である。ある実施例にお
いて、マウント84は導電材料から形成される。ある実施例では、マウント84
は、金属から形成される。ある実施例では、マウント84は、良好な熱伝導性を
有し、シリコンの熱膨張係数に適合する、銅、銅タングステン合金、コバー(kov
ar)、モリブデン、およびそれらと同様のもので構成されるグループから選択さ
れる。
【0059】
図15Dは、本発明の実施例に従って、マウント84、およびその上に搭載さ
れる2つのダイ80,82の実施例を単純化した側面図である。マウント84は
、導電金属から形成されるが、受動コンポーネント62からの増大された分離を
提供するために作られた、ペデスタル90の上部表面内に形成された開口92を
含む。これによって、受動コンポーネント62(図14)は、誘電プラットフォ
ーム12、空洞76を貫通して誘電空洞92内へ入る場を生成する。その結果、
図15Cに示された構成に比べて、大地への寄生容量が減少する。ある実施例で
は、開口92は、約50ミクロンから500ミクロンの深さを有するように形成
される。ある実施例では、誘電空洞92の深さは約100ミクロンである。
れる2つのダイ80,82の実施例を単純化した側面図である。マウント84は
、導電金属から形成されるが、受動コンポーネント62からの増大された分離を
提供するために作られた、ペデスタル90の上部表面内に形成された開口92を
含む。これによって、受動コンポーネント62(図14)は、誘電プラットフォ
ーム12、空洞76を貫通して誘電空洞92内へ入る場を生成する。その結果、
図15Cに示された構成に比べて、大地への寄生容量が減少する。ある実施例で
は、開口92は、約50ミクロンから500ミクロンの深さを有するように形成
される。ある実施例では、誘電空洞92の深さは約100ミクロンである。
【0060】
ある実施例では、ペデスタルは、ダイ80内に形成された空洞74の深さより
もわずかに大きい高さを有するように形成される。ある実施例では、ペデスタル
は、左右対称の台形の断面から成り、断面において最も小さい角度は約54.7
3度である。
もわずかに大きい高さを有するように形成される。ある実施例では、ペデスタル
は、左右対称の台形の断面から成り、断面において最も小さい角度は約54.7
3度である。
【0061】
図15Eは、本発明のいくつかの実施例に従った、マウント84の単純化した
側面図であり、その上に2つのダイ80,82を有し、さらに材料94のリング
を含む。ある実施例では、材料94のリングは、誘電材料から形成される。ある
実施例では、材料のリングは、全ての横のエッジ上にあってダイ80,82を囲
む。ある実施例では、材料94はリングを形成せず、ダイ80,82の選択され
た部分に接する。ある実施例では、材料94は、ダイ80,82の配置およびボ
ンディングの前に、マウント84上に形成される。ある実施例では、材料94は
、マウント84にダイ80,82を装着する前に、マウント84と結合される。
材料94は、ダイ80,82から予め決定された距離を有してダイ80,82に
接し、ダイ80,82の上部表面と実質的に平面である上部表面を有するように
形成される。材料94は、図15A−Bの材料87のオプション列挙されたもの
と同じ材料で構成することができる。
側面図であり、その上に2つのダイ80,82を有し、さらに材料94のリング
を含む。ある実施例では、材料94のリングは、誘電材料から形成される。ある
実施例では、材料のリングは、全ての横のエッジ上にあってダイ80,82を囲
む。ある実施例では、材料94はリングを形成せず、ダイ80,82の選択され
た部分に接する。ある実施例では、材料94は、ダイ80,82の配置およびボ
ンディングの前に、マウント84上に形成される。ある実施例では、材料94は
、マウント84にダイ80,82を装着する前に、マウント84と結合される。
材料94は、ダイ80,82から予め決定された距離を有してダイ80,82に
接し、ダイ80,82の上部表面と実質的に平面である上部表面を有するように
形成される。材料94は、図15A−Bの材料87のオプション列挙されたもの
と同じ材料で構成することができる。
【0062】
図15Fは、アプリケーションおよび(必要であれば)誘電層96の平坦化に
続く、マウント84、その上に搭載されるダイ80,82、および材料94を単
純化した側面図である。誘電層96は、ダイ80とダイ82との間、および、ダ
イ80,82と材料94との間の間隙を埋めるとともに、ダイ80,82の上部
表面を横切って伸びる。誘電層96が選択され、マウント84およびダイ80,
82に適合するような熱膨張係数を提供し、ダイ80とダイ82との間、および
、ダイ80,82と材料94との間の間隙を埋める平坦な表面を提供し、多くの
要素を互いに絶縁し、誘電層96のパターニングを許容する。
続く、マウント84、その上に搭載されるダイ80,82、および材料94を単
純化した側面図である。誘電層96は、ダイ80とダイ82との間、および、ダ
イ80,82と材料94との間の間隙を埋めるとともに、ダイ80,82の上部
表面を横切って伸びる。誘電層96が選択され、マウント84およびダイ80,
82に適合するような熱膨張係数を提供し、ダイ80とダイ82との間、および
、ダイ80,82と材料94との間の間隙を埋める平坦な表面を提供し、多くの
要素を互いに絶縁し、誘電層96のパターニングを許容する。
【0063】
図16は、マウント84をさらに詳細に示す。受動コンポーネント62は、平
坦層96の上部表面上に配置される。受動コンポーネント62は、場(フィール
ド)75を生成するが、それは、誘電層96および誘電プラットフォーム12を
貫通し、誘電空洞76および誘電空洞92に当たる。多種の電気コンポーネント
を、場75を生成するために用いることができることが、理解されるであろう。
ある実施例では、受動コンポーネント62が、磁場としての場75を生成するイ
ンダクタとして動作する。ある実施例では、受動コンポーネント62が、空洞9
2を貫通する電場を生成する。
坦層96の上部表面上に配置される。受動コンポーネント62は、場(フィール
ド)75を生成するが、それは、誘電層96および誘電プラットフォーム12を
貫通し、誘電空洞76および誘電空洞92に当たる。多種の電気コンポーネント
を、場75を生成するために用いることができることが、理解されるであろう。
ある実施例では、受動コンポーネント62が、磁場としての場75を生成するイ
ンダクタとして動作する。ある実施例では、受動コンポーネント62が、空洞9
2を貫通する電場を生成する。
【0064】
図17は、誘電材料リング94と共にマウント84上に搭載された2つのダイ
80,82の単純化した平面図である。ダイ80とダイ82との間、および、ダ
イ80,82と誘電材料リング94との間の領域は、ダイ80,82および誘電
材料リング94の表面に対して同一平面上の、または、平行な表面を有する平坦
な誘電層96によって充填されている。バイアス100は、誘電層96を通って
形成され、トランジスタ68および受動コンポーネント62−66と結合したい
くつかのパッド86に対して、ダイ80,82上に相互接続98を形成する。相
互接続98はまた、2つのダイ80と82との間、および、2つのダイ80,8
2とマウント84との間の信号のやり取りをする。誘電層96の材料の一例は、
エポキシである。他の誘電層96の材料の例は、ポリアミドである。
80,82の単純化した平面図である。ダイ80とダイ82との間、および、ダ
イ80,82と誘電材料リング94との間の領域は、ダイ80,82および誘電
材料リング94の表面に対して同一平面上の、または、平行な表面を有する平坦
な誘電層96によって充填されている。バイアス100は、誘電層96を通って
形成され、トランジスタ68および受動コンポーネント62−66と結合したい
くつかのパッド86に対して、ダイ80,82上に相互接続98を形成する。相
互接続98はまた、2つのダイ80と82との間、および、2つのダイ80,8
2とマウント84との間の信号のやり取りをする。誘電層96の材料の一例は、
エポキシである。他の誘電層96の材料の例は、ポリアミドである。
【0065】
誘電層96の材料は、ポリアミド、低温堆積ガラス(low temperature deposi
ted glass)、誘電エポキシ、およびこれらの2つまたはそれ以上の組み合わせ
、またはそれらと同様のものから構成することができる。相互接続98は、従来
技術を用いて形成することができ、集積回路ダイの形成において典型的に使用さ
れる幾何学的配置(geometries)よりも大きい幾何学的配置を使用してもよい。本
発明に関する教示の一例が、"METHOD OF MAKING AN ELECTRONIC DEVICE HAVING
AN INTEGRATED INDUCTOR"(集積インダクタを有する電子デバイスの製造方法)
と称する、Stephen Dow 、Eric C. Mass、および Bill Marlinに付与された米国
特許第5478773号に記述されているが、それは、本発明に関する説明の参
考として、ここに包含される。
ted glass)、誘電エポキシ、およびこれらの2つまたはそれ以上の組み合わせ
、またはそれらと同様のものから構成することができる。相互接続98は、従来
技術を用いて形成することができ、集積回路ダイの形成において典型的に使用さ
れる幾何学的配置(geometries)よりも大きい幾何学的配置を使用してもよい。本
発明に関する教示の一例が、"METHOD OF MAKING AN ELECTRONIC DEVICE HAVING
AN INTEGRATED INDUCTOR"(集積インダクタを有する電子デバイスの製造方法)
と称する、Stephen Dow 、Eric C. Mass、および Bill Marlinに付与された米国
特許第5478773号に記述されているが、それは、本発明に関する説明の参
考として、ここに包含される。
【0066】
いくつかの実施例では、受動コンポーネント62−66もまた、相互接続98
と結合して形成される。ある実施例では、相互接続98は、1ミクロン以上の厚
さを有する、電気めっきされた、または電気めっきされていない金、または、そ
れと同様のものから、周知技術を用いて形成される。相互接続金属98はまた、
インダクタ・コンポーネント62を形成するために使用され、ICダイ80,8
2の典型的な製造と結びついて、相互接続層によって提供されるQよりも高いQ
を有するインダクタをもたらす。図17に示された組立てのさらなる工程、例え
ば、カプセル封止、または不活性化するためのキャッピング、または回路網内の
封止、および、ダイ80,82と、誘電金属リング94の金属被覆された領域8
8との間の相互接続の金属被覆によって、結果として生じる厚いフィルムデバイ
スの製造が完成すると考えるべきである。
と結合して形成される。ある実施例では、相互接続98は、1ミクロン以上の厚
さを有する、電気めっきされた、または電気めっきされていない金、または、そ
れと同様のものから、周知技術を用いて形成される。相互接続金属98はまた、
インダクタ・コンポーネント62を形成するために使用され、ICダイ80,8
2の典型的な製造と結びついて、相互接続層によって提供されるQよりも高いQ
を有するインダクタをもたらす。図17に示された組立てのさらなる工程、例え
ば、カプセル封止、または不活性化するためのキャッピング、または回路網内の
封止、および、ダイ80,82と、誘電金属リング94の金属被覆された領域8
8との間の相互接続の金属被覆によって、結果として生じる厚いフィルムデバイ
スの製造が完成すると考えるべきである。
【0067】
説明目的のために前述した本発明の詳細な説明は、特に誘電プラットフォーム
の形成に対して述べられたものであり、それによって、トランジスタおよびその
他のマイクロ電子コンポーネントと共にシリコン・ウエハ上に形成された高いQ
インダクタ、および、共通のマウント上にある、同一平面上に精密に整合した1
以上のダイおよび同一平面上でこれを囲む誘電材料が形成される。
の形成に対して述べられたものであり、それによって、トランジスタおよびその
他のマイクロ電子コンポーネントと共にシリコン・ウエハ上に形成された高いQ
インダクタ、および、共通のマウント上にある、同一平面上に精密に整合した1
以上のダイおよび同一平面上でこれを囲む誘電材料が形成される。
【0068】
厚い、モノリシック誘電フィルムに対する要求が、その要求を満足させるべく
、方法ともに述べられていることが理解されるであろう。新規な低誘電定数の絶
縁体について述べられ、それが、高速デジタル回路のために、RF集積回路内お
よび相互接続の形成内のアプリケーションを見出す。誘電プラットフォーム12
はまた、トランジスタを切り換えることによって、基板10内に誘導され、基板
10から他のコンポーネントへと伝わるノイズの実質的な低減を提供する。処理
技術の改善が、特許請求の範囲の目的から離脱することなく、ここで述べられた
誘電プラットフォームよりも小さい寸法と厚さを有する誘電プラットフォームを
可能にすることが理解されるであろう。
、方法ともに述べられていることが理解されるであろう。新規な低誘電定数の絶
縁体について述べられ、それが、高速デジタル回路のために、RF集積回路内お
よび相互接続の形成内のアプリケーションを見出す。誘電プラットフォーム12
はまた、トランジスタを切り換えることによって、基板10内に誘導され、基板
10から他のコンポーネントへと伝わるノイズの実質的な低減を提供する。処理
技術の改善が、特許請求の範囲の目的から離脱することなく、ここで述べられた
誘電プラットフォームよりも小さい寸法と厚さを有する誘電プラットフォームを
可能にすることが理解されるであろう。
【0069】
説明のために選択された本実施例について、多様な変更や変形が可能である
ことを、当業者はすでに気付いているであろう。例えば、シリコン基板内の開口
の深さは、特定の使用目的にとって望ましいように選択できる。かかる変更や変
形は、発明の趣旨から離脱しない限度で、それらが発明の範囲に含まれることを
意図するものであり、それは、請求の範囲の適正な解釈によってのみ決定される
。
ことを、当業者はすでに気付いているであろう。例えば、シリコン基板内の開口
の深さは、特定の使用目的にとって望ましいように選択できる。かかる変更や変
形は、発明の趣旨から離脱しない限度で、それらが発明の範囲に含まれることを
意図するものであり、それは、請求の範囲の適正な解釈によってのみ決定される
。
【0070】
本発明は、当業者が十分に理解し実施することができるように、明確かつ簡潔
な用語で記述されている。
な用語で記述されている。
【図1】本発明の実施例に従い、シリコン基板上に形成されたエッチングマ
スクを含む集積回路の一部を単純化した平面図である。
スクを含む集積回路の一部を単純化した平面図である。
【図2】本発明の実施例に従い、図1に示した誘電プラットフォームの一部
を単純化して拡大した平面図である。
を単純化して拡大した平面図である。
【図3】本発明の実施例に従い、図2の8−8切断線に沿って切断したとき
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
【図4】本発明の実施例に従い、図2の8−8切断線に沿って切断したとき
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
【図5】本発明の実施例に従い、図2の8−8切断線に沿って切断したとき
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
【図6】本発明の実施例に従い、図2の8−8切断線に沿って切断したとき
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
【図7】本発明の実施例に従い、図2の8−8切断線に沿って切断したとき
の、処理中における他の段階でのシリコン基板を単純化して拡大した側面図であ
る。
の、処理中における他の段階でのシリコン基板を単純化して拡大した側面図であ
る。
【図8】本発明の実施例に従い、図2の8−8切断線に沿って切断したとき
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
【図9】本発明の実施例に従い、図2の8−8切断線に沿って切断したとき
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
【図10】本発明の実施例に従い、図1に示した誘電プラットフォームの一
部を単純化して拡大した平面図である。
部を単純化して拡大した平面図である。
【図11】本発明の実施例に従い、図10の11−11切断線に沿った断面
を、単純化した側面図である。
を、単純化した側面図である。
【図12】本発明の実施例に従い、受動コンポーネント含む半導体ダイを単
純化した平面図である。
純化した平面図である。
【図13】本発明の実施例に従い、図12の33−33の第2線に沿った断
面を、単純化した側面図である。
面を、単純化した側面図である。
【図14】本発明の実施例に従い、共通のマウント上に配置された2つの接
続された半導体ダイを単純化した平面図である。
続された半導体ダイを単純化した平面図である。
【図15】本発明の実施例に従い、図14の35−35の切断線に沿った断
面を、単純化した側面図である。
面を、単純化した側面図である。
【図16】本発明の実施例に従い、図15Fのダイ80部分を単純化した側
面図である。
面図である。
【図17】本発明の実施例に従い、共通のマウント上に配置された2つの相
互接続された半導体ダイおよび周囲に環状に並んだ誘電材料を単純化した平面図
である。
互接続された半導体ダイおよび周囲に環状に並んだ誘電材料を単純化した平面図
である。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 EP(AT,BE,CH,CY,
DE,DK,ES,FI,FR,GB,GR,IE,I
T,LU,MC,NL,PT,SE,TR),OA(BF
,BJ,CF,CG,CI,CM,GA,GN,GW,
ML,MR,NE,SN,TD,TG),AP(GH,G
M,KE,LS,MW,MZ,SD,SL,SZ,TZ
,UG,ZW),EA(AM,AZ,BY,KG,KZ,
MD,RU,TJ,TM),AE,AG,AL,AM,
AT,AU,AZ,BA,BB,BG,BR,BY,B
Z,CA,CH,CN,CR,CU,CZ,DE,DK
,DM,DZ,EE,ES,FI,GB,GD,GE,
GH,GM,HR,HU,ID,IL,IN,IS,J
P,KE,KG,KP,KR,KZ,LC,LK,LR
,LS,LT,LU,LV,MA,MD,MG,MK,
MN,MW,MX,MZ,NO,NZ,PL,PT,R
O,RU,SD,SE,SG,SI,SK,SL,TJ
,TM,TR,TT,TZ,UA,UG,US,UZ,
VN,YU,ZA,ZW
Claims (26)
- 【請求項1】 第1ペデスタルを有するダイ取り付け面と、 前記第1ペデスタル上に第1半導体ダイを搭載するための第1空洞で形成され
た第1表面を有する前記第1半導体ダイと、 前記第1ペデスタルを覆う領域内において前記第1半導体ダイの第2表面上に
配置されたリアクティブ・コンポーネントと、 から構成されることを特徴とする半導体デバイス。 - 【請求項2】 前記リアクティブ・コンポーネントが、インダクタを含むこ
とを特徴とする請求項1記載の半導体デバイス。 - 【請求項3】 第1空洞で形成された第1表面を有する第1半導体ダイと、 ベースと、 前記空洞に係合するために前記ベース上に形成された第1ペデスタルであって
、前記第1ペデスタルが誘電体積を形成するための窪んだ領域を有する、前記第
1ペデスタルと、 から構成されることを特徴とする半導体デバイス。 - 【請求項4】 前記誘電体積を覆う領域内の半導体ダイの第2表面上に配置
された電子コンポーネントからさらに構成されることを特徴とする請求項3記載
の半導体デバイス。 - 【請求項5】 前記電子コンポーネントが、インダクタとして動作すること
を特徴とする請求項4記載の半導体デバイス。 - 【請求項6】 前記誘電体積が、誘電材料から構成されることを特徴とする
請求項3記載の半導体デバイス。 - 【請求項7】 前記誘電材料が、気体であることを特徴とする請求項6記載
の半導体デバイス。 - 【請求項8】 前記ペデスタルの表面が、前記第1半導体ダイの大地遮蔽と
して動作するための導電材料を含むことを特徴とする請求項3記載の半導体デバ
イス。 - 【請求項9】 前記ベース上に配置された第2ペデスタルと、 前記第2ペデスタルに搭載するための空洞で形成された第1表面を有する第2
半導体ダイと、 からさらに構成されることを特徴とする請求項3記載の半導体デバイス。 - 【請求項10】 前記第1半導体ダイと前記第2半導体ダイとの間に配置さ
れる誘電材料からさらに構成されることを特徴とする請求項9記載の半導体デバ
イス。 - 【請求項11】 前記第1半導体ダイと前記第2半導体ダイとの間で電気信
号を結合するために配置されたコンダクタからさらに構成されることを特徴とす
る請求項9記載の半導体デバイス。 - 【請求項12】 第1半導体ダイの第1空洞に対して搭載するための第1ペ
デスタルを有するベースを提供する段階と、 前記半導体ダイの第1電子コンポーネントで第1の場を生成する段階であって
、前記第1の場が前記第1ペデスタルの窪んだ領域を貫通する、段階と、 から構成されることを特徴とする半導体デバイスを動作する方法。 - 【請求項13】 前記生成する段階が、前記窪んだ領域内で磁場を誘導する
段階を含むことを特徴とする請求項12記載の方法。 - 【請求項14】 前記生成する段階が、前記窪んだ領域の誘電材料内におい
て前記第1の場を生成する段階を含むことを特徴とする請求項12記載の方法。 - 【請求項15】 前記半導体ダイの第2電子コンポーネントで第2の場を生
成する段階と、 前記ペデスタルの導電部分上で前記第2電場を終わらせる段階と、 からさらに構成されることを特徴とする請求項12記載の方法。 - 【請求項16】 第2半導体ダイの第2空洞に対して搭載するための前記ベ
ースの第2ペデスタルを提供する段階と、 前記第1半導体ダイから前記第2半導体ダイへの電気信号を結合する段階と、 からさらに構成されることを特徴とする請求項12記載の方法。 - 【請求項17】 窪みで形成された第1表面を有する半導体ダイと、 前記半導体ダイの窪みで整合するための隆起した付属物を有するダイ・アタッ
チ・ベースと、 前記隆起した付属物の窪んだ領域を覆うために前記半導体ダイの第2表面上に
形成されたインダクタと、 から構成されることを特徴とする集積回路。 - 【請求項18】 ベースと、 第1半導体ダイに係合するために形成されたダイ・アタッチ・ペデスタルであ
って、前記ダイ・アタッチ・ペデスタルが、誘電体積を形成するための窪んだ領
域と、前記ダイ・アタッチ・ペデスタルと係合するために形成された第1空洞で
形成された第1表面を有する前記第1半導体ダイとを具備する、前記ダイ・アタ
ッチ・ペデスタルと、 から構成されることを特徴とするダイ・アタッチ・マウント。 - 【請求項19】 前記ダイ・アタッチ・ペデスタルが、左右対称の台形の断
面から構成され、前記断面の最少角度が約54.73度であることを特徴とする
請求項18記載のダイ・アタッチ・マウント。 - 【請求項20】 前記ベースおよび前記ペデスタルが、 前記ベースを形成するほぼ平坦な誘電材料と、 前記ベースに結合された広いベースを有する四角錐台と、 から構成されることを特徴とする請求項18記載のダイ・アタッチ・マウント
。 - 【請求項21】 前記ベースおよび前記ペデスタルが、 前記ベースを形成するほぼ平坦な誘電材料と、 前記ベースに結合された広いベースを有する四角錐台であって、前記錐台の高
さが、前記半導体ダイの裏面に形成された空洞の深さよりわずかに小さく形成さ
れた、四角錐台と、 から構成されることを特徴とする請求項18記載のダイ・アタッチ・マウント
。 - 【請求項22】 前記ベースおよび前記ペデスタルが、 前記ベースを形成するほぼ平坦な誘電材料と、 前記ペデスタルを形成する四角錐台であって、前記ペデスタルが前記ベースに
結合された広いベースを有する、四角錐台と、 前記ベースのいくつかの露出された表面および前記ペデスタルの上に形成され
た導電被覆であって、導電被覆が、前記第1半導体ダイ上に形成された1又は2
以上の誘電プラットフォームの近傍に位置して形成された前記ペデスタルの領域
上には存在せず、前記誘電プラットフォームが、前記第1空洞内へ広がる、より
低い表面を有する、導電被覆と、 から構成されることを特徴とする請求項18記載のダイ・アタッチ・マウント
。 - 【請求項23】 前記ベースおよび前記ペデスタルが、導電材料から構成さ
れることを特徴とする請求項18記載のダイ・アタッチ・マウント。 - 【請求項24】 前記ベースおよび前記ペデスタルが、 ほぼ平坦なベースと、 導電材料で形成され、前記ほぼ平坦なベースの表面に結合された広いベースを
有する四角錐台であって、前記錐台の高さが、前記半導体ダイの裏面に形成され
た空洞の深さよりわずかに小さく形成され、前記錐台が、前記第1半導体ダイ上
に形成された1又は2以上の誘電プラットフォームの近傍に位置して形成された
前記ペデスタルの前記領域上の前記ペデスタルの上表面上に形成された小さな空
洞からさらに構成されることを特徴とする請求項18記載のダイ・アタッチ・マ
ウント。 - 【請求項25】 窪んだ領域を画定する第1表面を有する第1半導体ダイで
さらに構成され、前記ペデスタルが電気的および機械的に前記窪んだ領域の少な
くとも一部に係合することを特徴とする請求項18記載のダイ・アタッチ・マウ
ント。 - 【請求項26】 窪んだ領域を画定する第1表面を有する第1半導体ダイで
さらに構成され、前記ペデスタルが前記窪んだ領域の少なくとも一部に機械的に
係合することを特徴とする請求項18記載のダイ・アタッチ・マウント。
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