JP2003528469A - ダイ・アタッチメントおよび方法 - Google Patents

ダイ・アタッチメントおよび方法

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JP2003528469A JP2001569890A JP2001569890A JP2003528469A JP 2003528469 A JP2003528469 A JP 2003528469A JP 2001569890 A JP2001569890 A JP 2001569890A JP 2001569890 A JP2001569890 A JP 2001569890A JP 2003528469 A JP2003528469 A JP 2003528469A
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Abstract

(57)【要約】 第１ペデスタルを有するダイ取り付け面と、第１ペデスタル上に第１半導体ダイを搭載するための第１空洞で形成された第１表面を有する第１半導体ダイとを含む半導体デバイスを形成する方法。さらに、半導体ダイ、第１ペデスタル、または両方の内部の誘電空洞を形成するための構成が提供される。空洞によって、半導体ダイの上部表面上に配置された電子コンポーネントによって生成される場は、誘電空洞を貫通することができる。共通のダイ取り付け面上の第２ペデスタル、および、搭載のための第２空洞を有する第２半導体ダイを含めることにより、実質的に同一表面の精密な整合または第１および第２半導体ダイが提供される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高いクオリティ・ファクタの受動コンポーネントをシリコン基板上
に形成する方法およびシリコン基板で形成されたダイのためのダイ・アタッチメ
ントを形成する方法に関する。
【０００２】 さらに詳しくは、本発明は、シリコン基板の第１表面上に形成された誘電プラ
ットフォーム下にある空洞の構造に関する。
【０００３】 より特定すると、本発明は、シリコン・ダイ上に高いクオリティ・ファクタの
受動コンポーネントの構造に結合するシリコン・ダイの強靭なヒートシンクに関
する。
【０００４】
【発明の背景】
ＲＦ集積回路の動作において、信号を濾波し、他の不要な信号に対して区別さ
れた信号を増幅するため、および、他の種類のＲＦ機能のために、周波数選択回
路の提供が必要である。周波数が増加するにつれて、周波数選択コンポーネント
の提供はより解決が難しくなり、特に一体構造においてはなおさらである。
【０００５】 長年にわたって、多種の周波数選択コンポーネントが開発されてきた。そのう
ちのいくつか、例えば水晶やＳＡＷは、機械的共振によって周波数選択性を提供
する。これらのタイプのデバイスは、高度な材料処理技術を必要とし、また、典
型的なシリコン回路とは異なり、かつ、より高価なパッケージを要求することか
ら、シリコン回路に対する要求と両立しない傾向がある。
【０００６】 その結果、多くの研究は、シリコン上にＬＣ周波数選択機能の提供を試みるこ
とに焦点を合わせてきた。しかしながら、特にインダクタは、「Ｑ」として知ら
れている高いクオリティ・ファクタを伴って形成することが難しいという傾向が
ある。加えて、今まで作られたある種のインダクタは、実際の集積回路上に大き
な領域を要する傾向がある。いくつかのシステムは、個別にパッケージされた周
波数選択コンポーネントを選択し、その結果、パーツの総数が増加する。
【０００７】 J. Hartung著 "Integrated Passive Components in MCM-Si Technology and t
heir Applications in RF-Systems"（ＭＣＭ−Ｓｉ技術における集積受動コンポ
ーネントおよびＲＦシステムにおけるそれらの応用）と題する記事、1998 Intl.
Conf. on Multichip Modules and High Density Packaging, IEEE Cat. No. 0-
7803-4850-8/98 (Aug. '98), pp. 256-261には、計測されたＱ、および、シリコ
ン・マルチチップ・モジュール上に搭載されたコイルのインダクタンスが掲載さ
れている。L. M. Burns著 "Applications for GaAs and Silicon Integrated Ci
rcuits in Next Generation Wireless Communication Systems"（次世代ワイヤ
レス通信システムにおけるＧａＡｓおよびシリコン集積回路）と題する記事、IE
EE JSSC, Vol. 30, No. 10, Oct. 1996, pp. 1088-1095 には、受信機および送
信機内の受動コンポーネントのモノリシック集積回路を通じて、軽量の携帯通信
製品に対する要望が述べられている。これらの記事は、周波数選択機能のために
、個別回路を結合することによって対処するようなシステム・レベル装置につい
て述べている。
【０００８】 インダクタのモノリシック集積はまた、多様な方法で述べられている。例えば
、A. M. NiknejadおよびR. G. Meyer 著 "Analysis, Design, and Optimization
of Spiral Inductors and Transformers for Si RF IC's"（Ｓｉ ＲＦ ＩＣ
のためのスパイラル・インダクタおよび変圧器の分析、デザインおよび最適化）
と題する記事、IEEE JSSC Vol. 33, No. 10, Oct. '98, pp. 1470-1481において
、デザイン・ルールが議論され、動作トレードオフがスパイラル・インダクタの
ために分析される。
【０００９】 J. CraninckxおよびM. Steyaert著 "A 1.8 GHz Low-Phase-Noise Spiral-LC C
MOS VCO"（１．８ＧＨｚの低位相ノイズ・スパイラルＬＣのＣＭＯＳ ＶＣＯ）
IEEE Cat. No. 0-7803-3339-X 96 (1996), pp. 30-31において、シリコンおよび
ＧａＡｓテクノロジが議論される。導電基板上に形成されたモノリシック・スパ
イラル・インダクタは、スパイラル・インダクタの下の基板内に誘導される大地
電流によって生じた損失により、Ｑが減少する傾向がある。
【００１０】 ＧａＡｓ基板は半絶縁に作ることができるので、それによって寄生基板電流を
押さえ、もしくは相当に除去するが、あいにくＧａＡｓ基板は高価である。加え
て、多くのＧａＡｓデバイスは、シリコン・デバイスよりも高い待機電力を必要
とする。
【００１１】 シリコン基板は、典型的には、能動コンポーネント（例えば、トランジスタお
よび同様のもの）の形成のために軽くドープされたエピタキシャル層をもって提
供される。より強くドープされた基板は、通常は、エピタキシャル層を維持する
ため、かつ、そのエピタキシャル層内に形成されたコンポーネントのための低抵
抗の大地帰還路を提供するために用いられる。加えて、強くドープされた基板は
、ラッチアップ現象の防止に役立つ。
【００１２】 強くドープされた基板は、能動回路のための大地帰還路を提供するが、それは
また、コイルが基板の上の絶縁層上に形成されるときは、コイルＱおよび損失を
減少させることになる。その結果、能動コンポーネントの形成のために用意され
たシリコン基板は、高いＱインダクタの形成にはあまり適さない。
【００１３】 Ｑを増加したモノリシック・インダクタを提供するための一つのアプローチは
、基板上に厚い誘電層を形成することである。インダクタは、導電層から適当に
隔離された比較的厚い誘電層を要求する。しかしながら、これが非平面となるこ
とから、他の回路要素の画定のために使用されるフォトリソグラフィック過程の
妨げとなる。加えて、これらの誘電層は、基板内において相当なストレスになる
傾向があるので、基板の湾曲や、その他の問題を生ぜしめる。
【００１４】 したがって、シリコン基板内に高品質で厚い誘電層を形成するためのマスキン
グについて、改良する要求がある。
【００１５】
【発明の開示】
簡潔に述べると、本発明の見地にしたがって本発明の所望の目的を達成するた
めに、第１基体を有するダイ接着面と、第１基体上に第１半導体ダイを搭載する
ための第１空洞で形成された第１表面を有する第１半導体ダイとを含む半導体デ
バイスを提供する。
【００１６】
【本発明の好適な実施例】
図面において、参照番号は、いくつかの図にわたって対応する要素を示し、本
発明の実施例に従って、一般に参照番号１２で指定される誘電プラットフォーム
の実施例である単純化した平面図を示す図１に、先ず着目する。
【００１７】 図１は、本発明の実施例に従い、シリコン基板１０内に形成された誘電プラッ
トフォーム１２を示す集積回路の一部を単純化した平面図である。基板１０は、
１又は２以上の領域１１を含み、例えば、ＭＯＳ、バイポーラ・トランジスタ、
ダイオード、その他のこれらと同様の能動電子コンポーネントを支持するために
使用される。能動電子コンポーネントは、従来のＣＭＯＳ、バイポーラまたはＢ
ｉＣＭＯＳ工程を使用して、領域１１内に形成される。誘電プラットフォーム１
２は、境界線９によって輪郭が描かれ、また、領域１１は、境界線６によって輪
郭が描かれる。誘電プラットフォーム１２は、接続などの受動電子コンポーネン
トを支持するために使用され、それは、例えば、金属またはドープされた多結晶
シリコンにより形成される。
【００１８】 誘電プラットフォーム１２は、スパイラル・インダクタなどのインダクタ、も
しくは、ドープされた多結晶シリコンまたは金属抵抗のような薄いフィルム抵抗
を支持するために使用される。プラットフォーム１２はまた、絶縁誘電体によっ
て分離された２つの導電板を有するキャパシタを支持するために使用される。導
電板は、それぞれ金属、多結晶（ポリ）シリコンまたは金属シリサイドで形成さ
れる。例えば、金属−絶縁体−金属、ポリ−絶縁体−金属、金属シリサイド−絶
縁体−金属、ポリ−絶縁体−金属、ポリ−絶縁体−金属シリサイド、または、ポ
リ−絶縁体−ポリなどのキャパシタを含む。
【００１９】 誘電プラットフォーム１２によって提供される利点は、誘電プラットフォーム
１２上に形成された受動コンポーネントが、導電シリコン基板１０に対して非常
に低減されたキャパシタンスを有することである。その結果、低減した電力の総
量が、コンダクタ、および、高速デジタル・バスや内部接続のような、誘電プラ
ットフォーム１２上に形成されたその他のコンポーネント内の電気信号を切り換
えるために必要となる。
【００２０】 増加した電気的なＱおよび増加した動作周波数は、誘電プラットフォーム１２
上に受動コンポーネントを形成することを可能にするが、これは、The Annual R
eport 1998 of the Instut Fur Halbleiter Physik (Prof. Abbas Ourmased, IH
P 15230, pp. 50-51)において議論される。このレポートに述べれているアプロ
ーチは、コイルＱにおける改善を提供するのみならず、深いトレンチに依存し、
それがその後に酸化され、誘電体の総体積のわずか約２０％から成るボイドを有
する厚い誘電体を提供する。さらに、これらの構造により、トレンチの方向に相
当なストレスを生み出す結果となる。
【００２１】 図の単純化および理解を容易にするために、誘電プラットフォーム１２および
領域１１の一例のみしか図１に示されていないが、それぞれについて多数の例が
基板１０上に形成され得ることが理解されるであろう。
【００２２】 図２は、本発明の実施例に従い、図１に示した誘電プラットフォーム１２の一
部を単純化して拡大した平面図である。領域１２の境界線９内において、マスク
１３が形成され、それは多数の開口２０を含む。開口２０は、どのような形であ
ってもよいが、図２には六角形の開口２０が示される。ある実施例では、マスク
１３は、シリコン基板１０の一部または全部を酸化することによって形成され、
フォトリソグラフィおよびエッチングがこれに続く。１又は２以上の領域７もま
た、マスク１３の一部に形成される。
【００２３】 ある実施例では、開口２０は、８−８切断線に沿って計測された幅が０．５ミ
クロンと２ミクロンとの間であるように形成される。ある実施例では、開口２０
は、約１．２ミクロンの幅を有し、約０．４ミクロン離れるように形成される。
【００２４】 図３は、本発明の実施例に従い、図２の８−８切断線に沿って切断したときの
、処理中における他の段階でのシリコン基板１０を単純化した側面図である。図
３は、マスク１３を通してシリコン基板１０をエッチングすることによって形成
された、開口２０および空洞２１を有するマスク層１３を図示する。ある実施例
では、空洞２１は、シリコン基板１０の通常の異方性プラズマ・エッチングによ
って形成され、１ミクロンと１０ミクロンのと間の深さを有する。ある実施例で
は、空洞は、約３ミクロンの深さを有するようにエッチングされる。ある実施例
では、エッチングは、ＨＢｒ／ＮＦ3／Ｈｅ−０2プラズマ中で高速異方性エッチ
ングを用いて行われる。
【００２５】 ある実施例では、マスク１３は、基板１０の一部の従来の酸化によって形成さ
れ、その後に従来のフォトリソグラフィおよび異方性プラズマ・エッチングのよ
うなエッチングが続く。ある実施例では、マスク１３は、０．３ミクロンと１．
０ミクロンとの間の厚さを有するように形成される。ある実施例では、マスク１
３は、約０．６ミクロンの厚さを有するように形成される。
【００２６】 図４は、本発明の実施例に従い、図２の８−８切断線に沿って切断したときの
、処理中における他の段階でのシリコン基板１０を単純化した側面図である。シ
リコン基板１０の従来の等方性エッチングは、空洞２１を拡大し、かつ、空洞２
１を分離する側壁の厚さを薄くするために用いられる。ある実施例では、側壁は
約０．２ミクロンの厚さを有するようにエッチングされる。ある実施例では、側
壁は、０．１ミクロンと０．３ミクロンとの間の厚さを有するようにエッチング
される。
【００２７】 図５は、本発明の実施例に従い、図２の８−８切断線に沿って切断したときの
、処理中における他の段階でのシリコン基板１０を単純化した側面図である。従
来の酸化は、空洞２１内で露出されたシリコンの表面の全てを酸化するために用
いられ、マスク１３は、厚さを増してマスク１４を形成する。ある実施例では、
酸化は、酸化層１４を形成するために行われる。ある実施例では、側壁が酸化さ
れ、０．０１ミクロンと０．２ミクロンの間の厚さを有する酸化層１４’を提供
する。ある実施例では、側壁が酸化され、約０．１ミクロンの厚さを有する酸化
層１４’を提供する。
【００２８】 図６は、本発明の実施例に従い、図２の８−８切断線に沿って切断したときの
、処理中における他の段階でのシリコン基板１０を単純化した側面図である。従
来の異方性プラズマ・エッチングは、空洞２１の底から酸化層１４’を除去する
ために使用されるが、空洞２１の側壁からは除去しない。
【００２９】 従来のシリコン・エッチングは、空洞２１の下方のシリコンを除去するために
使用され、１または２以上の空洞２００を提供する。ある実施例では、シリコン
・エッチングは、主に異方特性を有する高速プラズマ・エッチングである。ある
実施例では、等方性エッチングと異方性エッチングとが交互に行われて空洞２０
０が完成する。ある実施例では、１または２以上のピラー１７が、空洞２００内
であって領域７の下方に形成される。ある実施例では、空洞２００は、２ミクロ
ンと１５ミクロンとの間の深さを有するように形成され、幅の増加は、０．２ミ
クロンと０．７ミクロンとの間でる。ある実施例では、空洞２００は、約５ミク
ロンの深さを有するように形成され、幅の増加は、約０．５ミクロンである。こ
れらのエッチングの結果、空洞２００の上方に、シリコンおよびシリコンを基本
とする誘電体から成る懸垂格子(suspended lattice)１８が形成される。
【００３０】 図７は、本発明の実施例に従い、図２の８−８切断線に沿って切断したときの
、処理中における他の段階でのシリコン基板１０を単純化して拡大した側面図で
ある。従来の熱酸化は、全ての露出されたシリコンの表面上に二酸化シリコン層
１５’を提供し、懸垂格子１８を二酸化シリコン１５に変換するために使用され
る。その酸化の結果、開口２０の幅が減少する。ある実施例では、開口２０は約
１．１６ミクロンの幅を有し、開口２０を分離する二酸化シリコンは、約０．４
４ミクロンの幅を有する。ある実施例では、酸化物１５，１５’は従来のシリコ
ン酸化層である。
【００３１】 図８は、本発明の実施例に従い、図２の８−８切断線に沿って切断したときの
、処理中における他の段階でのシリコン基板１０を単純化した側面図である。層
５５が形成され、開口２０の全て、またはほとんどが充填される。層５５は、開
口２０を封止し、将来的な汚染から空洞２０を隔離することができる。層５５は
、ＣＶＤまたはガス堆積技術を用いて形成することができる。
【００３２】 ある実施例では、従来のＴＥＯＳ処理が、酸化層５５を堆積するために用いら
れる。層５５の構成が、空洞２００内にいくらかの二酸化シリコンを堆積する結
果となるが、それでもなお、基板に対する比誘電率および寄生容量における顕著
な改善を提供できることが理解されるであろう。従来のＴＥＯＳ処理は、部分的
な真空中での基板１０の加熱を含み、ＴＥＯＳ層５５が開口２０を封止した後、
空洞２００内が部分的な真空または気体誘電体となる。
【００３３】 ある実施例では、酸化層５５は、約１．１ミクロンの厚さに形成される。ＴＥ
ＯＳ酸化層５５が形成されて空洞２００を封止し、シリコン基板１０の表面上お
よび少し下方で次の酸化層５５になり、空洞２１の上部に充填され、それらを封
止する。ある実施例では、空洞２００は気体誘電体を含む。
【００３４】 図９は、本発明の実施例に従い、図２の８−８切断線に沿って切断したときの
、処理中における他の段階でのシリコン基板１０を単純化した側面図である。従
来の化学的機械的研磨が、シリコン基盤１０の上部表面上に平坦な領域を提供す
るとともに、領域１１からいくらかの、あるいは全てのＴＥＯＳ酸化層５５を除
去するために用いられるが、それは前述の能動電子コンポーネントを提供するた
めの次の工程において用いられる。
【００３５】 その結果、平坦な領域５６が、導電シリコン基板１０内の空洞２００を含む誘
電プラットフォームを完成する。複合構造物の誘電率は、例えば、厚くて主に固
体である誘電層により提供される物に比べて、大いに減少される。加えて、厚い
誘電層、または、エッチングされたトレンチの後の酸化を用いて形成された誘電
層に比べて、減少されたストレスが、シリコン基板１０内に誘導される。なぜな
らば、誘電プラットフォームは、酸素から形成される長い部分を含まず、ほとん
どの体積が、シリコン基板１０の熱膨張率とは異なる熱膨張率を有する固体によ
って占められていないからである。
【００３６】 ある実施例では、誘電プラットフォームは、ＴＥＯＳ堆積前の総体積の４０％
以上を占めるボイドを含む。これが、約３．９のεRから約２．７４の有効εRま
で、約３０％の有効誘電率の減少をもたらす。ある実施例では、ＴＥＯＳ堆積前
の総体積の約５０％以上を占めるボイドを含む。これが、約３．９のεRから約
２．３９の有効εRまで、約３９％の有効誘電率の減少をもたらす。空洞２００
の構造が、さらなる有効誘電率の減少をもたらす。ある実施例では、二酸化シリ
コン格子１８が約３ミクロンの深さで、空洞２００が約５ミクロンの深さである
と仮定すると、約１．８１の有効誘電率εRが約８ミクロンの深さにわたって提
供される。その結果、誘電プラットフォーム１２の層５６の上部に形成された受
動素子が、基板１０に対する寄生容量を急激に減少させる。
【００３７】 従来の集積回路は、基板から受動コンポーネントおよびバスを隔離するために
比較的薄い（例えば、１ミクロン以下）誘電層を使用する。これと比べて、本発
明の誘電プラットフォーム１２は、実質的により厚い誘電体を提供することがで
きる。加えて、誘電プラットフォーム１２は、従来の誘電層について減少された
誘電率を有するように形成することができる。その結果、誘電プラットフォーム
１２の有効誘電率は、減少された有効誘電率および増加した厚さの両方によって
減少される。ある実施例では、誘電プラットフォーム１２の表面５６上に形成さ
れた受動コンポーネントと基板１０との間のキャパシタンスに対する有効誘電率
は、従来の誘電層に対しての１から２の間の次数係数の大きさで減少される。そ
の結果、基板に対する寄生容量が大いに減少され、基板抵抗による損失もまた劇
的に減少される。誘電プラットフォーム１２上に形成されたコンダクタの電気状
態を切り換えるために必要とされる電流の量もまた劇的に減少され、誘電プラッ
トフォーム１２を使用して形成された集積回路のために必要な電力を減少する。
【００３８】 例えば、従来のＣＭＯＳおよびバイポーラ集積回路は、誘電プラットフォーム
１２の近傍領域に形成することができるが、さらに、これらの回路は、誘電プラ
ットフォーム１２の平坦な表面上に形成される、例えばスパイラル・インダクタ
やマイクロストリップ伝送路、およびこれらと同様の受動コンポーネントに結合
され、使用される。平坦な表面をシリコン基板１０から分離することにより、こ
れらの受動コンポーネントのためにより高いＱが得られる。
【００３９】 図１０は、本発明の実施例に従い、図１に示した誘電プラットフォーム１２の
一部を単純化して拡大した平面図である。図１０の誘電プラットフォーム１２は
、最初のマスキング層が、領域７の下方の空洞２００内に形成された１または２
以上のピラー１７の構成に対する措置を含まない図２その他の誘電プラットフォ
ーム１２とは異なる。換言すると、領域１２の境界線９内で、上述のようにマス
ク１３が形成されるが、マスク１３は、マスク１３の内部に伸びた連続した開口
２０から成る。
【００４０】 図１１は、本発明の実施例に従い、図１０の１１−１１切断線に沿った断面を
、単純化した側面図である。図１１は、図１０のマスク１３を通してシリコン基
板１０をエッチングすることによって形成された一連の空洞２１を示す。ある実
施例では、空洞２１は、１５ミクロンの深さにエッチングされる。ある実施例で
は、空洞２１は、１０ミクロンと３０ミクロンとの間の深さを有するように形成
される。空洞の側壁および底面は酸化され、酸化層１５を形成する。ある実施例
では、側壁は完全に酸化され、約０．３ミクロンの厚さを有する底面の酸化物が
形成される。ある実施例では、側壁は完全に酸化され、約１ミクロンの厚さを有
する底面の酸化物が形成される。
【００４１】 図８の層５５と類似した層が、開口２０を封止するとともに、将来的な汚染か
ら空洞２１を隔離するために形成される。この層は、図９に関して述べられたよ
うに平坦にされ、空洞２１を封止する平坦な領域を形成する。
【００４２】 図１２は、本発明の実施例に従い、誘電プラットフォーム１２上に形成された
受動コンポーネント６２，６４，６６、および、領域１１に形成されたトランジ
スタ６８を含む半導体ダイ６０を単純化した平面図である。図１２に示すように
、トランジスタ６８は、ＭＯＳデバイスでもバイポーラ・デバイスでもよい。他
の種類のトランジスタ、ダイオードおよびコンポーネントもまた、従来技術を用
いて半導体ダイ６０上に形成し得ることが理解されるであろう。
【００４３】 図１３Ａ−１３Ｄは、本発明の実施例に従い、図１２の３３−３３の第２線に
沿った断面を、単純化した側面図である。図１３Ａは、シリコン基板１０の裏面
上に形成された保護層７０を示す。保護層７０は、典型的には、二酸化シリコン
および窒化シリコンから成る。開口は、１または２以上の誘電プラットフォーム
１１の下の保護層内に形成することができる。
【００４４】 図１３Ｂは、空洞７６を画定するためのエッチング・マスクに従って、保護層
７０を用いて基板１０内にエッチングされた空洞７６を示す。シリコン基板１０
内の空洞７６のエッチングは、Ping-Chang Lue およびHenry G. Hughesに付与さ
れた、"Anisotropic Single Crystal Silicon Etching Solution And Method"（
異方性単結晶シリコンのエッチング溶液および方法）と称する米国特許第５，２
０７，８６６号に記述されたエッチング液を用いて行うことができるが、それは
、シリコンのエッチングに関する説明の参考として、ここに包含される。かかる
技術に従って準備されたエッチングは、空洞を作成するために用いられるが、こ
の空洞は図１３Ｂ−Ｄに示すように、断面において実質的に台形で、垂直軸に対
して左右対称である。ある実施例では、台形の断面のより大きい内角は、約５４
．７３度である。
【００４５】 図１３Ｃは、保護層７０内の第２の開口をパターニングおよびエッチングする
ことによって形成された空洞７６を形成する、奥まった領域を有する空洞７４を
示す。その結果、空洞７６は、第１および第２のエッチング段階のコンビネーシ
ョンになる。空洞７６は、図１１の空洞２１の底面上に形成された酸化層１５の
ほとんど近くまで広がるように形成される。ある実施例では、空洞７６は、周知
の技術を用いてシリコン基板内に前もって形成された埋込エピタキシャル層上で
止まるように形成される。空洞７４は、周知の寸法を有し、シリコン基板１０上
に形成される回路網に関して一列に並ぶように形成される。シリコンのリッジ７
８は、空洞７４のエッジの輪郭を描く。
【００４６】 図１３Ｄは、保護層７０を取り除いた後の空洞７４，７６、および、誘電プラ
ットフォーム１２の底面を露出する異方性シリコン・エッチングを示す。異方性
シリコン・エッチングはまた、空洞７４、および、リッジ７８の底部および側面
からシリコン材料を除去する。
【００４７】 図１３Ｅは、リッジ７８の表面および空洞７４の上のボンディング層７９の構
成を示す。
【００４８】 ある実施例では、プラチナの薄い層が空洞７４，７６に適用され、そして合金
にされて、プラチナが直接にシリコン材料に接触する領域内にＰｔＳｉを形成す
る。そして、例えば誘電プラットフォーム１２の底面の二酸化シリコン上に形成
された余分のプラチナは、王水のような従来技術を使用して除去される。さらに
ケイ化物が、例えばチタン、すず、または金の層、またはそれらと同様の金属で
めっきされる。
【００４９】 ある実施例では、フォトレジストが空洞７６内に堆積される。従来技術を用い
た金属層の堆積に続いて、金属層が空洞７６の領域から除去され、誘電プラット
フォームのより低い表面上に金属めっきを有しない誘電プラットフォーム１２が
提供される。
【００５０】 図１４は、本発明の実施例に従い、共通のマウント８４上に配置された２つの
半導体ダイ８０，８２を単純化した平面図である。ダイ８０は、図１０，１１に
関連して図示され述べられたような多重誘電プラットフォーム１２を含むように
示され、その上に形成されたインダクタ、抵抗、および／またはキャパシタを含
む受動コンポーネント６２，６４，６６を有する。ダイ８０，８２の両方は、ト
ランジスタ６８のような能動コンポーネントを含むように図示される。ダイ８０
とダイ８２は、例えば、ＲＦチップ８０とマイクロプロセッサ８２のように異な
ったタイプでもよい。他のタイプの集積回路のダイ８２も同様に用いることがで
きることは、当業者にとって周知であろう。ダイ８０，８２はまた、接点パッド
８６を含む。
【００５１】 接点パッド８６は、典型的には、多様な理由のために形成される。すなわち、
１または２以上の誘電層を経て、ダイ８０，８２上に他の金属被覆または半伝導
の領域への電気接点の形成を許容するため、プローブを用いて処理中の電気的な
テストを容易にするため、および、ダイ８０，８２と他の電子コンポーネントの
相互接続を容易にするためである。図を単純にして理解しやすくするために、図
１４にはダイ８０とダイ８２の２つしか示されていないが、より多くの、あるい
は、より少ないダイをマウント８４上に搭載し得ることが理解されるであろう。
【００５２】 図１５Ａ−１５Ｆは、本発明の実施例に従い、図１４の３５−３５の切断線
に沿った断面を、単純化した側面図である。
【００５３】 図１５Ａは、誘電ボディ８７と導電表面層８８から構成されたマウント８４
を単純化した側面図である。マウント８４はまた、ダイ８０，８２の整合を容易
にし、高さを揃え易くし、さらにダイの取り付けのために、隆起した領域、付属
物またはペデスタル９０を含む。
【００５４】 ある実施例では、ダイの取り付けは、従来の合金プレフォームを用いて、シリ
コン基板１０と導電表面層８８との間に金属ボンドを形成することにより実施さ
れる。ある実施例では、誘電ボディ８７はセラミックから成る。ある実施例では
、誘電ボディ８７は、ベリリア(beryllia)から成る。ある実施例では、誘電ボデ
ィ８７は、アルミナ、窒化アルミニウム、およびその他の適切なセラミック材料
から構成されるグループから選択された材料から成る。
【００５５】 誘電ボディ８７を形成する材料が選択され、導電層８８にとって望ましいボン
ディング特性、すなわち、熱処理およびそれに続く他の処理に対して耐久性があ
ること、ダイ８０，８２のためのヒートシンク能力を提供できること、および、
ダイ８０，８２に対して熱膨張係数が適合することを含む適当な機械的サポート
を提供できること、を提供する。ある実施例では、導電層は、チタニウム、ニッ
ケル、金、またはこれらと同様のものから選択された材料を含む。ある実施例で
は、導電層８８は、誘電プラットフォーム１２の下方に広がる。
【００５６】 図１５Ｂは、図１５Ａと同様の単純化した側面図であるが、導電層８８はパタ
ーン化されているので、その下からシリコンを除去した誘電プラットフォーム１
２の下方には伸びていない。これによって、受動コンポーネント６２（図１４）
は、誘電プラットフォーム１２、空洞７６を貫通して、マウント８４の誘電材料
８７内へ入る場（フィールド）を生成する。図１５Ａと比較すると、図１５Ａで
は、導電層８８がマウント８４の誘電領域８７内への場の貫通を阻止する。
【００５７】 ペデスタル９０は、いくつかの異なる機能を実施するためにデザインされる。
リッジ７８の厚さは、既に周知である。加えて、リッジ７８、空洞７６と、受動
回路６２，６４，６６と、能動回路６８の間の空間的な関係は、既に知られてい
る。さらに、ペデスタル９０の相互の平坦性を確保することにより、ダイ８０，
８２の搭載が可能となり、その結果、ダイ８０，８２の上部表面が実質的に均等
な平面になるとともに、ダイ８０，８２のそれぞれの上に形成された受動コンポ
ーネント６２，６４，６６および能動コンポーネント６８の相対的な位置が、後
でそれらの間の相互接続を構成するのに十分なほどの正確な角度で予め決定され
る。ペデスタル９０の厚さは、リッジ７８の厚さを超えるように選択されるので
、ダイ８０，８２は、リッジ７８よりも、むしろ空洞７４の平坦な部分８９によ
って支持され、ボンディングされる。ペデスタル上にダイ８０，８２を配置する
ことが、予め決められた正確な角度で、ダイ相互およびマウント８４に関してダ
イ８０，８２を配置できるように、ペデスタル９０の領域は、空洞７４の領域よ
りもわずかに小さくなるように選択される。
【００５８】 図１５Ｃは、本発明の実施例に従って、マウント８４、およびその上に搭載さ
れる２つのダイ８０，８２の実施例を単純化した側面図である。ある実施例にお
いて、マウント８４は導電材料から形成される。ある実施例では、マウント８４
は、金属から形成される。ある実施例では、マウント８４は、良好な熱伝導性を
有し、シリコンの熱膨張係数に適合する、銅、銅タングステン合金、コバー(kov
ar)、モリブデン、およびそれらと同様のもので構成されるグループから選択さ
れる。
【００５９】 図１５Ｄは、本発明の実施例に従って、マウント８４、およびその上に搭載さ
れる２つのダイ８０，８２の実施例を単純化した側面図である。マウント８４は
、導電金属から形成されるが、受動コンポーネント６２からの増大された分離を
提供するために作られた、ペデスタル９０の上部表面内に形成された開口９２を
含む。これによって、受動コンポーネント６２（図１４）は、誘電プラットフォ
ーム１２、空洞７６を貫通して誘電空洞９２内へ入る場を生成する。その結果、
図１５Ｃに示された構成に比べて、大地への寄生容量が減少する。ある実施例で
は、開口９２は、約５０ミクロンから５００ミクロンの深さを有するように形成
される。ある実施例では、誘電空洞９２の深さは約１００ミクロンである。
【００６０】 ある実施例では、ペデスタルは、ダイ８０内に形成された空洞７４の深さより
もわずかに大きい高さを有するように形成される。ある実施例では、ペデスタル
は、左右対称の台形の断面から成り、断面において最も小さい角度は約５４．７
３度である。
【００６１】 図１５Ｅは、本発明のいくつかの実施例に従った、マウント８４の単純化した
側面図であり、その上に２つのダイ８０，８２を有し、さらに材料９４のリング
を含む。ある実施例では、材料９４のリングは、誘電材料から形成される。ある
実施例では、材料のリングは、全ての横のエッジ上にあってダイ８０，８２を囲
む。ある実施例では、材料９４はリングを形成せず、ダイ８０，８２の選択され
た部分に接する。ある実施例では、材料９４は、ダイ８０，８２の配置およびボ
ンディングの前に、マウント８４上に形成される。ある実施例では、材料９４は
、マウント８４にダイ８０，８２を装着する前に、マウント８４と結合される。
材料９４は、ダイ８０，８２から予め決定された距離を有してダイ８０，８２に
接し、ダイ８０，８２の上部表面と実質的に平面である上部表面を有するように
形成される。材料９４は、図１５Ａ−Ｂの材料８７のオプション列挙されたもの
と同じ材料で構成することができる。
【００６２】 図１５Ｆは、アプリケーションおよび（必要であれば）誘電層９６の平坦化に
続く、マウント８４、その上に搭載されるダイ８０，８２、および材料９４を単
純化した側面図である。誘電層９６は、ダイ８０とダイ８２との間、および、ダ
イ８０，８２と材料９４との間の間隙を埋めるとともに、ダイ８０，８２の上部
表面を横切って伸びる。誘電層９６が選択され、マウント８４およびダイ８０，
８２に適合するような熱膨張係数を提供し、ダイ８０とダイ８２との間、および
、ダイ８０，８２と材料９４との間の間隙を埋める平坦な表面を提供し、多くの
要素を互いに絶縁し、誘電層９６のパターニングを許容する。
【００６３】 図１６は、マウント８４をさらに詳細に示す。受動コンポーネント６２は、平
坦層９６の上部表面上に配置される。受動コンポーネント６２は、場（フィール
ド）７５を生成するが、それは、誘電層９６および誘電プラットフォーム１２を
貫通し、誘電空洞７６および誘電空洞９２に当たる。多種の電気コンポーネント
を、場７５を生成するために用いることができることが、理解されるであろう。
ある実施例では、受動コンポーネント６２が、磁場としての場７５を生成するイ
ンダクタとして動作する。ある実施例では、受動コンポーネント６２が、空洞９
２を貫通する電場を生成する。
【００６４】 図１７は、誘電材料リング９４と共にマウント８４上に搭載された２つのダイ
８０，８２の単純化した平面図である。ダイ８０とダイ８２との間、および、ダ
イ８０，８２と誘電材料リング９４との間の領域は、ダイ８０，８２および誘電
材料リング９４の表面に対して同一平面上の、または、平行な表面を有する平坦
な誘電層９６によって充填されている。バイアス１００は、誘電層９６を通って
形成され、トランジスタ６８および受動コンポーネント６２−６６と結合したい
くつかのパッド８６に対して、ダイ８０，８２上に相互接続９８を形成する。相
互接続９８はまた、２つのダイ８０と８２との間、および、２つのダイ８０，８
２とマウント８４との間の信号のやり取りをする。誘電層９６の材料の一例は、
エポキシである。他の誘電層９６の材料の例は、ポリアミドである。
【００６５】 誘電層９６の材料は、ポリアミド、低温堆積ガラス（low temperature deposi
ted glass)、誘電エポキシ、およびこれらの２つまたはそれ以上の組み合わせ
、またはそれらと同様のものから構成することができる。相互接続９８は、従来
技術を用いて形成することができ、集積回路ダイの形成において典型的に使用さ
れる幾何学的配置(geometries)よりも大きい幾何学的配置を使用してもよい。本
発明に関する教示の一例が、"METHOD OF MAKING AN ELECTRONIC DEVICE HAVING
AN INTEGRATED INDUCTOR"（集積インダクタを有する電子デバイスの製造方法）
と称する、Stephen Dow 、Eric C. Mass、および Bill Marlinに付与された米国
特許第５４７８７７３号に記述されているが、それは、本発明に関する説明の参
考として、ここに包含される。
【００６６】 いくつかの実施例では、受動コンポーネント６２−６６もまた、相互接続９８
と結合して形成される。ある実施例では、相互接続９８は、１ミクロン以上の厚
さを有する、電気めっきされた、または電気めっきされていない金、または、そ
れと同様のものから、周知技術を用いて形成される。相互接続金属９８はまた、
インダクタ・コンポーネント６２を形成するために使用され、ＩＣダイ８０，８
２の典型的な製造と結びついて、相互接続層によって提供されるＱよりも高いＱ
を有するインダクタをもたらす。図１７に示された組立てのさらなる工程、例え
ば、カプセル封止、または不活性化するためのキャッピング、または回路網内の
封止、および、ダイ８０，８２と、誘電金属リング９４の金属被覆された領域８
８との間の相互接続の金属被覆によって、結果として生じる厚いフィルムデバイ
スの製造が完成すると考えるべきである。
【００６７】 説明目的のために前述した本発明の詳細な説明は、特に誘電プラットフォーム
の形成に対して述べられたものであり、それによって、トランジスタおよびその
他のマイクロ電子コンポーネントと共にシリコン・ウエハ上に形成された高いＱ
インダクタ、および、共通のマウント上にある、同一平面上に精密に整合した１
以上のダイおよび同一平面上でこれを囲む誘電材料が形成される。
【００６８】 厚い、モノリシック誘電フィルムに対する要求が、その要求を満足させるべく
、方法ともに述べられていることが理解されるであろう。新規な低誘電定数の絶
縁体について述べられ、それが、高速デジタル回路のために、ＲＦ集積回路内お
よび相互接続の形成内のアプリケーションを見出す。誘電プラットフォーム１２
はまた、トランジスタを切り換えることによって、基板１０内に誘導され、基板
１０から他のコンポーネントへと伝わるノイズの実質的な低減を提供する。処理
技術の改善が、特許請求の範囲の目的から離脱することなく、ここで述べられた
誘電プラットフォームよりも小さい寸法と厚さを有する誘電プラットフォームを
可能にすることが理解されるであろう。
【００６９】 説明のために選択された本実施例について、多様な変更や変形が可能である
ことを、当業者はすでに気付いているであろう。例えば、シリコン基板内の開口
の深さは、特定の使用目的にとって望ましいように選択できる。かかる変更や変
形は、発明の趣旨から離脱しない限度で、それらが発明の範囲に含まれることを
意図するものであり、それは、請求の範囲の適正な解釈によってのみ決定される
。
【００７０】 本発明は、当業者が十分に理解し実施することができるように、明確かつ簡潔
な用語で記述されている。
【図面の簡単な説明】
【図１】本発明の実施例に従い、シリコン基板上に形成されたエッチングマ
スクを含む集積回路の一部を単純化した平面図である。
【図２】本発明の実施例に従い、図１に示した誘電プラットフォームの一部
を単純化して拡大した平面図である。
【図３】本発明の実施例に従い、図２の８−８切断線に沿って切断したとき
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
【図４】本発明の実施例に従い、図２の８−８切断線に沿って切断したとき
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
【図５】本発明の実施例に従い、図２の８−８切断線に沿って切断したとき
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
【図６】本発明の実施例に従い、図２の８−８切断線に沿って切断したとき
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
【図７】本発明の実施例に従い、図２の８−８切断線に沿って切断したとき
の、処理中における他の段階でのシリコン基板を単純化して拡大した側面図であ
る。
【図８】本発明の実施例に従い、図２の８−８切断線に沿って切断したとき
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
【図９】本発明の実施例に従い、図２の８−８切断線に沿って切断したとき
の、処理中における他の段階でのシリコン基板を単純化した側面図である。
【図１０】本発明の実施例に従い、図１に示した誘電プラットフォームの一
部を単純化して拡大した平面図である。
【図１１】本発明の実施例に従い、図１０の１１−１１切断線に沿った断面
を、単純化した側面図である。
【図１２】本発明の実施例に従い、受動コンポーネント含む半導体ダイを単
純化した平面図である。
【図１３】本発明の実施例に従い、図１２の３３−３３の第２線に沿った断
面を、単純化した側面図である。
【図１４】本発明の実施例に従い、共通のマウント上に配置された２つの接
続された半導体ダイを単純化した平面図である。
【図１５】本発明の実施例に従い、図１４の３５−３５の切断線に沿った断
面を、単純化した側面図である。
【図１６】本発明の実施例に従い、図１５Ｆのダイ８０部分を単純化した側
面図である。
【図１７】本発明の実施例に従い、共通のマウント上に配置された２つの相
互接続された半導体ダイおよび周囲に環状に並んだ誘電材料を単純化した平面図
である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ， ＶＮ，ＹＵ，ＺＡ，ＺＷ

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 第１ペデスタルを有するダイ取り付け面と、 前記第１ペデスタル上に第１半導体ダイを搭載するための第１空洞で形成され
    た第１表面を有する前記第１半導体ダイと、 前記第１ペデスタルを覆う領域内において前記第１半導体ダイの第２表面上に
    配置されたリアクティブ・コンポーネントと、 から構成されることを特徴とする半導体デバイス。
  2. 【請求項２】 前記リアクティブ・コンポーネントが、インダクタを含むこ
    とを特徴とする請求項１記載の半導体デバイス。
  3. 【請求項３】 第１空洞で形成された第１表面を有する第１半導体ダイと、 ベースと、 前記空洞に係合するために前記ベース上に形成された第１ペデスタルであって
    、前記第１ペデスタルが誘電体積を形成するための窪んだ領域を有する、前記第
    １ペデスタルと、 から構成されることを特徴とする半導体デバイス。
  4. 【請求項４】 前記誘電体積を覆う領域内の半導体ダイの第２表面上に配置
    された電子コンポーネントからさらに構成されることを特徴とする請求項３記載
    の半導体デバイス。
  5. 【請求項５】 前記電子コンポーネントが、インダクタとして動作すること
    を特徴とする請求項４記載の半導体デバイス。
  6. 【請求項６】 前記誘電体積が、誘電材料から構成されることを特徴とする
    請求項３記載の半導体デバイス。
  7. 【請求項７】 前記誘電材料が、気体であることを特徴とする請求項６記載
    の半導体デバイス。
  8. 【請求項８】 前記ペデスタルの表面が、前記第１半導体ダイの大地遮蔽と
    して動作するための導電材料を含むことを特徴とする請求項３記載の半導体デバ
    イス。
  9. 【請求項９】 前記ベース上に配置された第２ペデスタルと、 前記第２ペデスタルに搭載するための空洞で形成された第１表面を有する第２
    半導体ダイと、 からさらに構成されることを特徴とする請求項３記載の半導体デバイス。
  10. 【請求項１０】 前記第１半導体ダイと前記第２半導体ダイとの間に配置さ
    れる誘電材料からさらに構成されることを特徴とする請求項９記載の半導体デバ
    イス。
  11. 【請求項１１】 前記第１半導体ダイと前記第２半導体ダイとの間で電気信
    号を結合するために配置されたコンダクタからさらに構成されることを特徴とす
    る請求項９記載の半導体デバイス。
  12. 【請求項１２】 第１半導体ダイの第１空洞に対して搭載するための第１ペ
    デスタルを有するベースを提供する段階と、 前記半導体ダイの第１電子コンポーネントで第１の場を生成する段階であって
    、前記第１の場が前記第１ペデスタルの窪んだ領域を貫通する、段階と、 から構成されることを特徴とする半導体デバイスを動作する方法。
  13. 【請求項１３】 前記生成する段階が、前記窪んだ領域内で磁場を誘導する
    段階を含むことを特徴とする請求項１２記載の方法。
  14. 【請求項１４】 前記生成する段階が、前記窪んだ領域の誘電材料内におい
    て前記第１の場を生成する段階を含むことを特徴とする請求項１２記載の方法。
  15. 【請求項１５】 前記半導体ダイの第２電子コンポーネントで第２の場を生
    成する段階と、 前記ペデスタルの導電部分上で前記第２電場を終わらせる段階と、 からさらに構成されることを特徴とする請求項１２記載の方法。
  16. 【請求項１６】 第２半導体ダイの第２空洞に対して搭載するための前記ベ
    ースの第２ペデスタルを提供する段階と、 前記第１半導体ダイから前記第２半導体ダイへの電気信号を結合する段階と、 からさらに構成されることを特徴とする請求項１２記載の方法。
  17. 【請求項１７】 窪みで形成された第１表面を有する半導体ダイと、 前記半導体ダイの窪みで整合するための隆起した付属物を有するダイ・アタッ
    チ・ベースと、 前記隆起した付属物の窪んだ領域を覆うために前記半導体ダイの第２表面上に
    形成されたインダクタと、 から構成されることを特徴とする集積回路。
  18. 【請求項１８】 ベースと、 第１半導体ダイに係合するために形成されたダイ・アタッチ・ペデスタルであ
    って、前記ダイ・アタッチ・ペデスタルが、誘電体積を形成するための窪んだ領
    域と、前記ダイ・アタッチ・ペデスタルと係合するために形成された第１空洞で
    形成された第１表面を有する前記第１半導体ダイとを具備する、前記ダイ・アタ
    ッチ・ペデスタルと、 から構成されることを特徴とするダイ・アタッチ・マウント。
  19. 【請求項１９】 前記ダイ・アタッチ・ペデスタルが、左右対称の台形の断
    面から構成され、前記断面の最少角度が約５４．７３度であることを特徴とする
    請求項１８記載のダイ・アタッチ・マウント。
  20. 【請求項２０】 前記ベースおよび前記ペデスタルが、 前記ベースを形成するほぼ平坦な誘電材料と、 前記ベースに結合された広いベースを有する四角錐台と、 から構成されることを特徴とする請求項１８記載のダイ・アタッチ・マウント
    。
  21. 【請求項２１】 前記ベースおよび前記ペデスタルが、 前記ベースを形成するほぼ平坦な誘電材料と、 前記ベースに結合された広いベースを有する四角錐台であって、前記錐台の高
    さが、前記半導体ダイの裏面に形成された空洞の深さよりわずかに小さく形成さ
    れた、四角錐台と、 から構成されることを特徴とする請求項１８記載のダイ・アタッチ・マウント
    。
  22. 【請求項２２】 前記ベースおよび前記ペデスタルが、 前記ベースを形成するほぼ平坦な誘電材料と、 前記ペデスタルを形成する四角錐台であって、前記ペデスタルが前記ベースに
    結合された広いベースを有する、四角錐台と、 前記ベースのいくつかの露出された表面および前記ペデスタルの上に形成され
    た導電被覆であって、導電被覆が、前記第１半導体ダイ上に形成された１又は２
    以上の誘電プラットフォームの近傍に位置して形成された前記ペデスタルの領域
    上には存在せず、前記誘電プラットフォームが、前記第１空洞内へ広がる、より
    低い表面を有する、導電被覆と、 から構成されることを特徴とする請求項１８記載のダイ・アタッチ・マウント
    。
  23. 【請求項２３】 前記ベースおよび前記ペデスタルが、導電材料から構成さ
    れることを特徴とする請求項１８記載のダイ・アタッチ・マウント。
  24. 【請求項２４】 前記ベースおよび前記ペデスタルが、 ほぼ平坦なベースと、 導電材料で形成され、前記ほぼ平坦なベースの表面に結合された広いベースを
    有する四角錐台であって、前記錐台の高さが、前記半導体ダイの裏面に形成され
    た空洞の深さよりわずかに小さく形成され、前記錐台が、前記第１半導体ダイ上
    に形成された１又は２以上の誘電プラットフォームの近傍に位置して形成された
    前記ペデスタルの前記領域上の前記ペデスタルの上表面上に形成された小さな空
    洞からさらに構成されることを特徴とする請求項１８記載のダイ・アタッチ・マ
    ウント。
  25. 【請求項２５】 窪んだ領域を画定する第１表面を有する第１半導体ダイで
    さらに構成され、前記ペデスタルが電気的および機械的に前記窪んだ領域の少な
    くとも一部に係合することを特徴とする請求項１８記載のダイ・アタッチ・マウ
    ント。
  26. 【請求項２６】 窪んだ領域を画定する第１表面を有する第１半導体ダイで
    さらに構成され、前記ペデスタルが前記窪んだ領域の少なくとも一部に機械的に
    係合することを特徴とする請求項１８記載のダイ・アタッチ・マウント。
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