KR100243658B1

KR100243658B1 - 기판 변환기술을 이용한 인덕터 소자 및 그 제조 방법

Info

Publication number: KR100243658B1
Application number: KR1019960062617A
Authority: KR
Inventors: 유현규; 박민; 김천수; 남기수
Original assignee: 정선종; 한국전자통신연구원
Priority date: 1996-12-06
Filing date: 1996-12-06
Publication date: 2000-02-01
Also published as: KR19980044524A; US5770509A; US5952704A

Abstract

무선주파수 집적회로(Radio Frequency Integrated Circuits) 설계에서 임피던스 정합을 위해 사용되는 인덕터 및 그 제조 방법에 관한 것으로서, 본 발명에 따라 제공되는 집적형 인덕터 소자에 있어서는, 인덕터 배선 주위에 전극을 추가 배치하고, 기판과 전극 사이에 역전압을 인가하므로써, 기판 내부에 공핍층을 형성한다. 따라서 기판 변환이 이루어져 인덕터 금속선과 기판사이의 기생 커패시턴스를 감소시킴으로써 향상된 성능을 가진 인덕터를 제조할 수 있다. 본 발명은 또한 금속배선 및 패드를 가진 다른 반도체 소자에도 적용될 수 있다.

Description

기판 변환기술을 이용한 인덕터 소자 및 그 제조 방법{Inductor device using substrate biasing technigue and method for fabricating the same}

본 발명은 일반적으로 집적형 인덕터 소자 및 그 제조 방법에 관한 것으로서, 특히 기판 변환 기술을 이용하여 인덕터 금속선과 기판사이의 기생 커패시턴스를 감소시킴으로써 향상된 성능을 가진 인덕터를 제조하는 방법 및 그 인덕터 소자에 관한 것이다.

일반적으로, 무선 주파수 집적회로(Radio Frequency Integrated Circuits) 설계에 있어서는 임피던스 정합을 위해 인덕터가 요구되는데, 이때 인덕터의 인덕턴스 (Inductance) 뿐만 아니라, 충실도(Quality factor)는 정합회로의 성능을 결정하는 중요한 요소이다. 최근 기판에 인덕터를 집적하는 이른바 집적형 인덕터 (Integrated Inductor, 혹은 Monolithic Inductor)의 구현이 가능하게 됨에 따라 능동소자 및 정합회로를 한 칩에 집적하기 위한 시도가 활발히 전개되고 있다. 한편 집적형 인덕터의 성능중 충실도는 기판에 따라 크게 달라지는데, 그 한가지 이유는 인덕터의 금속배선과 기판간에 존재하는 기생 커패시턴스가 매우 중요한 역할을 하기 때문이다. 특히 기생 커패시턴스가 클수록 충실도가 떨어져 전체 RF IC 성능을 저하 시키게 된다.

도1A에는 종래 기술에 따른 인덕터 소자의 공정 단면도가 도시되어 있다. 이 도면으로부터 알수 있는 바와 같이, 종래의 인덕터에 있어서는 실리콘 기판(1)상에, 예를 들어 CMOS와 같은 소정의 소자가 적층되는 소정의 하부층 및 층간 절연막(2)이 형성되고, 그 위에 1차 금속배선(3) 과 인덕터를 구성하는 2차 금속배선(6)이 층간 절연막(4) 사이의 연결 접점(5)을 통해 연결되어 있다. 여기서 도면 부호 7은 인덕터 소자를 보호하는 보호막이다. 도1B는 도1A에 도시된 인덕터 소자의 평면 배치도로서, 2차 금속배선(6)과 1차 금속배선(3)이 연결 접점(5)을 통해 연결되어 있는 정방형 인덕터의 구성을 보여주고 있다. 그런데, 이와 같은 구조에 있어서는 기판(1)과 인덕터 배선(6) 사이의 두께에 의해서 기생 캐패시턴스가 결정되기 때문에, 그 사이의 절연막 두께에 의해서만 기생 캐패시턴스의 조절이 가능하므로, 이 기생 캐패시턴스를 감소시키기가 매우 어렵다는 문제점이 있었다.

따라서 전술한 문제점을 해결하기 위해 안출된 본 발명은 기판 변환 기술을 이용하여 기판과 신호선 사이의 간섭을 최소화하기 위해, 금속선과 기판사이의 기생 커패시턴스를 감소시킴으로써, 개선된 성능을 가진 인덕터 제공하는 것을 목적으로 한다.

본 발명의 다른 목적은 RF IC에 사용되는 여러 금속배선들과 기판사이의 상호 간섭작용(Coupling)을 최소화함으로써, 배선을 통해 신호가 보다 안정적으로 전달될 수 있는 반도체 소자를 제공하는 것이다.

본 발명의 또 다른 목적은 개선된 성능을 가진 인덕터 소자를 제조하는 방법을 제공하는 것이다.

도1A는 종래 기술에 따른 인덕터 소자의 단면도.

도1B는 종래 기술에 따른 인덕터 소자의 평면도.

도2는 본 발명에 따른 인덕터 소자의 평면도.

도3A 내지 도3F는 본 발명에 한 실시예에 따라 인덕터 소자를 제조하는 공정 단면도.

도4는 본 발명의 다른 실시예에 따른 공정 단면도.

도5는 본 발명의 또 다른 실시예에 따른 반도체 소자의 평면도.

*도면의 주요 부분에 대한 부호의 설명*

11 : 반도체 기판 12 : 절연막 마스크 패턴

13 : 트렌치 13' : 전극

14 : N형 확산층 15 : 다결정 실리콘

16, 21, 22 : 절연막 17 : 확산층

18, 18' : 접점 19, 20 : 배선

23 : 인덕터용 배선 24, 25 : 전원

본 발명에 따른 인덕터 소자는 반도체 기판상에 코일 형태로 형성된 제1 배선; 상기 제1 배선에 소정의 전압을 인가하기 위한 제2 배선; 상기 제1 배선과 제2 배선을 연결하기 위한 제1 연결수단; 상기 반도체 기판내에 트렌치 형태로 형성되되, 평면에서 보았을 때, 상기 제1 배선 주위를 따라 형성된 전극; 상기 전극에 소정의 전압을 인가하기 위한 제3 배선; 상기 전극과 상기 제3 배선을 연결하기 위한 제2 연결 수단; 상기 반도체 기판에 소정의 전압을 인가하기 위한 제4 배선; 및 상기 반도체 기판과 상기 제4 배선을 연결하기 위한 제3 연결수단을 포함하고, 상기 반도체 기판과 상기 전극 사이에 역 바이어스 전압이 인가되는 것을 특징으로 한다.

본 발명에 따른 인덕터 소자 제조 방법은, 반도체 기판상에 소정의 트렌치를 형성하는 단계; 전체 구조 상부에 반대의 전도형으로 도핑된 다결정 실리콘을 증착하는 단계; 상기 내부에는 상기 다결정 실리콘이 잔류하고, 상기 반도체 기판은 노출되도록 상기 다결정 실리콘을 제거하여, 트렌치 내부에 전극을 형성하는 단계; 전체 구조 상부에 제1 층간 절연막을 형성하는 단계; 상기 전극과 상기 기판에 각각 소정의 접촉부를 형성하는 단계; 상기 전극과 상기 기판에 소정의 전압을 인가하기 위한 제1 및 제2 배선을 형성하는 단계; 전체 구조 상부에 제2 층간 절연막을 형성하는 단계; 및 평면에서 보았을 때, 상기 전극과 중복되지 않도록 인덕터 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

이제, 본 발명은 첨부 도면을 참조하여, 실시예에 대해 상세하게 설명되게 된다. 도2는 본 발명에 의한 정방형 인덕터의 평면도로서 1차, 2차 금속선 및 연결접점을 통해 형성되는 인덕터는 종래의 구조와 동일하나, 인덕터 배선을 따라 배선과 배선 사이로 트렌치(Trench)로 구성되는 전극(13')을 추가 한 것이 특징이다. 접점(18')과 금속 배선(20)을 통해 트렌치 전극(13')에 전압을 인가할 수 있도록 되어있다. 마찬가지로 접점(18)은 기판과 금속 배선(29)을 전기적으로 연결 시켜주며, 이 경우 배선(29)을 통해 기판에 전압을 인가하게 되는 구조이다.

이제, 도3A 내지 도3F를 참조하여 본 발명의 한 실시예에 따른 인덕터 제조 공정에 대해보다 상세하게 설명하게 된다. 여기서, 도3A 내지 도3D는 도2의 A-A' 부분의 단면을 중심으로 본 발명에 따른 기판 변환 기술에 의해 인덕터 소자를 제조하는 공정을 도시하고 있다. 먼저, 도3A에 도시된 바와 같이, 실리콘 반도체 기판(11)상에, 예를 들어, 포토리소그래피 공정을 이용하여, 소정의 마스크 패턴(12)를 형성한 다음, 이를 식각 마스크로하여 기판(11)에 소정의 간격으로 트렌치(13)를 형성한다. 이때, 트렌치의 폭 Wt과 깊이 Wp, 및 트렌치 사이의 간격 Ws는 상세하게 후술되게 되는 바와 같이, 후속 공정에서 형성될 인덕터 소자의 배선에 따라 적절하게 선택한다. 다음에 도3B에 도시된 바와 같이, 기판(11)과 반대 도전형의 불순물(예를 들어, 기판이 P형인 경우에 N형 불순물)을 주입하여, 트렌치 내벽에 불순물층(14)을 형성한다. 다음에는 도3C에 도시된 바와 같이, 마스크 패턴(12)를 제거하고, 트렌치 영역(13)이 완전히 채워지도록 다결정 실리콘(15)을 증착한다. 그러면, 후속 열공정시 불순물층(14)로부터 다결정 실리콘(15)으로 불순물 확산이 이루어지게 된다. 이때, 불순물이 함유된 다결정 실리콘(Doped polysilicon)을 인-시츄(in-situ) 방식으로 증착할 수도 있는데, 이 경우에는 도3B 과정에서 트렌치 내벽을 N형(혹은 P형) 층으로 형성하기 위한 별도의 불순물 주입 공정은 생략될 수도 있다. 이 공정을 통해 다결정 실리콘(15)은 불순물층(14)과 연결된다. 다음에, 도3D에 도시된 바와 같이, 전면성 건식 식각 또는 화학-기계적 연마(Chemical-Mechanical Polishing : CMP) 공정을 이용하여 다결정 실리콘(15)를 제거하므로써 실리콘 기판 표면을 노출시킨다. 이때, 트렌치내의 다결정 실리콘에 의해 트렌치 전극(13')이 형성되게 된다. 노출된 실리콘 표면 부분은 인덕터가 형성되지 않는 영역으로서 RF IC를 구성하는 능동소자(예, MOSFET 또는 바이폴라 소자)를 제조하는데 사용된다. 다음에는 도2의 B-B'선을 따라 자른 단면도인 도3E에 도시된 바와 같이, 전체 구조 상부에, 예를 들어 산화막이나 실리콘 질화막 등의 절연막(16)을 증착한 다음, 통상적인 공정으로 불순물층(17), 접점(18, 18'), 및 금속 배선(19, 20)을 형성한다. 여기서, 기판(11)에는 금속 배선(19), 접점(18), 및 불순물층(17)을 통해 전원(24)으로부터 음전압(또는 경우에 따라 접지시키는 것도 가능하다.)이 인가되게 되며, 트렌치 전극(13')에는 금속 배선(20)과 접점(18')을 통해 전원(25)로부터 양전압이 인가되게 된다. 이 전극(13')에 인가된 양전압은 N형 불순물층(14)을 통해 전달된다. 결과적으로 P형 기판(11)과 트렌치 전극(13')을 통한 N형 불순물층(14) 사이에는 역 바이어스 전압이 걸리게 되어, 실리콘 기판(11)내에 공핍층 Xdp이 형성되게 된다. 다음에, 예를 들어 산화막이나 실리콘 질화막 등의 절연막(21)을 증착한 다음, 층간 절연막(22)으로서, 예를 들어 BPSG를 증착하고, 통상적인 공정으로 인덕터용 배선(23)을 형성한다. 이때 인덕터 배선(23)이 트렌치 전극(13')과 중첩되지 않도록 배치한다. 전술한 바와 같이, 종래의 구조에 있어서는 기판(1)과 인덕터 배선(6) 사이의 두께(26)에 의해서 기생 캐패시턴스가 결정되는 반면에, 본 발명에 있어서는 기판(11)에 역바이어스 전압이 인가되어 기판(11)이 공핍층으로 변환되기 때문에, 절연막 두께(26)과 트렌치 전극 깊이 Wp 및 공핍층 두께 Xdp 가 합쳐진 두께(27)에 의해 기생 캐패시턴스가 결정되게 되며, 따라서 기생 캐패시턴스가 크게 감소 하게 된다. 즉, 캐패시턴스는 공핍층의 두께에 반비례하므로, 이 공핍층의 두께 Xdp 가 두꺼울수록 더욱 감소한다. 또한 트렌치 내벽의 N+층 공핍층도 존재하지만 이는 무시할 정도이다. 본 발명에 있어서 공핍층의 두께 Xdp 는 아래와 같은 식으로 정의 된다.

상기 수학식 1에서, ε은 실리콘의 비유전율이고, V_T는 볼쯔만 열전압으로 상온에서는 26mV이며, N_A, N_D, 및 ni는 각각 P형 불순물 농도, N형 불순물 농도, 및 실리콘의 진성 불순물 농도이다. 본 발명에서 N_D= 1x10²⁰/cm³, N_A= 7x10¹²/cm³, n_i= 1.5x 10¹⁰/cm³, V_R= -3V 이다. 즉, 양전압 전원(25)과 음전압 전원(24)간의 역전압이 -3V 일때 Xdp는 약 26.5 um 가 된다. V_R= -5V 인 경우에, Xdp는 약 34.7 um 정도이다. 따라서 트렌치 전극(13')간의 간격 Ws가 이들 트렌치 전극에 의한 공핍층의 합(즉, 2xXdp ) 보다 같거나 작게되도록 배치 한다면, 트렌치 전극이 배치된 전영역을 공핍화 시킬 수 있게 된다. 한편 인덕터 배선은 이들 트렌치 전극 사이에 배치함으로써 인덕터 금속선(23)과 트렌치 전극(13')과의 중첩에 의한 부가적인 기생 커패시턴스의 발생을 방지 할수 있게 된다. 즉, 본 발명에 따른 기판 변환기술에 의해 기생 커패시턴스를 감소 시키기 위한 인덕터 배선 , 트렌치 전극 등의 배치 기준은 아래의 식과 같이 요약 할수 있다.

2Xdp ≥ 트렌치 전극의 간격 ≥ 인덕터 배선의 폭

또한, 공핍층 두께 Xdp를 두껍게 하기 위해서는 저항이 큰 실리콘 기판을 사용 하는 것이 바람직하다.

도3F는 도2D의 C-C'선을 따라 자른 단면도이다. 이 도면으로부터 알 수 있는 바와 같이, 양전압(25)은 다결정 실리콘 배선(도3E의 20)을 통해 트렌치 전극(도3E의 13')의 전기적 접점(도3E의 18')에 전달되고, 음전압(24)는 전기적 접점(도3E의18)을 통해 기판(11)에 전달된다. 공핍층의 전체 폭 Wd 내에 인덕터 배선(23)들의 배치영역의 폭 Wi가 포함되어 있으면서 트렌치 전극(도3E의13')과는 중첩이 되지 않도록 구성되어 있다.

다음에, 본 발명의 다른 실시예에 따른 인덕터 소자의 단면도를 도시하고 있는 도4를 참조하면, 트렌치 전극을 형성하는 대신 N+ 확산층(41)을 P형 기판(11)을 공핍 시키는 전극으로 활용하고 있다. 각 확산층(41)은 전기적으로 연결되어 양전압 (25)이 전달되고 음전압(24) 역시 접점(18)을 통해 기판(11)에 전달되어, N+ 확산층과 기판간에 역전압에 의한 공핍층(42)이 형성된다. 그런데, 이러한 구조에 있어서는 트렌치 전극에 비해 확산층(41)의 깊이가 짧기 때문에, 기판(11)의 농도가 충분히 낮은 경우(즉 기판 저항이 매우 큰 경우)에 적용 할수 있다.

도5는 본 발명이 전기적 신호가 상호 전달되는 일반 배선(50) 및 본딩 패드 (Pad)(51)에 적용된 예를 도시하고 있다. 이와 같이, 기판에 트렌치 전극 (52)을 배치하므로써 기판과의 간섭현상을 감소시킬 수 있다. 일반 배선(50)의 길이가 매우 길어지면 이들 배선과 기판 사이의 간섭현상을 무시 할 수 없으며, 패드(51) 역시 고주파에서는 기판과의 기생성분이 상대적으로 증가 하므로, 본 발명에 의한 기판 변환 방법을 적용하므로써 기판과의 상호 불필요한 간섭현상을 크게 개선 시킬수 있다.

비록 본 발명이 특정 실시예에 관해 설명 및 도시 되었지만, 이것은 본 발명을 제한하고자 의도된 것은 아니며, 이 기술에 숙련된 사람은 본 발명의 정신 및 범위내에서 여러 가지 변형 및 수정이 가능하다는 것을 알 수 있을 것이다.

반도체 소자 제조시 전술한 바와 같은 본 발명을 이용하므로써, 금속 배선과 기판 사이의 기생 캐패시턴스가 현저하게 감소되므로써, 그 사이의 간섭 현상이 감소되므로 반도체 소자의 성능을 개선시킬 수 있는 효과가 있다.

Claims

반도체기판 상부에 집적회로 형태로 형성되는 인덕터 소자에 있어서,

반도체기판 상의 절연막 상에 코일 형태로 형성된 제1 배선;

상기 제1 배선에 소정의 전압을 인가하기 위한 제2 배선;

상기 제1 배선과 제2 배선을 연결하기 위한 제1 연결수단;

상기 반도체기판 표면 하부에 트렌치 형태로 형성되되, 평면에서 보았을 때, 상기 제1 배선 주위를 따라 형성된 전극;

상기 전극에 소정의 전압을 인가하기 위한 제3 배선;

상기 전극과 상기 제3 배선을 연결하기 위한 제2 연결수단;

상기 반도체기판에 소정의 전압을 인가하기 위한 제4 배선; 및

상기 반도체기판과 상기 제4 배선을 연결하기 위한 제3 연결수단을 포함하고,

상기 반도체기판과 상기 전극 사이에 역 바이어스 전압이 인가되는 것을 특징으로 하는 인덕터 소자.
제 1항에 있어서,

상기 전극은 상기 반도체기판과 반대의 전도형으로 도핑된 다결정 실리콘을 포함하는 것을 특징으로 하는 인덕터 소자.
제 1항에 있어서,

상기 전극은 상기 반도체기판에 주입된 불순물 확산층을 포함하는 것을 특징으로 하는 인덕터 소자.
제 2항 또는 제 3항에 있어서,

상기 전극은 N형이고, 상기 반도체기판은 P형인 것을 특징으로 하는 인덕터 소자.
제 4항에 있어서,

상기 반도체기판은 접지되고, 상기 전극에는 양전압이 인가되는 것을 특징으로 하는 인덕터 소자.
반도체 기판상의 절연막 상에 형성된 적어도 하나의 전기적 배선과 적어도 하나의 패드를 포함하는 반도체 소자에 있어서,

평면에서 보았을 때, 상기 금속배선과 패드 주위를 따라, 상기 반도체 기판 표면 하부에 트렌치 형태로 형성된 전극을 포함하고,

상기 반도체 기판과 상기 전극 사이에 역 바이어스 전압이 인가되는 것을 특징으로 하는 반도체 소자.
제 6항에 있어서,

상기 전극은 상기 반도체 기판과 반대의 전도형으로 도핑된 다결정 실리콘을 포함하는 것을 특징으로 하는 반도체 소자.
제 6항에 있어서,

상기 전극은 상기 반도체 기판에 주입된 불순물 확산층을 포함하는 것을 특징으로 하는 반도체 소자.
제 7항 또는 제 8항에 있어서,

상기 전극의 전도형은 N형이고, 상기 반도체 기판의 전도형은 P형인 것을 특징으로 하는 반도체 소자.
제 9항에 있어서,

상기 반도체 기판은 접지되고, 상기 전극에는 양전압이 인가되는 것을 특징으로 하는 반도체 소자.
반도체 기판상에 인덕터 소자를 제조하는 방법에 있어서,

반도체 기판상에 소정의 트렌치를 형성하는 단계;

전체 구조 상부에 상기 기판과 반대의 전도형으로 도핑된 다결정 실리콘을 증착하는 단계;

상기 내부에는 상기 다결정 실리콘이 잔류하고, 상기 반도체 기판은 노출되도록 상기 다결정 실리콘을 제거하여, 트렌치 내부에 전극을 형성하는 단계;

전체 구조 상부에 제1 층간 절연막을 형성하는 단계;

상기 전극과 상기 기판에 각각 소정의 접촉부를 형성하는 단계;

상기 전극과 상기 기판에 소정의 전압을 인가하기 위한 제1 및 제2 배선을 형성하는 단계;

전체 구조 상부에 제2 층간 절연막을 형성하는 단계; 및

평면에서 보았을 때, 상기 전극과 중복되지 않도록 인덕터 금속배선을 형성하는 단계를 포함해서 이루어진 인덕터 소자 제조 방법.
제 11항에 있어서,

상기 다결정 실리콘의 제거는 전면성 건식 식각 또는 화학-기계적 연마 공정에 의해 수행되는 것을 특징으로 하는 인덕터 소자 제조 방법.
반도체 기판상에 인덕터 소자를 제조하는 방법에 있어서,

반도체 기판상에 소정의 마스크 패턴을 형성하는 단계;

상기 마스크 패턴을 식각 마스크로 하여, 상기 기판에 소정의 트렌치를 형성하는 단계;

상기 트렌치 내부에 상기 기판과 반대 전도형의 불순물을 주입하는 단계;

상기 마스크 패턴을 제거하는 단계;

전체 구조 상부에 다결정 실리콘을 증착하는 단계;

상기 내부에는 상기 다결정 실리콘이 잔류하고, 상기 반도체 기판은 노출되도록 상기 다결정 실리콘을 제거하여, 트렌치 내부에 전극을 형성하는 단계;

전체 구조 상부에 제1 층간 절연막을 형성하는 단계;

상기 전극과 상기 기판에 각각 소정의 접촉부를 형성하는 단계;

상기 전극과 상기 기판에 각각 소정의 전압을 인가하기 위한 제1 및 제2 배선을 형성하는 단계;

전체 구조 상부에 제2 층간 절연막을 형성하는 단계; 및

평면에서 보았을 때, 상기 전극과 중복되지 않도록 인덕터 금속배선을 형성하는 단계를 포함해서 이루어진 인덕터 소자 제조 방법.
제 13항에 있어서,

상기 다결정 실리콘의 제거는 전면성 건식 식각 또는 화학-기계적 연마 공정에 의해 수행되는 것을 특징으로 하는 인덕터 소자 제조 방법.