KR101051682B1 - 반도체 소자의 인덕터 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 인덕터 제조방법에 관한 것으로, 본 발명의 사상은 인덕터의 코일부 형성 방법에 있어서, 반도체 소자가 형성된 반도체 기판 상에 제1 금속층을 형성하여, 상기 코일부의 제1 면을 형성하는 단계, 상기 제1 금속층 상에 제1 층간 절연막을 형성하는 단계, 상기 제1 금속층 상에 대응되는 영역의 상기 제1 층간 절연막을 식각하여 상기 제1 금속층과 접촉하는 비아홀을 형성하고, 상기 비아홀에 금속물질을 매립하여 제1 및 제2 비아를 각각 형성하여, 상기 코일부 제1 면과는 수직인 코일부의 제2 및 제3 면을 각각 형성하는 단계 및 상기 제1 및 제2 비아가 형성된 제1 층간 절연막상에 상기 제1 및 제2 비아 중 어느 하나만 접촉하도록 제2 금속층을 형성하여, 상기 코일부의 제4 면을 형성하는 단계를 포함하여, 4면을 갖는 코일부를 형성한다.

인덕터

Description

반도체 소자의 인덕터 형성방법{Method of forming inductor in semiconductor device}

도 1 내지 도 5는 본 발명의 실시예인 반도체 소자의 인덕터 형성방법을 설명하기 위한 단면도들이다.

*도면의 주요부분에 대한 부호의 설명*

10: 반도체 기판 12, 16, 22, 28, 34, 40: 층간 절연막

14, 20, 26, 32, 38: 금속층 18, 24, 30, 36, 42: 비아

본 발명은 반도체 소자의 제조방법에 관한 것으로 더욱 상세하게는 반도체 소자의 인덕터 형성방법에 관한 것이다.

통신 산업의 발전, 특히 개인용 휴대 통신의 발전으로 인해 RF(radio frequency) 아날로그(analog)소자의 개발이 필요함에 따라 수동소자인 인덕터의 집 적화가 요구되어 지고 있다. 일반적으로 반도체 소자의 인덕터는 최상층의 금속층을 코일(coil)부로 사용한다. 이 코일은 나선형(spiral)의 형태로 평면상에 형성된다.

그러나 나선형의 형태로 반도체 기판의 평면상에 인덕터가 형성되면, 코일의 중심부가 반도체 기판과 가깝게 되는 데, 이로 인해 반도체 기판에는 이미지 전류가 흐르게 되어, 코일의 중심부에 발생된 자기장에 영향을 주어, 반도체 소자의 회로에 영향을 주는 문제점이 발생한다.

상술한 문제점을 해결하기 위한 본 발명의 목적은 반도체 소자의 회로에 미치는 영향을 최소화하는 반도체 소자의 인덕터 형성방법을 제공함에 있다.

상술한 목적을 달성하기 위한 본 발명의 사상은 인덕터의 코일부 형성 방법에 있어서, 반도체 소자가 형성된 반도체 기판 상에 제1 금속층을 형성하여, 상기 코일부의 제1 면을 형성하는 단계, 상기 제1 금속층 상에 제1 층간 절연막을 형성하는 단계, 상기 제1 금속층 상에 대응되는 영역의 상기 제1 층간 절연막을 식각하여 상기 제1 금속층과 접촉하는 비아홀을 형성하고, 상기 비아홀에 금속물질을 매립하여 제1 및 제2 비아를 각각 형성하여, 상기 코일부 제1 면과는 수직인 코일부의 제2 및 제3 면을 각각 형성하는 단계 및 상기 제1 및 제2 비아가 형성된 제1 층 간 절연막상에 상기 제1 및 제2 비아 중 어느 하나만 접촉하도록 제2 금속층을 형성하여, 상기 코일부의 제4 면을 형성하는 단계를 포함하여, 4면을 갖는 코일부를 형성한다.

상기 제1 및 제2 비아는 슈퍼 비아인 것이 바람직하다.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.

도 1 내지 도 5는 본 발명의 바람직한 일 실시예인 반도체 소자의 인덕터 제조방법을 설명하기 위한 단면도들이다.

도 1을 참조하면, 반도체 기판(10)상에 제1 층간 절연막(12)을 형성하고, 상기 제1 층간 절연막(12)의 소정 영역에 제1 금속층(14)을 형성한다. 이어서, 상기 제1 금속층(14)을 포함한 결과물 전면에 제2 층간 절연막(16)을 형성하고, 상기 제2 층간 절연막(16)의 소정영역을 패터닝하여 하부의 제1 금속층(14)을 노출하는 비아홀(미도시)을 형성한다. 상기 비아홀(미도시)에 금속물질을 매립하고, 제2 층 간 절연막(16)이 노출될 때까지 평탄화 공정을 수행하여, 제 1 및 제2 비아(18a,18b)를 형성한다.

상기 제1 금속층(14)은 한 면이 직선인 나선형 구조의 코일부 중 가장 바깥쪽에 위치한, 반도체 기판과 평행한 하나의 면이 된다.

상기 2개의 제1 및 제2 비아(18a, 18b) 각각은 코일부 중 가장 바깥쪽에 위치한, 반도체 기판과 수직한 하나의 면 중 일부를 만들게 된다.

도 2를 참조하면, 상기 제1 및 제2 비아(18a, 18b)가 형성된 결과물 상에 금속층을 증착하고, 금속층을 분리시켜 제2 및 제3 금속층(20a, 20b)을 형성시키기 위해, 상기 금속층을 패터닝한다. 상기 제2 및 제3 금속층(20a, 20b)은 상기 형성된 제1 및 제2 비아(18a, 18b)와 전기적으로 연결되도록 한다.

상기 제2 금속층(20a)은 제1 금속층(14)보다 짧게 형성하고, 제3 금속층(20b)은 제2 금속층(20a)과 분리되도록 형성된 복수의 금속층(20b: 본 발명의 실시 예에서는 2개의 금속층으로 형성하였다.)을 갖도록 형성한다.

상기 제2 금속층(20a)은 상기 나선형 구조의 제1 금속층(14)보다 상층에 위치되어, 반도체 기판과 평행한 또 다른 하나의 면이 된다.

이어서, 상기 복수의 제2 및 제3 금속층(20a, 20b)이 형성된 결과물 전면에 제3 층간 절연막(22)을 형성한다. 상기 제2 금속층(20a)과 접촉되는 제4 및 제5 비아를 형성하기 위해, 제3 금속층(20b)과 접촉되는 제3 및 제6 비아를 형성하기 위해, 제3 층간 절연막(22)을 패터닝하여 비아홀(미도시)을 형성한다. 상기 비아홀(미도시)에 금속물질을 매립하고, 제3 층간 절연막(22)이 노출될 때까지 평탄화 공 정을 수행하여, 제3, 제4 , 제5 및 제6 비아(24a, 24b, 24c, 24d)를 형성한다.

상기 제3 및 제6 비아(24a, 24d)는 제1 및 제2 비아(18a, 18b)와 연결되어, 코일부 중 가장 바깥쪽에 위치한, 반도체 기판과 수직한 하나의 면 중 일부를 만들게 된다. 상기 제4 및 제5 비아(24b, 24c)는 상기 제2 금속층(20a)과 접촉되도록 형성하여, 상기 제3 및 제6 비아와 제1 및 제2 비아의 연결로 형성될, 코일부 중 가장 바깥쪽에 위치한 한 면보다 안쪽에 위치되어 또 다른 하나의 면이 된다.

도 3을 참조하면, 상기 제3, 제4 , 제5 및 제6 비아(24a, 24b, 24c, 24d)가 형성된 결과물 상에 금속층을 증착하고, 금속층을 분리시켜 제4, 제5 및 제6 금속층(26a, 26b, 26c)을 형성시키기 위해, 상기 금속층을 패터닝한다.

상기 형성된 제4 금속층(26a)은 제3 비아(24a) 및 제6 비아(24d)와 전기적으로 연결되도록 형성되고, 제5 금속층(26b)은 제4 및 제5 비아(24b, 24c)와 전기적으로 연결되도록 형성된다.

제4 및 제5 금속층(26a, 26b)은 제6 금속층과 분리되도록 형성된 복수의 금속층(제4 및 제5 금속층은 각각 2개식의 금속층을 형성하였다.)

상기 제6 금속층(26c)은 제2 금속층(20a)보다 짧게 형성되어, 상기 나선형 구조의 제2 금속층(20a)보다 상층에 위치되어, 반도체 기판과 평행한 또 다른 하나의 면이 된다.

상기 제4, 제5 및 제6 금속층(26a, 26b, 26c)이 형성된 결과물 전면에 제4 층간 절연막(28)을 형성한다. 상기 제4 금속층과 접촉하는 제7 및 제11 비아(30a, 30e)를 형성하기 위해, 제5 금속층과 접촉하는 제8 및 제10 비아(30b, 30d)를 형성 하기 위해, 제6 금속층(26c)과 접촉하는 제9 비아(30c)를 형성하기 위해, 제4 층간 절연막(28)을 패터닝하여 비아홀(미도시)을 형성한다. 상기 비아홀(미도시)에 금속물질을 매립하고, 제4 층간 절연막(28)이 노출될 때까지 평탄화 공정을 수행하여, 제7, 제8, 제9, 제 10 및 제11 비아(30a, 30b, 30c, 30d, 30e)를 형성한다.

제7 및 제11 비아(30a, 30e)는 제3 및 제6 비아(24a, 24c)와 연결되어, 코일부 중 가장 바깥쪽에 위치한, 반도체 기판과 수직한 하나의 면 중 일부를 만들게 된다. 상기 제8 및 제10 비아(30b, 30d)는 제4 및 제5 비아(24b, 24c)와 연결되어, 상기 제3 및 제6 비아와 제7 및 제11 비아의 연결로 형성될, 코일부 중 가장 바깥쪽에 위치한 한 면보다 안쪽에 위치되어 또 다른 하나의 면이 된다.

도 4를 참조하면, 상기 제7, 제8, 제9, 제 10 및 제11 비아(30a, 30b, 30c, 30d, 30e)가 형성된 결과물 상에 금속층을 증착하고, 금속층을 분리시켜 제7, 제8 및 제9 금속층(32a, 32b, 32c)을 형성시키기 위해, 상기 금속층을 패터닝한다. 상기 제7 금속층(32a)은 제7 및 제11 비아(30a, 30e)와 전기적으로 연결되도록 형성하고, 제8 금속층(32b)은 제8 및 제9 비아(30b, 30c)와 전기적으로 연결되도록 형성하고, 제9 금속층(32c)은 제10 비아(30d)와 전기적으로 연결되도록 형성한다.

이때, 상기 제8 금속층(32b)은 제6 금속층(26c)보다 길게 형성되어, 상기 나선형 구조의 제6 금속층(26c)보다 상층에 위치되어, 반도체 기판과 평행한 또 하나의 면(상기 제6 금속층(26c)으로 인해 형성된 면과 대응되도록 하는 면)을 만드는 데, 상기의 공정을 통해 분리된 제9 금속층(32c)과도 상기 다수의 비아 및 금속층을 통해 전기적으로 연결된다.

여기서, 제8 금속층(32b), 제8 및 제9 비아(30b, 30c), 제5 및 제6 금속층(26b, 26c)이 전기적으로 연결되어, 직사각형을 형성하는 데, 이 부분이 코일의 중심부가 된다.

상기 제7, 제8 및 제9 금속층(32a, 32b, 32c)이 형성된 결과물 전면에 제5 층간 절연막(34)을 형성한다. 상기 제7 금속층(32a)과 접촉하는 제12 및 제15 비아(36a, 36d)를 형성하기 위해, 제9 금속층(32c)과 접촉되는 제14 비아(36c)를 형성하기 위해, 제5 층간 절연막(34)을 패터닝하여 비아홀(미도시)을 형성한다. 상기 비아홀(미도시)에 금속물질을 매립하고, 제5 층간 절연막(34)이 노출될 때까지 평탄화 공정을 수행하여, 제12, 제14 및 제15 비아(36a, 36c, 36d)를 형성한다.

도 5를 참조하면, 상기 제12, 제14 및 제15 비아(36a, 36c, 36d)가 형성된 결과물상에 금속층을 증착하고, 금속층을 분리시켜 제10, 제11 금속층(38a, 38b)을 형성시키기 위해, 상기 금속층을 패터닝한다.

상기 형성된 제10 금속층(38a)은 제12, 및 제14 비아(36a, 36c) 와 전기적으로 연결되도록 형성되고, 제11 금속층(38b)은 제15 비아(36d)와 전기적으로 연결되도록 형성된다.

이때, 상기 제10 금속층(38a)은 제8 금속층(32b)보다 길게 형성되어, 상기 나선형 구조의 제8 금속층(32b)보다 상층에 형성되어, 반도체 기판과 평행한 또 하나의 면(상기 제8 금속층(32b)으로 인해 형성된 면과 대응되도록 하는 면)을 만드는데, 상기 공정을 통해 분리된 제11 금속층(38b)과도 상기 다수의 비아 및 금속층을 통해 전기적으로 연결된다.

상기 제10 및 제11 금속층(38a, 38b)이 형성된 결과물 전면에 제6 층간 절연막(40)을 형성한다.

상기 제2 금속층(20a), 제8 금속층(26b)과 제10 금속층(38a)을 연결하는 제13 비아(36b)를 형성하기 위해 제4, 제5 및 제6 층간 절연막(28, 34, 40)을 패터닝하여 비아홀(미도시)을 형성한다. 상기 비아홀(미도시)에 금속물질을 매립하고, 제6 층간 절연막(40)이 노출될 때까지 평탄화 공정을 수행하여, 제13 비아(36b)를 형성한다. 이어서, 상기 제11 금속층(38b)과 연결하는 제17 비아(42b)를 형성하기 위해, 상기 제6 층간 절연막(40)을 패터닝하여, 비아홀(미도시)를 형성한 후, 이에 금속물질을 매립하여, 제17 비아(42b)를 형성한다. 상기 제13 및 제17 비아가 형성된 결과물 상의 소정영역에 제12 금속층(44)을 형성한다. 제12 금속층(44)은 제13 및 제17 비아(36b, 42b)와 전기적으로 연결되도록 형성된다.

한편, 제17 비아와 인접한 제13 비아는 포트(A)로써의 역할을 수행할 수 있고, 제12금속층(44)의 끝지점 또한 포트(B)로써의 역할을 수행할 수 있다.

상기 금속층과 비아의 연결로 인해 나선형구조의 코일부를 형성하여, 본 공정을 완료한다.

상기 형성된 모든 비아는 콘택저항을 낮추기 위해 슈퍼(super) 비아로 형성하는 것이 바람직하고, 슈퍼 비아는 직경이 수 um에 이르고, 먼거리의 금속배선간을 연력할 수 있도록 홀깊이가 일반 비아보다 깊은 비아를 일컫는 다.

따라서 상기와 같은 문제점들을 해결하기 위해 본 발명의 단계들을 수행함으 로써, 도 5에 도시된 바와 같이 인턱터의 코일의 중심부가 반도체 기판과 거리를 두게 되어, 이로 인해, 반도체 기판에 발생될 수 있는 이미지 전류의 발생을 억제하여 반도체 소자의 회로영향을 최소화하는 효과가 있다.

한편, 6층의 금속층, 5개의 비아등으로 형성하는 인덕터의 제조방법은 본 발명의 바람직한 일실시예이고, 당업자가 원하는 인덕터를 제조하기 위해 변경할 수 있다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 인턱터의 코일의 중심부가 반도체 기판과 거리를 두게 되는 데, 이로 인해, 반도체 기판에 발생될 수 있는 이미지 전류의 발생을 억제하여 반도체 소자의 회로영향을 최소화하는 효과가 있다.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (3)

1. 인덕터의 코일부 형성 방법에 있어서,

   반도체 소자가 형성된 반도체 기판 상에 제1 금속층을 형성하여, 상기 코일부의 제1 면을 형성하는 단계;

   상기 제1 금속층 상에 제1 층간 절연막을 형성하는 단계;

   상기 제1 금속층 상에 대응되는 영역의 상기 제1 층간 절연막을 식각하여 상기 제1 금속층과 접촉하는 비아홀을 형성하고, 상기 비아홀에 금속물질을 매립하여 제1 및 제2 비아를 각각 형성하여, 상기 코일부 제1 면과는 수직인 코일부의 제2 및 제3 면을 각각 형성하는 단계; 및

   상기 제1 및 제2 비아가 형성된 제1 층간 절연막상에 상기 제1 및 제2 비아 중 어느 하나만 접촉하도록 제2 금속층을 형성하여, 상기 코일부의 제4 면을 형성하는 단계를 포함하여, 4면을 갖는 나선형 코일부를 형성하고, 상기 나선형 코일부의 중심축이 상기 기판에 대하여 평행하게 배치되는 반도체 소자의 인덕터 형성방법.
2. 제1 항에 있어서, 상기 제1 비아는

   슈퍼 비아인 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
3. 제1 항에 있어서, 상기 제2 비아는

   슈퍼 비아인 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.

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