JP5090688B2 - 半導体装置 - Google Patents
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Description
上記チップ面積の増大の問題を解決するために、例えば特許文献1、特許文献2、特許文献3、特許文献4および特許文献5には、複数の配線により形成された2つのスパイラルインダクタを直列接続することにより、単位面積あたりのインダクタンスを向上させる技術が開示されている。この構造により、単一層を用いて形成したインダクタと比較して、同程度の面積でおよそ2倍のインダクタンス値を得ることができる。
また、特許文献10には、複数層に形成したインダクタ配線を、層間接続導体を用いて並列接続した構造において、高周波領域で電流密度の高くなる金属配線の下部にこれと接続される下層配線を設けて、高周波領域での実効的な抵抗値を低下させる技術が開示されている。
また、特許文献10に記載された手段では、並列接続することによりインダクタの実効的な抵抗値を低減し、インダクタのQ値を改善することができるが、インダクタ素子の占有する面積は従来技術と比較して変わらないという課題があった。更には、前記並列接続する下層配線を、インダクタ配線の全長に渡って形成するため、基板に対する寄生容量が増加してしまうという課題があった。
本発明の目的は、上記課題に対し、インダクタ素子のチップ内の占有面積を縮小し、回路特性上要求されるエレクトロマイグレーション耐性を有し、かつ、好ましくない寄生容量の増加を抑制した、半導体基板上のインダクタンス素子を提供することである。
本発明者は、複数配線層に各々形成されたスパイラルインダクタを直列接続された構造において、最上層配線の下層に位置するスパイラルインダクタを形成する配線と、その下層配線の更に下層に位置する金属配線とを、互いに並列接続することにより、膜厚の薄い下層配線により形成したスパイラルインダクタにおいても、膜厚の厚い上層配線と同等の十分なエレクトロマイグレーション耐性を有するインダクタ素子を得ることが可能であることを見出した。更には、前記上層層に形成されたスパイラルインダクタと、前記下層層に形成されたスパイラルインダクタとを直列接続する接続部が、一般に半導体装置の多層配線の相互接続に用いられるような円筒状のビアやスルーホールで形成した場合よりも、直方体形状を有する、いわゆるスリットビアを用いることにより、エレクトロマイグレーション耐性を向上させることが可能であることを見出した。更には、前記並列接続されたインダクタを形成する配線の最下層の配線の配線幅を、該最下層配線の上層に位置する配線幅よりも細く形成することにより、インダクタ素子と基板との間の寄生容量を低減可能であることを見出した。
また、本発明によれば、上記並列接続した下層配線の配線幅を、要求されるエレクトロマイグレーション耐性により規定される配線幅まで細くすることにより、基板に対する好ましくない寄生容量の増加を抑制することができる。
よって、本発明によれば、半導体基板上に形成されるインダクタ素子の単位面積当たりのインダクタンスを増加させ、チップ面積を縮小することができ、かつ、十分なエレクトロマイグレーション耐性を有するインダクタンス素子およびバス配線を得ることができる。更には、基板に対する好ましくない寄生容量の増加を抑制することができる。
第2の効果は、前記直列接続されたスパイラルインダクタの下層配線部分を、更に下層配線との並列接続とすることにより、十分なエレクトロマイグレーション耐性を有するインダクタ素子を形成することができ、ひいては、高い信頼性を有する半導体装置を提供することができる。そして、直列接続部の層間プラグの形状を接続される両配線の長手方向と直交する方向に長い形状の直方体状とすることにより、エレクトロマイグレーション耐性を一層高めることができる。
第3の効果は、前記並列接続されたスパイラルインダクタのうち、最下層に位置する配線の配線幅を、エレクトロマイグレーション耐性の観点から許容される最も細い配線幅とすることにより、該金属配線と半導体基板との間に存在する寄生容量を抑制することができ、ひいては、広い周波数帯域において使用できる増幅回路や信号処理回路を提供することができる。
[第1の実施の形態]
図1および図2を参照すると、半導体基板上に形成された本発明によるインダクタ素子の平面構造および断面構造の模式図が示されている。インダクタ素子は、半導体基板上の金属配線により形成されるが、これら金属配線が、銅もしくは銅を主成分とした合金で形成される場合、いわゆるダマシン法と呼ばれる形成法にて形成される。ダマシン法により形成される銅、あるいは銅を主成分とする合金により配線を形成した場合は、多くの場合、配線材料の絶縁膜中への拡散を防止するため、金属配線の底および側壁に、例えばチタンやタンタル等の高融点金属およびその窒化物、更には、それらの積層構造体等により形成される、一般にバリアメタルと呼称される層が形成されるが、これらは本発明と直接的に関係するものではないため、特に図示はしない。
図1は本実施の形態によるインダクタ素子の平面図、図2は図1のA-A'線での断面図である。図1は、インダクタ素子の基板方向から、即ち、図2に示した断面構造図において、下方向から、インダクタ素子を見たときの平面図である。また、図1において、最上層の金属配線1が下層に位置する金属配線2と重畳した部分は、破線で表すものとする。このような図面の表記方法は、本明細書に記載の他の実施の形態においても同様である。また、本明細書においては、本願発明に係るインダクタ素子の、直列接続用の層間プラグより上層の部分を上層インダクタ部と呼び、また層間プラグより下層の部分を下層インダクタ部と呼ぶ。本発明の第1の実施の形態によれば、図1に示されるように、最上層の金属配線1により、第1のスパイラル配線が形成される。最上層に位置する金属配線1は、電源線や接地線に用いられる配線層と同一層の配線を用いているため、下層配線層と比較して、厚い膜厚を有する。インダクタンス素子のチップ面積を縮小するため、下層の金属配線2により、第2のスパイラル配線を形成し、スパイラルの内周部において、層間プラグ4により、それらを直列接続する。層間プラグ4は、図1においては本来金属配線2、3に隠されて見えないはずのものであるが、形状を容易に理解できるようにするために図1においては敢えて見えるように図示してある。層間プラグ4は、エレクトロマイグレーション耐性を向上させるため、一般にマルチビアと呼称されるような複数のビアホールにより形成するか、あるいは、一般に半導体装置上の金属配線の相互接続に用いられる円筒形のビアホールではなく、配線長手方向と直交する方向に延在する、直方体形状を有するビアホールにより形成することが好ましい。更には、上記層間プラグは、直方体形状を有するビアホールが複数形成された、いわゆるスリットビアにより形成されていることが、より好ましい。このプラグ構造を採ることにより、接続部の電流集中が緩和されるため、二つのインダクタ部の直列接続部におけるエレクトロマイグレーション耐性を向上させることができる。このような直列接続部における層間プラグの形状および配置形態は、本発明の他の実施の形態においても、同様に適用することができる。
更に、図1および図2を参照すると、下層の金属配線2の更に下層に、第3のスパイラル配線となる金属配線3が形成され、そして金属配線2と金属配線3とが、層間プラグ5を介して、電気的に並列に接続されている。層間プラグ5は、電気抵抗をより小さくする目的で、金属配線2および3の全域に渡り、製造プロセスにより許容されうる最大個数形成することが、より好ましい。更に好ましくは、層間プラグ5は、エレクトロマイグレーション耐性を更に向上させるために、直方体形状を有し、層間プラグの上下に位置する金属配線の長手方向に延在する、いわゆるスリットビアにより形成する。このような構造により、複数層の金属配線が並列接続された構造を有する積層配線の電気抵抗を低下させ、金属配線1よりも膜厚が薄い金属配線2のエレクトロマイグレーション耐性を、膜厚の厚い金属配線1と同等にすることができる。本実施の形態においては、層間プラグ5は、スパイラル配線に沿って2本形成されているが、この本数には特に限定はなく、1本であってもまた3本以上であってもよい。
次に、図3A、図3Bを参照して、第1の実施の形態の製造方法について説明する。本実施の形態の構造を実現する製造方法を示す図3では、半導体基板上に堆積された絶縁膜に溝を形成し、その溝に銅などの金属膜を充填し、続く平坦化により金属配線を形成する、いわゆるダマシン法による金属配線形成方法を示しているが、本発明は、金属配線により形成されたインダクタンス素子の構造に、その特徴を有し、金属配線の形成方法による特徴によって、これを制限されるものではない。従って、本発明の製造方法を示した図3においても、ダマシン法による加工技術にかかるハードマスク膜やエッチングストッパ膜などは、特に図示しない。また、配線材料となる金属の埋め込み工程前に形成されるバリアメタルについても、図1および図2と同様に、特に図示しない。また、絶縁膜の更に下に位置する半導体基板、および、半導体基板に形成されるトランジスタなどの半導体素子についても、これを図示しない。また、ダマシン法による金属配線形成方法は、金属配線と、それぞれ異なる層に形成された金属配線同士を相互接続するための層間プラグとを別々の工程で形成する、いわゆるシングルダマシン法と呼ばれる方法と、金属配線と、その金属配線の下層に位置する層間プラグとを同時に形成する、いわゆるデュアルダマシン法と呼ばれる方法がある。本発明においてはこれら製造方法には限定されないが、図3においてはシングルダマシン法による配線形成方法を示している。
次に、図3A(c)に示すように、スパッタ法や化学気相成長法およびメッキ法などの方法を用いて金属膜13を堆積する。
次に、図3A(d)に示すように、堆積した金属膜13の余剰部分を、例えば化学機械研磨法に代表されるような平坦化方法により除去することにより、第3のスパイラル配線となる金属配線3を得る。
次に、図3A(e)に示すように、絶縁膜14を堆積し2重スパイラル形状のビアホールを開口した後、金属配線3と同様に、ダマシン法を用いて層間プラグ5を形成する。この層間プラグ5により、第3のスパイラル配線(3)と、続いて形成される第2のスパイラル配線(2)とが、電気的に並列に接続される。
次に、図3B(g)に示すように、金属配線2の上層に絶縁膜16を堆積し、フォトリソグラフィ法および反応性イオンエッチング法などの方法を用い、後に層間プラグ4を形成するためのビアホール17を開口する。
次に、図3B(h)に示すように、絶縁膜18を堆積し配線溝を開口した後、金属配線3、層間プラグ5などの形成方法と同様の方法を用いて、第1のスパイラル配線となる金属配線1を形成する。さらに、一般の半導体装置の製造工程および構造と同様に、最上層配線に相当するインダクタ配線1の上部に、さらに絶縁膜19を堆積し、本実施の形態による配線構造を得る。
以上の製造方法により、最上層配線(1)により形成された上層インダクタ部と、最上層配線の下層に位置する2層の配線(2、3)が並列接続されて形成された下層インダクタ部とを、直列接続してなるインダクタ素子を得る。このようにして得られたインダクタ素子により、チップ面積を縮小し、エレクトロマイグレーション耐性を実現し、かつ、好ましくない寄生容量の増加を抑制することができる。
図4は本発明の第2の実施の形態を示す平面図、図5は図4のA-A'線での断面図である。但し、図4に示した平面図には、直列接続に用いる層間プラグ4、並列接続に用いる層間プラグ5および21は図示されておらず、図5に示した断面構造においては、絶縁膜および基板は図示されていない。
本発明の第2の実施の形態においては、図5に示すように、本発明の第1の実施の形態による配線構造における最下層の金属配線3の、さらに下層に位置する金属配線20により、第4のスパイラル配線が更に形成され、この金属配線20が、第3の層間プラグ21により、金属配線3と電気的に並列接続されている。そして好ましくは、層間プラグ21は、エレクトロマイグレーション耐性を更に向上させるために、直方体形状を有し、層間プラグ21の上下に位置する金属配線の長手方向に延在する、いわゆるスリットビアにより形成する。この構造により、本発明の第1の実施の形態による配線構造により実現されるエレクトロマイグレーションよりも更に高いエレクトロマイグレーション耐性を有する金属配線構造を提供することができる。
本実施の形態においては、金属配線3の配線幅は、金属配線2のそれより狭くなされており、また金属配線20の配線幅は、金属配線3のそれより狭くなされている。そして、金属配線3と20は、金属配線2の中心線からずれた位置にその中心線が存在している。このように、金属配線3、20の配線幅、形状がなされているのは、電流集中個所での実効的な配線膜厚を厚くすると共に、基板との間に形成される寄生容量を極力小さくするためである。
本実施の形態に示されるように、本発明は容易に拡張することができ、要求されるエレクトロマイグレーション耐性により、更に下層の配線層を並列接続して形成することにより、より高いエレクトロマイグレーション耐性を得ることができる。
本発明の第2の実施の形態による配線構造の製造方法は、本発明の第1の実施の形態の製造方法と比較して、使用する配線層のみが異なる。従って、本発明の第2の実施の形態にかかる製造方法としては、本発明の第1の実施の形態にかかる製造方法と同一の製造方法を用い、本発明の第1の実施の形態による最も下層に位置する金属配線の、更に1層下層の配線層にもスパイラル形状の金属配線を形成し、スパイラル形状の層間プラグにより上層配線と並列接続すればよい。従って、本発明の第2の実施の形態の製造方法については、詳細な説明は省略する。
図6は本発明の第3の実施の形態によるインダクタ素子の平面図、図7は図6のA-A'線での断面図である。但し、図6に示した平面構造図には図4と同様に、配線の相互接続にかかる層間プラグは図示されておらず、図7に示した断面構造においては、絶縁膜および基板は特に図示されていない。
本発明の第3の実施の形態によるインダクタ素子は、図7に示すように、第2のスパイラル配線を構成する金属配線1と、金属配線1の下層に位置する、第3のスパイラル配線を構成する金属配線2とを、層間プラグ4により電気的に並列に接続した下層インダクタ部と、金属配線1の更に上部に位置する、第1のスパイラル配線を構成する金属配線30を、層間プラグ31により電気的に直列接続した構造により実現される。そして、好ましくは、直列接続部および並列接続部のプラグ形状は、本発明による第1の実施の形態に準じる。また好ましくは、本実施の形態には特に図示していないが、金属配線および層間プラグの周囲を囲繞する絶縁膜は、本発明による第1の実施の形態に準じる。
通常用いられる半導体装置の形成方法によれば、パッドの厚さは、およそ1マイクロメートルから3マイクロメートル程度であり、この厚さは、通常用いられる半導体装置の金属配線のうち、最も厚い膜厚を有する金属配線の膜厚の1.5倍ないしは2倍程度に相当する。従って、従来技術により、パッドと同層のスパイラル配線とその下層のスパイラル配線とを直列接続した構造によってインダクタ素子を形成すると、膜厚の薄い下層側の金属配線により、エレクトロマイグレーション耐性が制限されてしまう。本実施の形態によれば、膜厚の薄い金属配線1と、この金属配線の更に下層に位置する金属配線2とを、電気的に並列接続することにより、金属配線の実効的な膜厚を増大させ、そのエレクトロマイグレーション耐性を、パッドと同層に形成されたスパイラル配線のエレクトロマイグレーション耐性と同程度まで向上させることができる。
従って、本発明により、パッドと同層の金属膜を利用してインダクタ素子を形成する場合においても、チップ内における占有面積を低減し、かつ、十分なエレクトロマイグレーション耐性を確保することが可能となる。
次に、図8を参照して本発明の第3の実施の形態の製造方法を説明する。図8(a)において、下層インダクタ部は、半導体基板上に堆積された絶縁膜上に形成される金属配線1と、金属配線1の下層に位置する金属配線2を、層間プラグ4により電気的に並列接続することにより形成されている。本実施の形態においては、下層インダクタ部を形成した後、その上部に形成された絶縁膜上に、パッドを形成する為の金属膜により上層インダクタ部となる第1のスパイラル配線を形成する。
図8(a)に示すように、金属配線1と金属配線2を層間プラグ4により並列接続して下層インダクタ部を形成した後、その上に絶縁膜19を堆積する。次に、フォトリソグラフィ法や反応性イオンエッチング法を用い、ビアホール32を開口する。
次に、図8(c)に示すように、金属膜33を、フォトリソグラフィ法および反応性イオンエッチング法などを用いて、所望のパタンに加工する。本実施の形態においては、上層インダクタ部となる第1のスパイラル配線を形成するため、金属膜33をスパイラル状にパターニングして金属配線30を得る。またビアホール31を充填している金属膜は層間プラグ31となる。
次に、図8(d)に示すように、パッド(図示なし)、金属配線30を覆う絶縁膜34を堆積する。絶縁膜34の形成方法としては、化学気相成長法や塗布法が用いられる。
以上の製造方法により、外部接続用パッドと同層の金属膜により形成された第1のスパイラル配線からなる上層インダクタ部と、パッドの下層に位置する2層配線が並列接続されて形成された下層インダクタ部とが、直列接続されたインダクタ素子を得る。このようにして得られたスパイラルインダクタにより、チップ面積を縮小し、インダクタ素子の高いエレクトロマイグレーション耐性を実現し、かつ、好ましくない寄生容量の増加を抑制することができる。
図9は本発明の第4の実施の形態によるインダクタ素子の平面図、図10は図9のA-A'線での断面図である。図9においては、最上層配線を用いて形成された第1のスパイラル配線(金属配線1)と、最上層配線の下層配線を用いて形成された第2のスパイラル配線(金属配線2)とが、層間プラグ4により直列接続され、そして下層に位置する第2のスパイラル配線(2)の一部に、第2のスパイラル配線の更に下層に位置する金属配線3が、層間プラグ5により、電気的に並列に接続されている。本発明の第4の実施の形態によれば、最下層の金属配線3は、図9に示されるように、連続したスパイラル配線と放っておらず、スパイラル配線の最内周部と最外周部とのみが存在しその途中が欠落した形状となっている。そして、好ましくは、直列接続部および並列接続部のプラグ形状は、本発明による第1の実施の形態に準じる形状を有する。更に好ましくは、本実施の形態には特に図示していないが、金属配線および層間プラグの周囲を囲繞する絶縁膜は、本発明による第1の実施の形態に準じる構成を有する。
金属配線にギガヘルツ帯の高周波電流が流れる場合、隣接配線による磁界の影響により、金属配線内部における電流密度分布が不均一になることが知られている。この現象は近接効果と呼称され、スパイラル形状のインダクタの場合は、近接効果により、前記スパイラルインダクタの内周部の内側と、外周部の外側に、電流集中が起こる。そこで、本発明の第4の実施の形態においては、金属配線3を第2のスパイラル配線の最内周部下と最外周部下にのみ形成し、そして第2のスパイラル配線の内周部の内側と、外周部の外側に、金属配線3を、層間プラグ5を介して並列接続する。
このような構造により、スパイラルインダクタのエレクトロマイグレーション耐性を高めることができ、かつ、スパイラルインダクタと半導体基板の間の、好ましくない寄生容量の増加を抑制することが可能となる。
本発明の第4の実施の形態による構造の製造方法は、本発明の第1の実施の形態の製造方法と比較して、下層配線の平面パターニング形状のみが異なる。従って、本発明の第4の実施の形態にかかる製造方法としては、本発明の第1の実施の形態にかかる製造方法と同一の製造方法を用い、本発明の第1の実施の形態による最も下層に位置する金属配線の平面パタンのみを変更すればよい。従って、本発明の第4の実施の形態の製造方法については、詳細な説明は省略する。
図11は本発明の第5の実施の形態によるインダクタ素子の平面図、図12は図11のA-A'線での断面図である。
本発明の第5の実施の形態においては、図11に示すように、最上層の金属配線1にて形成された第1のスパイラル配線と、第1のスパイラル配線の下層の金属配線2により構成された、第1のスパイラルイ配線と巻き数および巻き方向が略同一である第2のスパイラル配線とが、層間プラグ4aを用いて互いに並列接続されて、上層インダクタ部が形成されており、そして第2のスパイラルイ配線(2)の下層に位置する金属配線3により構成された第3のスパイラル配線と、第3のスパイラル配線の下層の金属配線20により構成された、第3のスパイラル配線(3)と巻き数および巻き方向が略同一である第4のスパイラル配線とが、層間プラグ21を用いて互いに並列接続されて、下層インダクタ部が形成されている。そして、上層インダクタ部と下層インダクタ部とが層間プラグ5aにより直列接続されている。好ましくは、直列接続部および並列接続部のプラグ形状は、本発明による第1の実施の形態に準じる形状を有する。更に好ましくは、本実施の形態には特に図示していないが、金属配線および層間プラグの周囲を囲繞する絶縁膜は、本発明による第1の実施の形態に準じる構成を有する。
また、本実施の形態において、金属配線3、20により形成される下層インダクタ部は、第2の実施の形態に示されるように、要求されるエレクトロマイグレーション耐性により、更に下層の配線層を並列接続して形成してもよい。
本発明の第5の実施の形態による構造の製造方法は、本発明の第1の実施の形態の製造方法と比較して、使用する配線層および平面レイアウト形状のみが異なる。従って、本発明の第5の実施の形態にかかる製造方法としては、本発明の第1の実施の形態にかかる製造方法と同様の製造方法を用いればよい。従って、本発明の第5の実施の形態の製造方法については、詳細な説明は省略する。
本発明は、比較的大きな電流が流れる通常の金属配線に対しても適用することができる。図13は本発明の第6の実施の形態を示す平面図、図14は図13のA-A'線での断面図である。また、図13においては層間プラグ4および5は、図示されていないが、本発明の第1の実施の形態において示したように、層間プラグ4および層間プラグ5は、マルチビアにより形成するか、あるいは、直方体形状を有するスリットビアにより形成されていることが、好ましい。更に好ましくは、本実施の形態には特に図示していないが、金属配線および層間プラグの周囲に位置する絶縁膜は、本発明による第1の実施の形態に準じる構成を有する。
本実施の形態においては、図13および図14に示されるように、第1の金属配線1および1’と、第1の金属配線と交差する金属配線40が互いに交差する構造において、第1の金属配線1および1’が、金属配線1および1’の下層に位置する金属配線2に、層間プラグ4および4’を用いて接続され、更に第2の金属配線2が、金属配線40の下層に延在することにより交差部を形成し、該交差部において、下層の金属配線2は、その金属配線2の更に下層に位置する金属配線3と、層間プラグ5を用いて、電気的に並列接続されている。この構成により、交差部の金属配線2の実効的な配線膜厚を向上させることができるため、比較的大きな電流が流れる金属配線同士が交差する金属配線構造においても、所望のエレクトロマイグレーション耐性を得ることができる。更に本発明によれば、許容されるエレクトロマイグレーション耐性の範囲内で、下層配線2および下層配線3の配線幅を、前記下層配線1および1’よりも細く形成しているため、望ましくない寄生容量の増加を抑制することができる。
なお、本実施の形態においては、交差部の下層配線は金属配線2と金属配線3の、2層配線の並列接続構造としたが、要求されるエレクトロマイグレーション耐性によっては、3層以上の金属配線の並列接続構造とすることもできる。また、本実施の形態では、2本の金属配線が互いに直角に交差する場合を示したが、本発明は、交差する配線の本数や交差角度によって制限されることはなく、金属配線の交差する角度は、例えば45度などの任意の角度でもよい。
本発明の第6の実施の形態による構造の製造方法は、本発明の第1の実施の形態の製造方法と比較して、配線の平面パターン形状のみが異なる。従って、本発明の第6の実施の形態にかかる製造方法としては、本発明の第1の実施の形態にかかる製造方法と同一の製造方法を用いればよい。従って、本発明の第6の実施の形態の製造方法については、詳細な説明は省略する。
4、4’、4a、5、5a、21、31 層間プラグ
10 下層絶縁膜
11、14、15、16、18、19、34 絶縁膜
12 配線溝
13、33 金属膜
17、32 ビアホール
Claims (9)
- 半導体基板上に形成された第1配線からなる第1インダクタと、
前記第1インダクタの下層に配置された第2配線からなる第2インダクタと、
前記第2インダクタの下層に配置された第3配線からなる第3インダクタと、
を有し、
前記第1インダクタは、前記第2インダクタと直列に接続され、
前記第2インダクタは、前記第3インダクタと並列に接続され、
前記第2インダクタの膜厚は、前記第1インダクタの膜厚よりも薄く、
前記第3インダクタの膜厚は、前記第1インダクタの膜厚よりも薄い半導体装置。 - 金属膜からなるパッドを有し、
前記第1インダクタは、前記パッドと同層に配置されている請求項1に記載の半導体装置。 - 前記第1インダクタを構成する前記第1配線は、アルミニウム或いはアルミニウムを主成分とする合金により形成されている請求項1または2に記載の半導体装置。
- 前記第1インダクタと前記第2インダクタの接続は、層間プラグによって行われる請求項1から3のいずれかに記載の半導体装置。
- 前記第2インダクタと前記第3インダクタの接続は、層間プラグによって行われる請求項1から4のいずれかに記載の半導体装置。
- 前記第1インダクタ、前記第2インダクタ、および前記第3インダクタは、スパイラル形状を有している請求項1から5のいずれかに記載の半導体装置。
- 前記第2インダクタを構成する前記第2配線および前記第3インダクタを構成する前記第3配線は、銅若しくは銅を主成分とした合金により形成されている請求項1から6のいずれかに記載の半導体装置。
- 前記第2インダクタを構成する前記第2配線および前記第3インダクタを構成する前記第3配線は、銅を主成分とする合金により形成されている請求項1から7のいずれかに記載の半導体装置。
- 前記第1インダクタを構成する前記第1配線の材料と、前記第2インダクタを構成する前記第2配線の材料とが、互いに異なっている請求項1から8のいずれかに記載の半導体装置。
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