TWI467741B - 積體電感結構 - Google Patents

積體電感結構 Download PDF

Info

Publication number
TWI467741B
TWI467741B TW98136495A TW98136495A TWI467741B TW I467741 B TWI467741 B TW I467741B TW 98136495 A TW98136495 A TW 98136495A TW 98136495 A TW98136495 A TW 98136495A TW I467741 B TWI467741 B TW I467741B
Authority
TW
Taiwan
Prior art keywords
layer
integrated inductor
copper
integrated
substrate
Prior art date
Application number
TW98136495A
Other languages
English (en)
Other versions
TW201042753A (en
Inventor
Ching Chung Ko
Tung Hsing Lee
Kuei Ti Chan
Tao Cheng
Ming Tzong Yang
Original Assignee
Mediatek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=42604689&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=TWI467741(B) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Priority claimed from US12/493,245 external-priority patent/US8860544B2/en
Application filed by Mediatek Inc filed Critical Mediatek Inc
Publication of TW201042753A publication Critical patent/TW201042753A/zh
Application granted granted Critical
Publication of TWI467741B publication Critical patent/TWI467741B/zh

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

積體電感結構
本發明有關於半導體IC設計，尤其有關於積體電感(integrated inductor)。
迅速發展的無線通信市場對具有更多功能的小而便宜的手持設備需求越來越高。電路設計的一個主要趨勢是盡可能將更多的電路進行集成，以便降低每個晶圓(wafer)的成本。
半導體晶圓上的電感廣泛用於基於互補金氧半(CMOS)的射頻(Radio Frequency,RF)電路，例如低雜訊放大器、壓控振盪器以及功率放大器。電感是一種以磁場形式儲存能量的被動(passive)電子元件，電感可以抵抗流經其電流的變化。
電感的一個重要特性是品質因數Q，品質因數Q與RF電路或其他電路以及系統的性能相關。IC(Integrated Circuit)的品質因數Q由其基底本身的寄生(parasitic)損耗所限制。這些損耗包含電感的金属層所帶來的高阻抗。因此，為了達到較高的品質因數Q，電感的阻抗應該維持在最小值。一種最小化電感阻抗的方法是增加用以製造電感的金属的厚度。
因此，由於由RF基線(baseline)方法製成的積體電感的最上層金屬層(例如鑲嵌銅互連結構的最上層)較厚，使得積體電感的阻抗得以降低。對於熟知此技藝的人士來說，在最上層金屬層實現金屬層加厚較其他金屬層容易。以0.13μm的RF基線方法為例，最上層金屬層具有3μm的厚度是很平常的。然而，過度厚的金屬層常常會導致複雜的加工以及相對較高的成本。
有鑑於此，需要提供一種具有較高品質因數Q的積體電感結構。
本發明提供一種積體電感結構，包含一線圈，該線圈由位於一鈍化層之上的一鋁層所組成，其中，該鋁層不延伸到該鈍化層內部，該鋁層的厚度不小於2.0微米，其中該積體電感結構由銅製程所製造。
本發明提供的積體電感結構具有較高品質因數Q。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方案，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包括」和「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電性連接手段。間接的電性連接手段包括通過其他裝置進行連接。
本發明屬於積體電感或變壓器結構的改進，使其具有更好的品質因數Q並降低不需要的基底耦合，也可降低製程成本。一方面，本發明採用線形過孔結構(line-shaped via structure)來代替洞(hole)形過孔結構，用以將上層金屬與下層金屬電性連接起來。傳統上，設置於半導體設備的導電層(conductive layer)中的很多過孔栓(via plug)用以電性連接這些導電層，為了製程的統一性，傳統的洞形過孔栓具有統一的形狀和大小，因此，為了降低阻抗，需要利用一組(array)過孔栓。
本發明另一方面，IC晶片的鈍化層上採用一金屬層(例如鋁)，以製成積體電感，這樣便可以減少IC晶片最上層銅層的厚度。
置於鈍化層之上的鋁層通常用以提供銅接合焊墊上的一個接合介面，以防止下面的銅材料被氧化，其中，該銅接合焊墊形成於IC晶片最上層的銅層中。
以下將結合附圖對本發明實施例進行詳細描述。說明書以及附圖中的標號“Mn ”表示最上層的金屬層，例如IC晶片中的銅層；“Mn-1 ”表示銅層Mn-1 僅比最上層的銅層Mn 低一層，依此類推；其中，較佳地，n的範圍在4至8之間，但本發明並不限於此。標號“V”表示兩個相鄰銅層之間的過孔栓層。舉例來說，V5 表示將金屬層M5 與金屬層M6 互連的過孔栓層V5 。
第1圖為本發明實施例具有多圈線圈(multi-turn winding)積體電感10的俯視示意圖。第2圖為本發明一個較佳實施例的沿第1圖I-I’線的截面透視示意圖。為了簡便，第2圖中只顯示兩個相鄰線圈12的差分對(differential pair)。
應當理解，本發明實施例積體電感10採用八邊形的形狀，但積體電感10也可採用其他適合的形狀，例如螺旋形狀。電感的形狀或樣式並不限制於此。本發明同樣適用於單端電感(single-ended inductor)。
如第1圖以及第2圖所示，積體電感10的每個線圈12都有垂直的金屬堆疊(metal stack)層，金屬堆疊層按照以下順序包括：金屬層Mn-1 、過孔栓層Vn-1 、金屬層Mn 、過孔栓層Vn 以及鋁層20(第2圖中簡單標示為“鋁”)。通過過孔栓層Vn-1 將金屬層Mn-1 電性連接至金屬層Mn ，通過過孔栓層Vn 將金屬層Mn 電性連接至鋁層20。根據本發明一個較佳實施例，積體電感10的線圈12不包括較低的金屬層M1 ~Mn-2 ，以減少基底100的寄生耦合損耗。根據本發明另一較佳實施例，線圈12不包含較低的金屬層M1 ~M2 。
在本發明的一個實施方式中，過孔栓層Vn-1 以及Vn 都是線形結構。較佳的實施方式是，線形結構過孔栓層Vn-1 和Vn 與金屬層Mn-1 、金屬層Mn 以及鋁層20具有實質上相同的樣式(pattern)，並且線形結構過孔栓層Vn-1 和Vn 的線寬實質上比金屬層Mn-1 或金屬層Mn 的線寬略小。通過採用線形結構的過孔栓層Vn-1 和Vn ，積體電感10的阻抗值可以降低。
在此實施例中，較小線寬的過孔栓層並非為本發明的限制。在其他實施例中，過孔栓層的線寬可與金屬層的線寬相同或大於金屬層的線寬。進一步，前述樣式實質上相同的線形過孔的形狀也並非本發明的限制。在其他實施例中，線形過孔栓層的樣式還可以是每個線圈中包含多個片段線形(segmented line-shaped)過孔。
根據本發明一個較佳實施例，金屬層Mn-1 、過孔栓層Vn-1 以及金屬層Mn 通過傳統銅鑲嵌方法(copper damascene method)來形成，例如單鑲嵌結構方法(single damascene)或雙鑲嵌結構方法(dual damascene)。舉例來說，金屬層Mn-1 由單鑲嵌結構方法形成，金屬層Mn 以及整個(integral)過孔栓層Vn-1 由雙鑲嵌結構方法來實現。這樣一來，金屬層Mn 與過孔栓層Vn-1 便成為一個整體(unitary)。
正如熟知此項技藝人士所知，銅鑲嵌方法提供一種形成一導線與一整個過孔栓耦接的解決方法，而不需要乾蝕刻銅(dry etching copper)。單鑲嵌結構和雙鑲嵌結構均可用以連接IC中的裝置和/或線(wire)。
一般說來，雙鑲嵌結構可以分為溝槽優先(trench-first)結構、過孔優先(via-first)結構、部分過孔優先(partial-via-first)結構以及自我對準式(self-aligned)結構。舉例來說，一種傳統雙鑲嵌結構的製程是首先在絕緣層(dielectric layer)上蝕刻出溝槽以及過孔洞(via hole)。過孔洞以及溝槽與例如是鉭(Ta)或氮化鉭(TaN)的阻障層(barrier)對齊，然後填充銅。接著使用平坦化製程(planarization process)例如化学机械拋光(CMP)以形成鑲嵌的金屬互連。
多層絕緣層102~108以及鈍化層110位於基底100。根據本發明一個較佳實施例，積體電感10基本製成於位於絕緣層104與基底100之間的絕緣層102上。金屬層Mn-1 鑲嵌(inlaid)至絕緣層104。金屬層Mn 以及整個過孔栓層Vn-1 分別鑲嵌至絕緣層108和絕緣層106。
絕緣層102~108可以是氧化矽、氮化矽、碳化矽、氮氧化矽、低介電係數(low-k)材料或是超低介電係數(ultra low-k)材料例如有機物(SILK)或無機物(HSQ)。
根據本發明一個較佳實施例，過孔栓層Vn 為金屬鋁，並且過孔栓層Vn 與鋁層20結合為整體。也就是說，過孔栓層Vn 與鋁層20是一個整體。從結構上說，過孔栓層Vn 鑲嵌至對應的過孔槽(圖未示)，該過孔槽形成在鈍化層110中，鋁層20於鈍化層110上圖案化。過孔栓層Vn 與鋁層20可以與傳統的重佈層(re-distribution layer)(圖未示)同時形成。較佳地，鋁層20的厚度h1可以在1微米至1.5微米的範圍内，厚度h1通常可小於1.5微米。
鈍化層110可以是氧化矽、氮化矽、碳化矽、氮氧化矽、聚合物以及類似物質。根據此實施例，鈍化層110的厚度t1大約可以是0.8~1.2微米，但本發明並不以此為限。
積體電感10完全兼容標準邏輯製程，並且由於整個過孔栓層Vn 與鋁層20併為一體，積體電感10不包含過厚的銅層。
在本發明其他實施例中，通過使用線形過孔結構，使得積體電感的阻抗降低。通過垂直的金屬堆疊可實現具有高品質因數Q的積體電感，其中，金屬堆疊具有以下順序：金屬層Mn-1 、過孔栓層Vn-1 以及金屬層Mn ，或者，金屬堆疊也可具有以下順序：頂部銅層Mn 、過孔栓層Vn 以及鋁層。
隨著半導體技術的不斷發展，IC每一絕緣層的厚度越來越薄。這導致電感結構底面與半導體基底主表面之間的距離減小，因此在電感上產生不希望的基底耦合而使品質因數Q惡化。先進IC金屬層間(inter-layer)絕緣層的厚度不可避免的縮小，導致品質因數Q惡化，為解決此問題，本發明再另一實施例提供一種新的積體電感結構。
第3圖是根據本發明另一實施例，具有進一步改善的品質因數Q和較小寄生基底耦合的積體電感結構剖面示意圖，其中，與第1、2圖相同的標號表示相同的組件、層或區域。如第3圖所示，積體電感結構同樣形成於電感區域10a中，且積體電感結構包含多個線圈，為簡潔起見，第3圖只示出了兩個相鄰線圈12的差分對。從積體電感上方觀察，此實施例的積體電感的形式可以為八邊形、螺旋形或其它任何適宜的形狀。根據此實施例的積體電感示範形狀與第1圖所示的形狀類似。
在電感區域10a之外可以提供一個銅互連結構202。銅互連結構202可以在金屬層M1 ~Mn 的任何一個以及過孔栓V1 ~Vn-1 的任何一個中製造，銅互連結構202鑲嵌至相應的絕緣層102~108。根據此實施例，電感區域10a中不形成銅互連結構。銅互連結構202可由傳統銅鑲嵌方法製造。絕緣層102~108可包含氧化矽、氮化矽、碳化矽、氮氧化矽、低介電係數(low-k)材料或是超低介電係數(ultra low-k)材料例如有機物(SILK)或無機物(HSQ)。
根據此實施例，積體電感結構中相鄰兩個線圈12中的每一個可由鋁層20’製造，而不一併採用銅材料。也就是說，積體電感結構可僅由具有較大厚度h2的鋁層20’來定義，其中，鋁層20’的厚度h2大於鋁層20的厚度h1。舉例而言，厚度h2大約可大於2.0微米，例如可以是3.0微米或者更厚。更厚的鋁層20’可幫助降低電感的阻抗值。
在一個實施例中，鋁層20’可以是重佈層。重佈層也可包含輸入/輸出焊墊和導線走線(wire trace)。積體電感可以形成在具有基底和多個金屬層的IC裝置中，其中至少一個金屬層包含銅。在積體電感和基底之間也可以沒有任何金屬層形成。多個金屬層的最上兩層中至少一層可包含銅。將積體電感的底面12a與基底100的主表面100a之間的距離稱為距離D。較佳地，距離D不小於最上層金屬層的底面與基底100主表面100a之間的距離。
積體電感結構包含線圈12，線圈12包括位於鈍化層110’之上的鋁層20’，其中，鋁層20’不延伸到鈍化層110’内部，且鋁層20’的厚度大約是不小於2.0微米。積體電感結構形成在鈍化層110’之上，鈍化層110’的厚度t2大約是不小於0.8微米。根據此實施例，鈍化層110’的厚度t2大於第2圖所示的鈍化層110的厚度t1。且鈍化層110’具有更大的厚度是本發明的特點之一。根據本實施例，鈍化層110’可以是氧化矽、氮化矽、碳化矽、氮氧化矽、聚醯亞胺等等。
通過從積體電感結構中除去銅並增加鈍化層110’的厚度，電感結構底面12a與半導體基底100的主表面100a之間的距離D變大，由此減小了寄生基底耦合，此外，增加的鋁層厚度也有助於改善品質因數Q。根據本發明的一個實施例，較佳情況下，為獲得更佳的品質因數性能，先進IC晶片中電感結構底面12a與半導體基底100主表面100a之間的距離D大約是大於3.0微米。根據另一實施例，積體電感的底面12a與基底100主表面100a之間的距離D可以不大於10微米。
任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視所附之申請專利範圍所界定者為準。
10．．．積體電感
12．．．線圈
12a．．．底面
20、20’．．．鋁層
102~108．．．絕緣層
110、110’．．．鈍化層
100‧‧‧基底
100‧‧‧基底
10a‧‧‧電感區域
202‧‧‧銅互連結構
100a‧‧‧主表面
第1圖為本發明實施例具有多個線圈的積體積體電感10的俯視示意圖。
第2圖為沿第1圖的I-I’線的截面透視示意圖。
第3圖為根據本發明另一實施例的具有進一步改善的品質因數Q以及減小的基底耦合的積體電感結構的剖面示意圖。
12．．．線圈
12a．．．底面
20’．．．鋁層
102~108．．．絕緣層
110’．．．鈍化層
100．．．基底
10a．．．電感區域
202．．．銅互連結構
100a．．．主表面

Claims (9)

  1. 一種積體電感結構，包含一線圈，該線圈由位於一鈍化層之上的一鋁層所組成，其中，該鋁層不延伸到該鈍化層內部，該鋁層的厚度不小於2.0微米，其中該積體電感結構由銅製程所製造。
  2. 如申請專利範圍第1項所述的積體電感結構，其中，該鈍化層的厚度是不小於0.8微米。
  3. 如申請專利範圍第1項所述的積體電感結構，其中，該積體電感製成於一電感區內，且該電感區內不形成銅互連結構。
  4. 如申請專利範圍第1項所述的積體電感結構，其中，該鋁層是一重佈層。
  5. 如申請專利範圍第1項所述的積體電感結構，其中，該積體電感形成在具有一基底和多個金屬層的一積體電路裝置中，該多個金屬層中至少一層包含銅。
  6. 如申請專利範圍第5項所述的積體電感結構，其中，該多個金屬層均不形成在積體電感和基底之間。
  7. 如申請專利範圍第5項所述的積體電感結構，其中，該積體電感的底面與該基底的一主表面之間的距離不小於該多個金屬層中一最上層金屬層的底面與該基底的該主表面之間的距離。
  8. 如申請專利範圍第5項所述的積體電感結構，其中，該積體電感的底面與該基底的一主表面之間的距離不小於3微米。
  9. 如申請專利範圍第5項所述的積體電感結構，其中，該多個金屬層的最上兩層中至少一層是銅層。
TW98136495A 2009-05-21 2009-10-28 積體電感結構 TWI467741B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US18016409P 2009-05-21 2009-05-21
US12/493,245 US8860544B2 (en) 2007-06-26 2009-06-29 Integrated inductor

Publications (2)

Publication Number Publication Date
TW201042753A TW201042753A (en) 2010-12-01
TWI467741B true TWI467741B (zh) 2015-01-01

Family

ID=42604689

Family Applications (1)

Application Number Title Priority Date Filing Date
TW98136495A TWI467741B (zh) 2009-05-21 2009-10-28 積體電感結構

Country Status (2)

Country Link
CN (2) CN201549510U (zh)
TW (1) TWI467741B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224773B2 (en) 2011-11-30 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal shielding layer in backside illumination image sensor chips and methods for forming the same
TWI643216B (zh) * 2017-11-10 2018-12-01 瑞昱半導體股份有限公司 積體電感

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030077845A1 (en) * 2001-10-19 2003-04-24 Hiroaki Ohkubo Integrated circuit and manufacturing method therefor
US20060030115A1 (en) * 2004-08-03 2006-02-09 Chulho Chung Integrated circuit devices including passive device shielding structures and methods of forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030077845A1 (en) * 2001-10-19 2003-04-24 Hiroaki Ohkubo Integrated circuit and manufacturing method therefor
US20060030115A1 (en) * 2004-08-03 2006-02-09 Chulho Chung Integrated circuit devices including passive device shielding structures and methods of forming the same

Also Published As

Publication number Publication date
TW201042753A (en) 2010-12-01
CN201549510U (zh) 2010-08-11
CN101894838A (zh) 2010-11-24

Similar Documents

Publication Publication Date Title
US7808358B2 (en) Inductor and method for fabricating the same
KR101045195B1 (ko) 집적 회로에 형성된 인덕터
US7867787B2 (en) Forming inductor and transformer structures with magnetic materials using damascene processing for integrated circuits
US8860544B2 (en) Integrated inductor
US7436281B2 (en) Method to improve inductance with a high-permeability slotted plate core in an integrated circuit
US8847365B2 (en) Inductors and methods for integrated circuits
US6903644B2 (en) Inductor device having improved quality factor
JP4772495B2 (ja) インダクター及びインダクター形成方法
EP1209725A2 (en) High performance system-on-chip using post passivation process
US20050124131A1 (en) Method of forming an inductor with continuous metal deposition
TWI418017B (zh) 用於形成電感器的方法
TW201517281A (zh) 半導體裝置結構及其形成方法
JP4584533B2 (ja) 半導体基板中に形成された薄膜多層高ｑトランスフォーマ
US11670583B2 (en) Integrated inductor with a stacked metal wire
TWI489613B (zh) 積體電路中用於使電感最大化之形成磁性通孔之方法以及由此所形成之結構
US20090261452A1 (en) Semiconductor device including an inductor element
US20090002114A1 (en) Integrated inductor
US8580647B2 (en) Inductors with through VIAS
TWI467741B (zh) 積體電感結構
JP5090688B2 (ja) 半導体装置
US6853079B1 (en) Conductive trace with reduced RF impedance resulting from the skin effect
JP5005856B2 (ja) 半導体基板の表面をオーバーレイする高性能集積回路のためのインダクターを形成する方法
JP2014042050A (ja) ポストパッシベーション法を使用した高性能システムオンチップ