CN101894838A - 集成电感 - Google Patents

Abstract

本发明提供一种集成电感，该集成电感包含一线圈，该线圈包括位于一钝化层之上的一铝层，其中，该铝层不延伸到该钝化层内部，该铝层的厚度不小于2.0微米。本发明提供的集成电感具有较高品质因数Q。

Description

集成电感

技术领域

本发明有关于半导体IC设计，尤其有关于集成电感(integrated inductor)。

背景技术

迅速发展的无线通信市场对具有更多功能的小而便宜的手持设备需求越来越高。电路设计的一个主要趋势是尽可能将更多的电路进行集成，以便降低每个晶片(wafer)的成本。

半导体晶片上的电感广泛用于基于互补金属氧化物半导体(CMOS)的射频(Radio Frequency，RF)电路，例如低噪声放大器、压控振荡器以及功率放大器。电感是一种以磁场形式储存能量的无源(passive)电子元件，电感可以抵抗流经电感的电流的变化。

电感的一个重要特性是品质因数Q，品质因数Q与RF电路或其它电路以及系统的性能相关。IC(Integrated Circuit)的品质因数Q由其基板(substrate)本身的寄生(parasitic)损耗所限制。这些损耗包含电感的金属层所带来的高阻抗。因此，为了达到较高的品质因数Q，电感的阻抗应该维持在最小值。一种最小化电感阻抗的方法是增加用以制造电感的金属的厚度。

因此，由于由RF基线(baseline)方法制成的集成电感的最上层金属层(例如镶嵌铜互连结构的最上层)较厚，使得集成电感的阻抗得以降低。对于本领域普通技术人员来说，在最上层金属层实现金属层加厚较其它金属层容易。以0.13μm的RF基线方法为例，最上层金属层具有3μm的厚度是很平常的。然而，过度厚的金属层常常会导致复杂的加工以及相对较高的成本。

发明内容

有鉴于此，需要提供一种具有较高品质因数Q的集成电感。

本发明提供一种集成电感，包含线圈，该线圈包括位于钝化层之上的铝层，其中，该铝层不延伸到该钝化层内部，该铝层的厚度不小于2.0微米。

本发明提供的集成电感具有较高品质因数Q。

附图说明

图1为本发明实施例具有多个线圈的集成电感10的俯视示意图；

图2为沿图1的I-I’线的截面透视示意图；

图3为根据本发明另一实施例的具有进一步改善的品质因数Q以及减小的基板耦合的集成电感结构的剖面示意图。

具体实施方式

在说明书及后续的权利要求当中使用了某些词汇来指称特定组件。所属领域技术人员应可理解，制造商可能会用不同的名词来称呼同一个组件。本说明书并不以名称的差异来作为区分组件的方案，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的“包括”和“包含”为一开放式的用语，故应解释成“包含但不限定于”。以外，“耦接”一词在此包含任何直接及间接的电性连接手段。间接的电性连接手段包括通过其它装置进行连接。

本发明属于集成电感或变压器结构的改进，使其具有更好的品质因数Q并降低不需要的基板耦合，也可降低工艺成本。一方面，本发明采用线形过孔结构(line-shaped via structure)来代替洞(hole)形过孔结构，用以将上层金属与下层金属电性连接起来。传统上，设置于半导体设备的导电层(conductive layer)中的很多过孔栓(via plug)用以电性连接这些导电层，为了工艺的统一性，传统的洞形过孔栓具有统一的形状和大小，因此，为了降低阻抗，需要利用一组(array)过孔栓。

本发明另一方面，IC芯片的钝化层上采用一金属层(例如铝)，以制成集成电感，这样便可以减少IC芯片最上层铜层的厚度。

置于钝化层之上的铝层通常用以提供铜接合焊盘上的一个接合界面，以防止下面的铜材料被氧化，其中，该铜接合焊盘形成于IC芯片最上层的铜层中。

以下将结合附图对本发明实施例进行详细描述。说明书以及附图中的标号“M_n”表示最上层的金属层，例如IC芯片中的铜层；“M_n-1”表示铜层M_n-1仅比最上层的铜层M_n低一层，依此类推；其中，较佳地，n的范围在4至8之间，但本发明并不限于此。标号“V”表示两个相邻铜层之间的过孔栓层。举例来说，V₅表示将金属层M₅与金属层M₆互连的过孔栓层V₅。

图1为本发明实施例具有多圈线圈(multi-turn winding)集成电感10的俯视示意图。图2为根据本发明一个较佳实施例沿图1的I-I’线的截面透视示意图。为了简便，图2中只显示两个相邻线圈12的差分对(differential pair)。

应当理解，本发明实施例的集成电感10采用八边形的形状，但集成电感10也可采用其它适合的形状，例如螺旋形状。电感的形状或样式并不限制于此。本发明同样适用于单端电感(single-ended inductor)。

如图1以及图2所示，集成电感10的每个线圈12都有垂直的金属堆叠(metal stack)层，金属堆叠层按照以下顺序包括：金属层M_n-1、过孔栓层V_n-1、金属层M_n、过孔栓层V_n以及铝层20(图2中简单标示为“铝”)。可以通过过孔栓层V_n-1将金属层M_n-1电性连接至金属层M_n，通过过孔栓层V_n将金属层M_n电性连接至铝层20。根据本发明一个较佳实施例，集成电感10的线圈12不包括较低的金属层M₁～M_n-2，以减少基板100的寄生耦合损耗。根据本发明另一较佳实施例，线圈12不包含较低的金属层M₁～M₂。

在本发明的一个实施方式中，过孔栓层V_n-1以及V_n都是线形结构。较佳的实施方式是，线形结构过孔栓层V_n-1和V_n与金属层M_n-1、金属层M_n以及铝层20具有实质上相同的样式(pattern)，并且线形结构过孔栓层V_n-1和V_n的线宽实质上比金属层M_n-1或金属层M_n的线宽略小。通过采用线形结构的过孔栓层V_n-1和V_n，集成电感10的阻抗值可以降低。

在此实施例中，较小线宽的过孔栓层并非为本发明的限制。在其它实施例中，过孔栓层的线宽可与金属层的线宽相同或大于金属层的线宽。进一步，前述样式实质上相同的线形过孔的形状也并非本发明的限制。在其它实施例中，线形过孔栓层的样式还可以是每个线圈中包含多个片段线形(segmentedline-shaped)过孔。

根据本发明一个较佳实施例，金属层M_n-1、过孔栓层V_n-1以及金属层M_n通过传统铜镶嵌方法(copper damascene method)来形成，例如单镶嵌结构方法(single damascene)或双镶嵌结构方法(dual damascene)。举例来说，金属层M_n-1由单镶嵌结构方法形成，金属层M_n以及整个(integral)过孔栓层V_n-1由双镶嵌结构方法来实现。这样一来，金属层M_n与过孔栓层V_n-1便成为一个整体(unitary)。

正如本领域普通技术人员所知，铜镶嵌方法提供一种形成一导线与一整个过孔栓耦接的解决方法，而不需要干刻蚀铜(dry etching copper)。单镶嵌结构和双镶嵌结构均可用以连接IC中的装置和/或线(wire)。

一般说来，双镶嵌结构可以分为沟槽优先(trench-first)结构、过孔优先(via-first)结构、部分过孔优先(partial-via-first)结构以及自我对准式(self-aligned)结构。举例来说，一种传统双镶嵌结构的工艺是首先在绝缘层(dielectric layer)上刻蚀出沟槽以及过孔洞(via hole)。过孔洞以及沟槽与例如钽(Ta)或氮化钽(TaN)的阻障层(barrier)对齐，然后填充铜。接着使用平坦化工艺(planarizationprocess)例如化学机械抛光(CMP)以形成镶嵌的金属互连。

多层绝缘层102～108以及钝化层110位于基板100。根据本发明一个较佳实施例，集成电感10基本制成于位于绝缘层104与基板100之间的绝缘层102上。金属层M_n-1镶嵌(inlaid)至绝缘层104。金属层M_n以及整个过孔栓层V_n-1分别镶嵌至绝缘层108和绝缘层106。

绝缘层102～108可以是氧化硅、氮化硅、碳化硅、氮氧化硅、低介电系数(low-k)材料或是超低介电系数(ultra low-k)材料例如有机物(SILK)或无机物(HSQ)。

根据本发明一个较佳实施例，过孔栓层V_n为金属铝，并且过孔栓层V_n与铝层20结合为整体。也就是说，过孔栓层V_n与铝层20是一个整体。从结构上说，过孔栓层V_n镶嵌至对应的过孔槽(图未示)，该过孔槽形成在钝化层110中，铝层20于钝化层110上图案化。过孔栓层V_n与铝层20可以与传统的重布线层(re-distribution layer)(图未示)同时形成。较佳地，铝层20的厚度h1可以在1微米至1.5微米的范围内，厚度h1通常可小于1.5微米。

钝化层110可以是氧化硅、氮化硅、碳化硅、氮氧化硅、聚合物以及类似物质。根据此实施例，钝化层110的厚度t1大约可以是0.8～1.2微米，但本发明并不以此为限。

集成电感10完全兼容标准逻辑制造工艺，并且由于整个过孔栓层V_n与铝层20并为一体，集成电感10不包含过厚的铜层。

在本发明其它实施例中，通过使用线形过孔结构，使得集成电感的阻抗降低。通过垂直的金属堆叠可实现具有高品质因数Q的集成电感，其中，金属堆叠具有以下顺序：金属层M_n-1、过孔栓层V_n-1以及金属层M_n，或者，金属堆叠也可具有以下顺序：顶部铜层M_n、过孔栓层V_n以及铝层。

随着半导体技术的不断发展，IC每一绝缘层的厚度越来越薄。这导致电感结构底面与半导体基板主表面之间的距离减小，因此在电感上产生不希望的基板耦合而使品质因数Q恶化。先进IC金属层间(inter-layer)绝缘层的厚度不可避免的缩小，导致品质因数Q恶化，为解决此问题，本发明再另一实施例提供一种新的集成电感结构。

图3是根据本发明另一实施例，具有进一步改善的品质因数Q和较小寄生基板耦合的集成电感结构剖面示意图，其中，与图1、2相同的标号表示相同的组件、层或区域。如图3所示，集成电感结构同样形成于电感区域10a中，且集成电感结构包含多个线圈，为简洁起见，图3只示出了两个相邻线圈12的差分对。从集成电感上方观察，此实施例的集成电感的形式可以为八边形、螺旋形或其它任何适宜的形状。根据此实施例的集成电感示范形状与图1所示的形状类似。

在电感区域10a之外可以提供一个铜互连结构202。铜互连结构202可以在金属层M₁～M_n的任何一个以及过孔栓V₁～V_n-1的任何一个中制造，铜互连结构202镶嵌至相应的绝缘层102～108。根据此实施例，电感区域10a中不形成铜互连结构。铜互连结构202可由传统铜镶嵌方法制造。绝缘层102～108可包含氧化硅、氮化硅、碳化硅、氮氧化硅、低介电系数(low-k)材料或是超低介电系数(ultra low-k)材料例如有机物(SILK)或无机物(HSQ)。

根据此实施例，集成电感结构中相邻两个线圈12中的每一个可由铝层20’制造，而不一定采用铜材料。也就是说，集成电感结构可仅由具有较大厚度h2的铝层20’来定义，其中，铝层20’的厚度h2大于铝层20的厚度h1。举例而言，厚度h2大约可大于2.0微米，例如可以是3.0微米或者更厚。更厚的铝层20’可帮助降低电感的阻抗值。

在一个实施例中，铝层20’可以是重布线层。重布线层也可包含输入/输出焊盘和导线走线(wire trace)。集成电感可以形成在具有基板和多个金属层的IC装置中，其中至少一个金属层包含铜。在集成电感和基板之间也可以没有任何金属层形成。多个金属层的最上两层中至少一层可包含铜。将集成电感的底面12a与基板100的主表面100a之间的距离称为距离D。较佳地，距离D不小于最上层金属层的底面与基板100主表面100a之间的距离。

集成电感结构包含线圈12，线圈12包括位于钝化层110’之上的铝层20’，其中，铝层20’不延伸到钝化层110’内部，且铝层20’的厚度大约是不小于2.0微米。集成电感结构形成在钝化层110’之上，钝化层110’的厚度t2大约是不小于0.8微米。根据此实施例，钝化层110’的厚度t2大于图2所示的钝化层110的厚度t1。且钝化层110’具有更大的厚度是本发明的特点之一。根据本实施例，钝化层110’可以是氧化硅、氮化硅、碳化硅、氮氧化硅、聚酰亚胺等等。

通过从集成电感结构中除去铜并增加钝化层110’的厚度，电感结构底面12a与半导体基板100的主表面100a之间的距离D变大，由此减小了寄生基板耦合，此外，增加的铝层厚度也有助于改善品质因数Q。根据本发明的一个实施例，较佳情况下，为获得更佳的品质因数性能，先进IC芯片中电感结构底面12a与半导体基板100主表面100a之间的距离D大约是大于3.0微米。根据另一实施例，集成电感的底面12a与基板100主表面100a之间的距离D可以不大于10微米。

任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当以权利要求所界定的为准。

Claims (10)

1.一种集成电感，所述的集成电感包含线圈，所述线圈包括位于钝化层之上的铝层，其特征在于，所述铝层不延伸到所述钝化层内部，所述铝层的厚度不小于2.0微米。

2.如权利要求1所述的集成电感，其特征在于，所述钝化层的厚度是不小于0.8微米。

3.如权利要求1所述的集成电感，其特征在于，所述集成电感制成于电感区内，且所述电感区内不形成铜互连结构。

4.如权利要求1所述的集成电感，其特征在于，所述铝层是重布线层。

5.如权利要求1所述的集成电感，其特征在于，所述线圈包含铝。

6.如权利要求1所述的集成电感，其特征在于，所述集成电感形成在具有基板和多个金属层的集成电路装置中，所述多个金属层中至少一层包含铜。

7.如权利要求6所述的集成电感，其特征在于，所述多个金属层均不形成在集成电感和基板之间。

8.如权利要求6所述的集成电感，其特征在于，所述集成电感的底面与所述基板的主表面之间的距离不小于所述多个金属层中最上层金属层的底面与所述基板的所述主表面之间的距离。

9.如权利要求6所述的集成电感，其特征在于，所述集成电感的底面与所述基板的主表面之间的距离不小于3微米。

10.如权利要求6所述的集成电感，其特征在于，所述多个金属层的最上两层中至少一层是铜层。

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