CN1734767A - 包括无源器件屏蔽结构的集成电路器件及其形成方法 - Google Patents

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Abstract

本发明涉及一种集成电路器件和形成其的方法。所述集成电路器件包括半导体衬底和半导体衬底上的磁通线产生无源电子元件。伪栅极结构设置于半导体衬底上在无源电子元件下面的区域中。伪栅极包括多个部分，每个部分包括第一纵向延伸部分和第二纵向延伸部分。第二纵向延伸部分从第一纵向延伸部分的一端以一角度延伸。诸部分以基本相同的角度延伸且设置以相邻的嵌套的关系彼此偏移。

Description

包括无源器件屏蔽结构的集成电路器件及其形成方法
技术领域
本发明涉及集成电路器件，且更具体地涉及在其上具有无源器件的集成电路器件和形成其的方法。
背景技术
集成电路器件被引入各种不同的电子产品中取代分立电路，因为它们可以减小成本和尺寸和/或在这样的器件中包括的电子电路的封装复杂性。这样的集成电路，在某些情形，可以称为芯片上系统(SOC)器件。其中引入这样的集成电路的各用商业产品在射频(RF)波段运行，诸如无线通讯器件。在这样的器件中，诸如电感和电容的无源电子元件一般是引入集成电路器件中的模拟电路和/或射频电路的核心元件。品质因数(Q)通常被用于集成电路器件中电感的性能指标。Q是电感中功率损失和能量存储之间关系的度量，由以下等式表达：
Figure A20051008474900101
其中ω是角频率且Q是品质因数。
在操作中，诸如电感的器件产生磁场。因为这样的磁场传入集成电路器件而导致可能产生诸如涡电流的各种效应，这些效应可能减小电感的品质因数。在图1A和1B的透视图中示意地示出各种这样的效应。如图1A和1B所示，集成电路(半导体)衬底10具有其上的层间介质层40和在层间介质层40的顶表面上的电感50。电感50产生传入衬底10和层间介质层40中的磁场60。另外，磁场60在集成电路衬底10中产生涡电流70。除了不期望的涡电流70之外，电感50还可能产生与衬底噪音耦合相关的问题，且可能在电感50和在集成电路衬底10和电感50之间的层间介质层40中形成的屏蔽图案20之间形成寄生电容。
发明内容
本发明的实施例提供一种集成电路器件，包括：半导体衬底和半导体衬底上的磁通线产生无源电子元件。伪栅极结构设置于半导体衬底上无源电子元件下面的区域中。伪栅极包括多个部分，每个部分包括第一纵向延伸部分和第二纵向延伸部分。第二纵向延伸部分从第一纵向延伸部分的一端以一角度延伸。诸部分中的一些以基本相同的角度延伸且设置以相邻的嵌套的(nested)关系彼此偏移。
在本发明的另一实施例中，配置伪栅极结构来阻止由无源电子元件产生的磁通线穿入半导体衬底。无源电子元件可以是电感，且至少一半的诸部分可以在垂直于电感的相应的重叠部分的方向上延伸。无源元件可以是电容。伪栅极结构可以包括多组设置为对称图案的部分。
在本发明的其它实施例中，多个隔离区位于无源电子元件下面的区域中，且伪栅极结构部分设置于隔离区上来界定第一屏蔽。多个导电区可以也位于隔离区之间，其设置来界定互补第二屏蔽。导电区可以是半导体衬底上的金属硅化物图案。层间介质层可以提供于半导体衬底上，在伪栅极结构和导电区域上延伸，且无源电子元件可以位于层间介质层上。
在本发明的进一步的实施例中，导电屏障(screen)延伸入围绕无源电子元件的层间介质区且界定围绕无源电子元件的周边。配置导电屏障来限制由无源电子元件产生的磁通线穿过周边。导电屏障可以包括多个导电元件的列，沿周边延伸入层间介质层，诸列彼此偏移(displaced)且每个列包括多个彼此偏移的电耦合的导电元件。还可以提供延伸入围绕无源电子元件的层间介质区的互补导电屏障，且互补导电屏障界定围绕无源电子元件、相邻并从第一导电屏障偏移的第二周边。可以配置互补导电屏障来限制由无源电子元件产生的磁通线穿过周边。互补导电屏障可以具有多个对准第一导电屏障诸列之间的空间的列。
在本发明的进一步的实施例中，无源电子元件下面的区域是集成电路器件的无源区，且集成电路器件还包括半导体衬底上紧邻无源区且在周边外的有源区。有源区包括在形成多个伪栅电极的同时形成的有源器件栅电极。在其它实施例中，有源器件栅电极形成于与伪栅极结构相同的集成电路器件的层上。
在本发明的又一实施例中，伪栅极结构包括半导体衬底上的栅极绝缘层和栅极绝缘层上的导电栅电极。伪栅极结构还包括栅电极上的硅化物层和栅极绝缘层、栅电极和硅化物层的侧壁上的绝缘侧壁。
在本发明的进一步的实施例中，层间介质层包括第一和第二层间介质层。第一层间介质层形成于伪栅电极上。多个导电区形成于第一层间介质层上。第二层间介质层形成于多个导电区上。金属接触可以耦合到无源电子元件下的伪栅极结构的中心区中。还可以提供金属接触耦合到无源电子元件下的多个导电区的中心区中。到多个导电区的金属接触将多个导电区连接到地。
在本发明的其它实施例中，半导体衬底上的集成电路器件包括在半导体衬底上磁通线产生无源电子元件。伪栅极结构设置于半导体衬底上无源电子元件下面的区域中，设置伪栅极结构来阻止由无源电子元件产生的磁通线穿入半导体衬底中。金属接触耦合到无源电子元件下的伪栅极结构的中心区中，金属接触将伪栅极结构连接到地。
在本发明的进一步的实施例中，半导体衬底上的集成电路器件包括半导体衬底上的第一层间介质层、第一层间介质层上的第二层间介质层和第二层间介质层上的第三层间介质层。磁通线产生无源电子元件在第三层间介质层上。第一接地导电屏障蔽图案在第一层间介质层上在无源电子元件下面的区域中。第二接地导电屏障蔽图案在第二层间介质层上在无源电子元件下面的区域中。第一和第二接地导电屏障蔽可以是金属。
在本发明的又一实施例中，半导体衬底上的集成电路包括在半导体衬底上磁通线产生无源电子元件。提供隔离区，具有半导体衬底中无源电子元件下面的多个部分，界定第一屏蔽图案，配置第一屏蔽图案来阻止由无源电子元件产生的磁通线穿入半导体衬底中。多个导电元件设置于一些隔离区之间来界定互补的第二导电屏障蔽图案，配置第二导电屏障蔽图案来阻止由无源电子元件产生的磁通线穿入半导体衬底中。多个导电元件可以是伪栅极结构或可以是金属硅化物图案。
在本发明的进一步的实施例中，半导体衬底上的集成电路器件包括在半导体衬底上磁通线产生电容。伪栅极结构设置于半导体衬底上在无源电子元件下面的区域中，设置伪栅极结构来阻止由电容产生的磁通线穿入半导体衬底。
在本发明的其它实施例中，形成集成电路器件的方法包括在半导体衬底中形成有源器件区和无源器件区。有源器件区中的有源器件的栅电极和无源器件区中的伪栅电极同时形成。第一层间介质层形成于栅电极和伪栅电极上。金属插塞穿过第一层间介质层延伸形成且在其中心区处接触伪栅电极。金属层图案形成得接触金属插塞来将伪栅电极连接到地。第二层间介质层形成于金属层图案上，且磁通线产生无源电子元件形成于伪栅电极上方的层间介质层上。
在本发明的又一实施例中，形成集成电路器件的方法包括在半导体衬底中形成有源器件区和无源器件区。有源器件区中的有源器件的栅电极和无源区器件中的伪栅电极同时形成。伪栅电极结构包括多个部分，每个部分包括第一纵向延伸部分和第二纵向延伸部分。第二纵向延伸部分从第一纵向延伸部分的一端以一角度延伸。诸部分以基本相同的角度延伸且设置以相邻的嵌套的关系彼此偏移。层间介质层形成于栅电极和伪栅电极结构上。磁通线产生无源电子元件形成于伪栅电极上方的层间介质层上。
在本发明的其它实施例中，半导体衬底上的集成电路器件包括在半导体衬底上的磁通线产生无源电子元件。围绕无源电子元件且在无源电子元件和半导体衬底之间设置三维电磁屏蔽。配置电磁屏蔽来阻止从无源电子元件发出的磁通线穿入半导体衬底中，且阻止从无源电子元件发出的磁通线从围绕无源电子元件的周边逃逸。三维电磁屏蔽可以包括设置于半导体衬底上在无源电子元件下面的区域中的伪栅极结构。三维电磁屏蔽可以还包括导电屏障，延伸入围绕无源电子元件的层间介质区，且界定围绕无源电子元件的周边。可以配置导电屏障来限制由无源电子元件发出的磁通线穿过周边。
在本发明的进一步的实施例中，半导体衬底上的集成电路器件包括半导体衬底上的磁通线产生无源电子元件。多个伪栅极结构设置于半导体衬底上在无源电子元件下面的区域中。多个伪栅极结构彼此偏离，且设置来阻止由无源电子元件产生的磁通线穿入半导体衬底中。层间介质层可以提供于多个伪栅极结构上。耦合到地的金属层可以提供于层间介质层上。在如此的实施例中，多个导电接触从金属层延伸到多个伪栅极结构来通过金属层将多个伪栅极结构耦合到地。
在本发明的又一实施例中，半导体衬底上的集成电路器件包括半导体衬底上的第一层间介质层、第一层间介质层上的第二层间介质层和第二层间介质层上的第三层间介质层。磁通线产生无源电子元件在第三层间介质层上。第一金属导电屏障蔽图案在第一层间介质层上在无源电子元件下面的区域中。第二金属导电屏障蔽图案在第二层间介质层上在无源电子元件下面的区域中。
附图说明
现将参考在附图中示出的示范性实施例描述本发明，其中：
图1A是示出集成电路器件中磁场和涡电流的透视图。
图1B是示出集成电路器件中磁场和涡电流的透视图。
图2是示出依据本发明的某些实施例包括无源器件屏蔽的集成电路器件的横截面图。
图3是示出部分的图2的器件的横截面透视图。
图4是图2的器件的俯平面图。
图5是依据本发明的某些实施例的器件屏蔽结构中到地的导电接触的俯平面图。
图6是示出依据本发明的某些实施例的集成电路器件的Q因数的曲线图。
图7是示出依据本发明的进一步的实施例包括无源器件屏蔽的集成电路器件的横截面图。
图8是图7的器件的俯平面图。
图9是示出依据本发明的进一步的实施例包括无源器件屏蔽的集成电路器件的横截面图。
图10是示出依据本发明的某些进一步的实施例包括无源器件屏蔽的集成电路器件的横截面图。
图11是示出依据本发明的某些实施例形成包括无源器件屏蔽的集成电路器件的操作的流程图。
图12是示出依据本发明的某些进一步实施例形成包括无源器件屏蔽的集成电路器件的操作的流程图。
具体实施方式
现将参考显示本发明的实施例的附图更加全面地描述本发明。但是，本发明可以以许多不同的形式实现且不应解释为限于这里阐释的实施例。而是，提供这些实施例使得本公开充分和完整，且向那些本领域的技术人员全面地传达本发明的范围。在附图中，为了清晰放大了层和区域的厚度。
可以理解当元件或层称为在另一元件或层“上”、“连接到”或“耦合到”另一元件或层时，它可以直接在另一元件或层上或直接连接或耦合到另一元件或层上，或可以存在中间的元件或层。相反，当元件称为“直接”在另一元件“上”或“直接连接到”或“直接耦合到”另一元件或层时，则没有中间元件或层存在。贯穿全文相似的标记指示相似的元件。这里所用的术语“和/或”包括相关列举项目的一个或更多的任何和所有组合。
可以理解虽然术语第一、第二等可以用于此来描述各种元件、组件、区域、层和/或部分，这些元件、组件、区域、层和/或部分应不受这些术语限制。这些术语只用于区分一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分。因此，以下讨论的第一元件、组件、区域、层或部分可以称为第二元件、组件、区域、层或部分，而不脱离本发明的教导。
另外，在这里使用空间相对术语，诸如“下”、“底”、“上”、“顶”、“下面”、“上面”等，来方便地描述一个元件或特征和另一(诸)元件或(诸)特征如图中所示的关系。可以理解空间相对的术语旨在包含除了在图中所绘的方向之外在图中物体的不同方向。例如，如果在图中的物体被翻转，被描述为在其它元件的“下”或“下面”的元件则应取向在所述其它元件的“上”或“上面”。因此，示范性术语“下”可以包含“下”和“上”两个方向，取决于图的具体取向。该器件可以另外取向(旋转90度或以其它的角度)，而这里使用的空间相对描述相应进行解释。
这里所使用的术语是只为了说明特别的实施例的目的且不旨在限制本发明。如这里所用，单数形式也旨在包括复数形式，除非内容清楚地指示另外的意思。进一步理解当在此说明书中使用时术语“包括”说明所述特征、数字、步骤、操作、元件和/或组件的存在，但是不排除存在或添加一个或更多其它特征、数字、步骤、操作、元件、组件和/或其组。
除非另有界定，这里使用的所有术语(包括技术和科学术语)具有本发明所属领域的一般技术人员共同理解的相同的意思。还可以理解诸如那些在通用的字典中的术语应解释为具有一种与在相关技术的背景中的它们的意思一致的意思，而不应解释为理想化或过度正式的意义，除非在这里明确地如此界定。
参考横截面(和/或平面图)图示在这里描述了本发明的实施例，该图示是本发明的理想实施例的示意图。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，本发明的实施例不应解释为限于这里所示的特别的区域形状，而是包括由于例如制造引起的形状的偏离。例如，示出或描述为矩形的蚀刻区域将通常具有圆或曲线特征。因此，在图中所示的区域本质上是示意的且它们的形状，而不旨在示出装置的区域的精确形状且不旨在限制本发明的范围。
现将参考图2-5描述本发明的各种实施例。图2是示出依据本发明的某些实施例的包括无源器件屏蔽的集成电路(半导体)器件的横截面图。如图2的实施例中所示，集成电路衬底100包括具有设置于其上的伪栅极结构111的沟槽隔离区110。图2的实施例中所示的伪栅极结构111包括栅极绝缘层112和示为多晶硅层115和多晶硅层115上的硅化物层118的导电栅电极。在图2的伪栅极结构111中还显示了栅极绝缘层112、多晶硅层115和硅化物层118的侧面的绝缘侧壁S。
伪栅极结构111设置于集成电路衬底100无源电子元件下面的区域中，无源电子元件示为图2中的电感150。伪栅极结构111界定第一屏蔽图案，设置来阻止由电感150产生的磁通线160穿入集成电路衬底100。如图2所示，由来自电感的磁场导致的磁通线可以造成涡电流170a、170b，涡电流170a、170b可以降低电感150的性能且可以进一步流入在集成电路衬底100的其它区域中的相邻器件。由于通过本发明的各种实施例提供的屏蔽结构可以减小甚至消除涡电流170a、170b。
在隔离区110的部分之间提供多个导电区130。导电区130设置来界定互补的第二屏蔽。例如，导电区130可以是金属硅化物。金属硅化物中的金属可以是钴、镍、钨和/或钛等。如图2的实施例中所示，层间介质层140位于集成电路衬底100上，在伪栅极结构111和导电区130上方延伸，电感150位于层间介质层140上。
图2的实施例中还显示导电屏障200，延伸入围绕电感150的层间介质区140来进一步界定围绕电感150的周边。设置导电屏障200来限制由电感150产生的磁通线175穿过由导电屏障200界定的周边。导电屏障200可以通过形成于集成电路衬底100上的各种金属层图案M1-Mn提供，在其间具有层间介质层。因此，如图2所示的层间介质层140可以是其间形成有金属层的多个层间介质层。界定导电屏障200的最上层的顶金属层Mn可以由与电感150相同的金属层形成。
如从示出部分的图2的器件的图3的横截面透视图最容易看出的，导电屏障200可以包括多个导电元件的列，该列沿所述周边延伸入层间介质层140。诸柱显示为彼此偏移且每个列包括彼此偏移的多个导电元件(M1-Mn)。如图2和3所示，各导电元件列可以是如通过示范性的金属接触MC而电耦合的导电元件。可以理解金属接触MC可以在导电屏障的每个列的金属导电元件Mn-k到Mn的其它元件之间提供，所有的元件可以通过金属接触120接地，金属接触120也可以接触与界定互补屏蔽图案130的导电区130形成并耦合的导电区130。导电屏障200与屏蔽图案120和互补屏蔽图案130组合可以界定围绕电感150的第一周边。
图4是示出本发明的某些实施例的进一步方面的图2和图3的器件的俯平面图。如图4所示，可以在本发明的某些实施例中提供互补导电屏障210。互补导电屏障210延伸入围绕电感150的层间介质区140且界定围绕电感150的第二周边，相邻于第一导电屏障200且从第一导电屏障200偏移。互补导电屏障210的导电元件的列，如图4所示，从第一导电屏障200的导电元件的列偏移(即，互补)。类似地设置互补导电屏障210来限制由电感150产生的磁通线穿过第二周边，以限制来自电感150或其它在由互补导电屏障所界定的周边内包含的无源元件的磁通线越过周边逃逸。
图4还示出了伪栅极结构111的图案的各种方面。特别地，如图4的俯平面图所示，伪栅极结构111包括多个部分l111i-n。111i-111n的每个部分包括第一纵向延伸部分111a和第二纵向延伸部分111b。第二纵向延伸部分111b从第一纵向延伸部分111a的一端以一角度延伸。同样如图4所示，111i-111n每个部分中的各自的部分111a、111b以基本相同的角度延伸，且以与其间的导电区130的相邻嵌套关系彼此偏移排列。如各部分111i、111n相对于多个150的排列所示，至少一半的部分111i到111n在基本垂直于相应的位于上面的电感部分的方向上延伸。这样的相应的垂直关系可以改善通过屏蔽111、130的屏蔽有效性。
同样如图4所示，伪栅极结构可以包括以对称图案排列的多组部分111i到111n。特别地，如图4所示，提供了四组图案，在电感150下面区域的每个象限包括一组且四个象限以对称图案排列。
如上所述，在本发明的各种实施例中，可以提供多个伪栅极结构，排列于集成电路(半导体)衬底100上在诸如电感150的无源电子元件下面的区域中，伪栅极结构彼此偏移且设置来阻止由电感150产生的磁通线穿入半导体衬底100。另外，伪栅极结构界定屏蔽和导电屏障200，且在某些实施例中，互补屏蔽图案130和互补导电屏障210可以提供设置在电感150周围以及在电感150和衬底100之间的三维电磁屏蔽。可以设置电磁屏蔽来阻止从电感150发散的磁通线穿入半导体衬底100，且防止从电感150发散的磁通线通过围绕电感150的周边逃逸。如将要参考图5进一步描述的，金属接触可以耦合到电感150下的伪栅极结构111的中心区，金属接触将伪栅极结构111连接到地。
图5是依据本发明的某些实施例的接地的屏蔽结构的导电接触排列的俯平面图。可以理解图5的视图记录了相邻于图4所示的中心区C的区域。采用图5的实施例所示的排列，可以对伪栅极111提供位于中心的接触，提供位于中心的接触505界定第一屏蔽图案，且可以利用金属接触500和有角度的连接线510提供对导电区130的中心接触。可以还提供偏移有角度的连接线用于连接伪栅极111到相应的接触505。相似地，当每个屏蔽结构可以被接地时，可以提供中心区中的共接触点而不是分开的结构用于接地屏蔽结构。
金属接触的中心布局可以是有益的，因为它可以在诸如电感150的磁通线产生无源电子元件的中心区域或最高的场强区域提供最好的接地接触。可以利用有角度连接线510获得如图4所示的以对称排列彼此偏移的每个伪栅极结构111的改善的或更有效的接地接触，且同样地对每个在其间界定互补屏蔽图案的导电区130提供改善的或更有效的接地接触。可以通过将所有的伪栅极结构111部分和/或所有的导电区130连接到地提供改善的屏蔽性能，且集中地放置该接地连接可以提供进一步的屏蔽益处。因此，金属接触500、505可以耦合到伪栅极结构111的部分和/或在电感150下在其中心区C中的导电区130来将伪栅极结构111的部分和/或导电区130接地。连接到地的金属或其它导电层可以位于伪栅极结构111和导电区130上方，且多个导电接触可以从金属层延伸到伪栅极结构111和/或导电区130和/或金属接触500、505来通过金属层将它们接地。
图6是示出参考图2-5所述的依据本发明的某些实施例的集成电路器件的品质因数(Q)的曲线图。图6包括图2-5所示的实施例(图6中标为1的曲线)与传统的结构(图6中标为2的曲线)比较的品质因数对频率的结果。可以通过例如Agilent Corporation提供的Network Analyzer 8510C在大致0.5GHz到大致40.5GHz的测量来提供如此的数据结果。如图6所示，在本发明的各种实施例中可以提供品质因数(Q)大致百分之十四的改善。
图7中示出本发明的进一步的实施例。如参考图2在前所述，如图7所示的实施例包括由伪栅极结构(图案)111界定的第一屏蔽图案，其可以设置于半导体衬底100中的隔离区110上。图7中的伪栅极结构111包括：栅极绝缘层112，在半导体衬底100上，更具体地，在半导体衬底100中的隔离区110中；和导电栅电极，在栅极绝缘层112上，包括多晶硅层115和硅化物层118。另外，在栅极绝缘层112、多晶硅栅电极层115和硅化物层118的侧面显示了绝缘侧壁S。同样如参考图2所述，显示了导电区130提供于隔离区110之间来界定互补第二屏蔽。伪栅电极结构111和导电区130可以抑止或消除涡电流，诸如图7所示的170a和170b。
图7的实施例所示的磁通线产生无源电子元件是电容340。电容340包括下电极310、介质层320和介质层320上的上电极310。电容340设置于在半导体衬底100上方的层间介质层140上、包括伪栅极结构111和导电区130的区域中。虽然在图7中未显示，可以理解在图7所示的实施例中也可以利用导电屏障200和/或互补导电屏障210。
图7还示出集成电路器件与远离无源电子元件340的衬底区域相关的方面。具体地，无源元件电容340下面的区域是形成于衬底100上的集成电路器件的无源区，该器件还包括图7右侧所示的有源区，接近包括电容340的无源区且在由第一和/或第二屏蔽和/或与其组合的任何(诸)导电屏障界定的周边外部。有源区，如图7所示，可以包括有源器件栅电极180，其可以在形成多个伪栅电极结构111的同时形成。同样如图7所示，有源器件栅电极180形成于图7的集成电路器件的与伪栅电极结构111相同的层。可以进一步理解的是，虽然在图2中未显示包括有源器件栅电极180的有源区，也可以结合图2中所示的实施例利用如此的有源区。
图8是如图7所示的器件的俯平面图。如图8所示，伪栅极结构111和导电区130可以具有相似于前面参考图4所述的布置，设置于电容340下。如图7一样，虽然在图8中未显示导电屏障和互补导电屏障200、210，它们可以引入图8所示的包括电容340的本发明的实施例中。
现将参考图9描述本发明的进一步的实施例。如图9的实施例所示，示为伪栅极结构930的屏蔽图案设置于半导体衬底100上在示为无源电子元件150下的区域中，由图9中的金属层Mn形成。伪栅极结构930一般包括多晶硅层115和硅化物层118，它们形成在其上具有侧壁的栅电极。层间介质层140包括形成于伪栅极结构930上的第一层间介质层140a。界定第二屏蔽图案的多个导电区920形成于第一层间介质层140a上。第二层间介质层140b形成于第一层间介质层140a和导电区920上。电感150形成于第二层间介质层140b上。如图9所更具体展示的，布置伪栅极结构930来设置伪栅极在导电区920之间来界定设置在电感150下的互补屏蔽结构。如在前的实施例所述，互补屏蔽图案920、930可以均接地。
图10是示出依据本发明的又一实施例、包括无源器件屏蔽的集成电路器件的横截面图。如图10的实施例所示，半导体衬底100具有形成其上的第一层间介质层140a。第二层间介质层140b形成于第一层间介质层140a上且第三层间介质层140c形成于第二层间介质层140b上。如此，三个层间介质层140a、140b和140c总体相应于层间介质层140。
示为电感150的磁通线产生无源电子元件形成于第三层间介质层140c上。第一接地导电屏蔽图案1030形成于第一层间介质层140a上在电感150下面的区域中。第二接地导电屏蔽图案1020形成于第二层间介质层140b上在电感150下面的区域中。相应的导电屏蔽图案1020、1030界定互补屏蔽图案。具体地，如图10的实施例所示，相应的屏蔽图案1020、1030可以由堆叠的金属层Mn-k、Mn-(k+1)界定。例如，层Mn-(k+1)可以是第一金属导电层，其在集成电路器件的相邻有源区中充当连接到栅电极的连接层。相似地，下一个金属层Mn-k可以作为集成电路器件的有源区中的导体连接图案，提供到例如形成于有源区中的器件的源极和漏极的连接和它们之间的连接。
相应的金属层Mn-k、Mn-(k+1)可以与用于有源区中的金属导电图案的形成同时形成，且形成于与在那些有源区内形成连接器区结构相同的层间介质层上。因此，如前述的伪栅极结构那样，在本发明的某些实施例中，可以方便地在与在集成电路器件中形成有源区器件的共同的制造工艺期间提供并产生图10中界定屏蔽结构的金属层。相应的第一和第二接地导电屏蔽1020、1030可以是如上的金属层。如此，第一和第二金属导电屏蔽图案可以在无源电子元件下面的区域中提供，该屏蔽图案在本发明的某些实施例中可以例如在其中心区中被接地。
现将参考图2一般性地描述本发明的进一步的实施例。虽然在前面参考图2描述的实施例是这样的：包括一起界定电感150下的互补屏蔽的伪栅极结构和导电图案，但是可以理解在本发明的其它实施例中，不包括伪栅极图案111的隔离区110可以相同地界定第一屏蔽图案，其设置来阻止由诸如电感150的无源电子元件产生的磁通线穿入半导体衬底100。在利用不包括伪栅极结构111的隔离区图案的如此的实施例中，多个导电元件130可以仍在隔离区110之间的相似的位置来界定第二互补屏蔽图案，其进一步设置来阻止由电感150产生的磁通线穿入衬底100。另外，在本发明的又一实施例中，伪栅极结构111可以形成于隔离区110之间的区域中，其中导电元件130如图2所示设置。因此，隔离区110可以用于本发明的不同实施例与或者导电元件130或者伪栅极结构111组合作为互补屏蔽图案。
现将参考图11的流程图图示描述形成依据本发明的各种实施例的集成电路器件的方法。如图11的实施例所示，操作开始于在半导体衬底上形成有源器件区和无源器件区(方块1100)。在有源器件区中形成有源器件的栅电极且在无源器件区中同时形成伪栅电极(方块1105)。在栅电极和伪栅电极上形成第一层间介质层(方块1110)。形成金属插塞通过第一层间介质层延伸且在伪栅电极中心区域接触它(方块1115)。形成接触金属插塞的金属层图案来将伪栅电极连接到地(方块1120)。在金属层图案上形成第二层间介质层(方块1125)。最后，在伪栅电极上方的层间介质层上形成诸如电感的磁通线产生无源电子元件(方块1130)。
现将参考图12的流程图图示描述形成依据本发明的其他实施例的集成电路器件的方法。如图12的实施例所示，在半导体衬底中形成有源器件区和无源器件区(方块1200)。在有源器件区中形成有源器件的栅电极且在无源器件区中同时形成伪栅电极结构(方块1205)。伪栅电极结构包括多个部分。每个部分包括第一纵向延伸部分和第二纵向延伸部分。第二纵向延伸部分从第一纵向延伸部分的一端以一角度延伸。诸部分以基本相同的角度延伸且以相邻嵌套的关系彼此偏移。在栅电极和伪栅电极上形成层间介质层(方块1210)。在伪栅电极结构上方的层间介质层上形成诸如电感或电容的磁通线产生无源电子元件(方块1215)。
前述是本发明的示例性说明而不应解释为限制它。虽然已经描述了一些本发明的实施例，但是本领域的技术人员会容易地理解在示范性实施例中在不实质上偏离本发明的新颖性教导和优点的情况下许多的修改是可能的。因此，所有这样的修改旨在包括于权利要求中界定的本发明的范围内。在权利要求中，装置加功能条款旨在覆盖执行所述功能时这里所述的结构，且不仅覆盖结构的等价物而且覆盖等价的结构。因此，可以理解前述是本发明的示例性说明而不应解释为限制于所公开的具体实施例，且公开的实施例的修改，以及其它实施例旨在包括于权利要求的范围内。本发明由权利要求和所包括的权利要求的等价物界定。

Claims (67)

1.一种集成电路器件，包括：
半导体衬底；
磁通线产生无源电子元件，在所述半导体衬底上；和
伪栅极结构，设置于所述半导体衬底上在所述无源电子元件下面的区域中，所述伪栅极包括多个部分，每个部分包括第一纵向延伸部分和第二纵向延伸部分，所述第二纵向延伸部分从所述第一纵向延伸部分的一端以一角度延伸，且其中，诸部分以基本相同的角度延伸且以相邻的嵌套关系彼此偏移地设置。
2.如权利要求1所述的集成电路器件，其中，构造所述伪栅极结构来阻止由所述无源电子元件产生的磁通线穿入所述半导体衬底。
3.如权利要求2所述的集成电路器件，其中，所述无源电子元件包括电感，且其中至少一半的所述部分在垂直于所述电感的相应重叠部分的方向上延伸。
4.如权利要求2所述的集成电路器件，还包括多个隔离区，位于所述无源电子元件下面的区域中，且其中，所述伪栅极结构部分设置于所述隔离区上来界定第一屏蔽。
5.如权利要求4所述的集成电路器件，还包括多个导电区，位于所述隔离区之间，设置来界定互补第二屏蔽。
6.如权利要求5所述的集成电路器件，其中，所述多个导电区包括所述半导体衬底上的金属硅化物图案。
7.如权利要求5所述的集成电路器件，还包括层间介质层，位于所述半导体衬底上，在所述伪栅极结构和所述多个导电区上延伸，且其中，所述无源电子元件设置于所述层间介质层上。
8.如权利要求7所述的集成电路器件，还包括导电屏障，延伸入围绕所述无源电子元件的层间介质区，且界定围绕所述无源电子元件的周边，构造所述导电屏障来限制由所述无源电子元件产生的磁通线穿过所述周边。
9.如权利要求8所述的集成电路器件，其中，所述导电屏障包括多个导电元件的列，沿所述周边延伸入所述层间介质层，所述列彼此偏移且每个所述列包括多个彼此偏移的电耦合的导电元件。
10.如权利要求9所述的集成电路器件，其中，所述无源元件包括电感。
11.如权利要求10所述的集成电路器件，其中，所述无源电子元件下方的区域包括所述集成电路的无源区，所述集成电路器件还包括所述半导体衬底上紧邻所述无源区且在所述周边外的有源区，所述有源区包括与形成多个伪栅电极的同时形成的有源器件栅电极。
12.如权利要求10所述的集成电路器件，其中，所述无源电子元件下方的区域包括所述集成电路的无源区，所述集成电路器件还包括所述半导体衬底上紧邻所述无源区且在所述周边外的有源区，所述有源区包括形成于与所述伪栅极结构相同的集成电路的层上的有源器件栅电极。
13.如权利要求9所述的集成电路器件，还包括互补导电屏障，延伸入围绕所述无源电子元件的所述层间介质区，且界定围绕所述无源电子元件、相邻并从所述第一导电屏障偏移的第二周边，配置所述互补导电屏障来限制由所述无源电子元件产生的磁通线穿过所述周边，其中，所述互补导电屏障具有多个对准所述第一导电屏障的列之间的空间的列。
14.如权利要求7所述的集成电路器件，其中，所述伪栅极结构包括所述半导体衬底上的栅极绝缘层和所述栅极绝缘层上的导电栅电极。
15.如权利要求14所述的集成电路器件，其中，所述伪栅极结构还包括所述栅电极上的硅化物层和所述栅极绝缘层、栅电极和硅化物层侧面上的绝缘侧壁。
16.如权利要求7所述的集成电路器件，其中，所述层间介质层包括第一和第二层间介质层，且其中，所述第一层间介质层形成于所述伪栅电极上，多个导电区形成于所述第一层间介质层上，且其中，所述第二层间介质层形成于所述多个导电区上。
17.如权利要求16所述的集成电路器件，其中，所述无源电子元件包括电容。
18.如权利要求5所述的集成电路器件，还包括金属接触，耦合到所述无源电子元件下的所述伪栅极结构的中心区中，所述金属接触将所述伪栅极结构连接到地。
19.如权利要求18所述的集成电路器件，还包括金属接触，耦合到所述无源电子元件下的所述多个导电区的中心区中，到所述多个导电区的所述金属接触将所述多个导电区连接到地。
20.如权利要求2所述的集成电路器件，还包括金属接触，耦合到所述无源电子元件下的所述伪栅极结构的中心区中，所述金属接触将所述伪栅极结构连接到地。
21.如权利要求2所述的集成电路器件，其中，所述伪栅极结构包括多组以对称图案设置的所述部分。
22.一种集成电路器件，包括：
半导体衬底；
磁通线产生无源电子元件，在所述半导体衬底上；
伪栅极结构，设置于所述半导体衬底上在所述无源电子元件下方的区域中，设置所述伪栅极结构来阻止由所述无源电子元件产生的磁通线穿入所述半导体衬底中；和
金属接触，耦合到所述无源电子元件下方的所述伪栅极结构的中心区中，所述金属接触将所述伪栅极结构连接到地。
23.如权利要求22所述的集成电路器件，其中，所述无源电子元件包括电感，且其中，所述伪栅极包括多个纵向延伸部分，至少一半的所述部分在垂直于所述电感的相应重叠部分的方向上延伸。
24.如权利要求22所述的集成电路器件，还包括多个隔离区，位于所述无源电子元件下方的区域中，且其中，所述伪栅极结构部分设置于所述隔离区上来界定第一屏蔽。
25.如权利要求24所述的集成电路器件，还包括多个导电区，位于所述隔离区之间，设置所述导电区来界定互补第二屏蔽。
26.如权利要求25所述的集成电路器件，其中，所述多个导电区包括所述半导体衬底上的金属硅化物图案。
27.如权利要求25所述的集成电路器件，还包括层间介质层，位于所述半导体衬底上，在所述伪栅极结构和所述多个导电区上方延伸，且其中，所述无源电子元件设置于所述层间介质层上。
28.如权利要求27所述的集成电路器件，还包括导电屏障，延伸入围绕所述无源电子元件的层间介质区，且界定围绕所述无源电子元件的周边，配置所述导电屏障来限制由所述无源电子元件产生的磁通线穿过所述周边。
29.如权利要求28所述的集成电路器件，其中，所述导电屏障包括多个导电元件的列，沿所述周边延伸入所述层间介质层，所述列彼此偏移且每个所述列包括多个彼此偏移的电耦合的导电元件。
30.如权利要求29所述的集成电路器件，其中，所述无源元件包括电感。
31.如权利要求30所述的集成电路器件，其中，所述无源电子元件下方的区域包括所述集成电路的无源区，所述集成电路器件还包括所述半导体衬底上紧邻所述无源区且在所述周边外的有源区，所述有源区包括与形成多个伪栅电极同时形成的有源器件栅电极。
32.如权利要求30所述的集成电路器件，其中，所述无源电子元件下方的区域包括所述集成电路的无源区，所述集成电路器件还包括所述半导体衬底上紧邻所述无源区且在所述周边外的有源区，所述有源区包括形成于与所述伪栅极结构相同的集成电路的层上的有源器件栅电极。
33.如权利要求29所述的集成电路器件，还包括互补导电屏障，延伸入围绕所述无源电子元件的所述层间介质区，且界定围绕所述无源电子元件、相邻并从所述第一导电屏障偏移的第二周边，设置所述互补导电屏障来限制由所述无源电子元件产生的磁通线穿过所述周边，其中，所述互补导电屏障具有多个对准所述第一导电屏障的列之间的空间的列。
34.如权利要求27所述的集成电路器件，其中，所述伪栅极结构包括所述半导体衬底上的栅极绝缘层和所述栅极绝缘层上的导电栅电极。
35.如权利要求27所述的集成电路器件，其中，所述层间介质层包括第一和第二层间介质层，且其中，所述第一层间介质层形成于所述伪栅电极上，多个导电区形成于所述第一层间介质层上，且其中，所述第二层间介质层形成于所述多个导电区上。
36.如权利要求35所述的集成电路器件，其中，所述无源电子元件包括电容。
37.如权利要求26所述的集成电路器件，还包括金属接触，耦合到所述无源电子元件下的所述多个导电区的中心区中，到所述多个导电区的所述金属接触将所述多个导电区连接到地。
38.如权利要求22所述的集成电路器件，其中，所述伪栅极结构包括多组以对称图案设置的所述部分。
39.一种集成电路器件，包括：
半导体衬底；
第一层间介质层，在所述半导体衬底上；
第二层间介质层，在所述第一层间介质层上；
第三层间介质层，在所述第二层间介质层上；
磁通线产生无源电子元件，在所述第三层间介质层上；
第一接地导电屏障蔽图案，在所述第一层间介质层上在所述无源电子元件下方的区域中；和
第二接地导电屏障蔽图案，在所述第二层间介质层上在所述无源电子元件下方的区域中。
40.如权利要求39所述的集成电路器件，其中，所述第一和第二接地导电屏障蔽包括金属。
41.一种集成电路器件，包括：
半导体衬底；
磁通线产生无源电子元件，在所述半导体衬底上；
具有多个部分的隔离区，所述多个部分在所述半导体衬底上在所述无源电子元件下方的区域中，界定第一屏蔽图案，配置所述第一屏蔽图案来阻止由所述无源电子元件产生的磁通线穿入半导体衬底；和
多个导电元件，设置于所述隔离区之间，界定互补第二导电屏蔽图案，配置所述互补第二导电屏蔽图案来防止所述无源电子元件产生的磁通线穿入所述半导体衬底。
42.如权利要求41所述的集成电路器件，其中所述多个导电元件包括伪栅极结构。
43.如权利要求41所述的集成电路器件，其中所述多个导电元件包括金属硅化物图案。
44.一种集成电路器件，包括：
半导体衬底；
磁通线产生电容，在所述半导体衬底上；以及
伪栅极结构，设置在所述半导体衬底上在所述无源电子元件下方的区域中，设置所述伪栅极结构来防止所述电容产生的磁通线穿入所述半导体衬底。
45.一种形成集成电路器件的方法，包括：
在半导体衬底中形成有源器件区和无源器件区；
同时在所述有源器件区中形成有源器件的栅电极且在所述无源器件区中形成伪栅电极；
在所述栅电极和伪栅电极上形成第一层间介质层；
形成金属插塞，延伸穿过所述第一层间介质层且在其中心区处接触所述伪栅电极；
形成金属层图案，接触所述金属插塞，以将所述伪栅电极连接到地；
在所述金属层图案上形成第二层间介质层；和
在所述伪栅电极上方的所述层间介质层上形成磁通线产生无源电子元件。
46.一种形成集成电路器件的方法，包括：
在半导体衬底中形成有源器件区和无源器件区；
同时在所述有源器件区中形成有源器件的栅电极且在所述无源器件区上形成伪栅电极，所述伪栅电极结构包括多个部分，每个部分包括第一纵向延伸部分和第二纵向延伸部分，第二纵向延伸部分从第一纵向延伸部分的一端以一角度延伸，且其中，所述诸部分以基本相同的角度延伸且设置以相邻嵌套的关系彼此偏移；
在所述栅电极和伪栅电极结构上形成层间介质层；和
在所述伪栅电极上方的层间介质层上形成磁通线产生无源电子元件。
47.一种集成电路器件，包括：
半导体衬底；
磁通线产生无源电子元件，在所述半导体衬底上；
三维电磁屏蔽，围绕所述无源电子元件且在所述无源电子元件和所述半导体衬底之间设置，配置所述电磁屏蔽来阻止从所述无源电子元件发出的磁通线穿入所述半导体衬底中，且阻止从所述无源电子元件发出的磁通线从围绕无源电子元件的周边逃选。
48.如权利要求47所述的集成电路器件，其中，所述三维电磁屏蔽包括设置于所述半导体衬底上在所述无源电子元件下方的区域中的伪栅极结构。
49.如权利要求48所述的集成电路器件，其中，所述伪栅极结构包括多个纵向延伸部分。
50.如权利要求49所述的集成电路器件，还包括多个所述半导体衬底中的隔离区，且其中，所述伪栅极结构部分设置于所述隔离区上来界定第一屏蔽。
51.如权利要求50所述的集成电路器件，其中，所述三维电磁屏蔽还包括所述隔离区之间的多个导电区，设置所述导电区来界定互补第二屏蔽。
52.如权利要求51所述的集成电路器件，其中，所述多个导电区包括在所述半导体衬底上的金属硅化物图案。
53.如权利要求52所述的集成电路器件，还包括所述半导体衬底上的层间介质层，在所述伪栅极结构和多个导电区的上方延伸，且其中，所述无源电子元件设置于所述层间介质层上。
54.如权利要求53所述的集成电路器件，其中，所述三维电磁屏蔽还包括导电屏障，延伸入围绕所述无源电子元件的所述层间介质区，且界定围绕所述无源电子元件的周边，配置所述导电屏障来限制由所述无源电子元件产生的磁通线穿过所述周边。
55.如权利要求54所述的集成电路器件，其中，所述导电屏障包括多个导电元件的列，沿所述周边延伸入所述层间介质层，所述列彼此偏移且每个所述列包括多个彼此偏移的电耦合的导电元件。
56.如权利要求50所述的集成电路器件，还包括金属接触，耦合到所述无源电子元件下的所述伪栅极结构的中心区中，所述金属接触将所述伪栅极结构连接到地。
57.一种集成电路器件，包括：
半导体衬底；
磁通线产生无源电子元件，在所述半导体衬底上；和
多个伪棚极结构，设置于所述半导体衬底上在所述无源电子元件下方的区域中，所述多个伪栅极结构彼此偏移，且设置来阻止由所述无源电子元件产生的磁通线穿入所述半导体衬底中。
58.如权利要求57所述的集成电路器件，还包括：
层间介质层，在所述多个伪栅极结构上；
金属层，耦合到地，在所述层间介质层上；和
多个导电接触，从所述金属层延伸到所述多个伪栅极结构来将所述多个伪栅极结构通过所述金属层耦合到地。
59.如权利要求58所述的集成电路器件，还包括第二层间介质层，在所述多个伪栅极结构上的层间介质层上，所述第二层间介质层在所述多个伪栅极结构上方延伸，且其中，所述无源电子元件设置于所述第二层间介质层上。
60.如权利要求59所述的集成电路器件，还包括多个隔离区，在所述无源电子元件下方的区域中，且其中，所述伪栅极结构设置于所述隔离区上来界定第一屏蔽。
61.如权利要求60所述的集成电路器件，还包括所述隔离区之间的多个导电区，配置来界定互补第二屏蔽。
62.如权利要求61所述的集成电路器件，还包括导电屏障，延伸入围绕所述无源电子元件的所述层间介质层，且界定围绕所述无源电子元件的周边，配置所述导电屏障来限制由所述无源电子元件产生的磁通线穿过所述周边。
63.如权利要求62所述的集成电路器件，其中，所述导电屏障包括多个导电元件的列，沿所述周边延伸入所述层间介质层，所述列彼此偏移且每个所述列包括多个彼此偏移的电耦合的导电元件。
64.如权利要求61所述的集成电路器件，其中，所述多个伪栅极包括第一纵向延伸部分和第二纵向延伸部分，所述第二纵向延伸部分从所述第一纵向延伸部分的一端以一角度延伸，且其中，所述伪栅极以相同的角度延伸且以相邻嵌套的关系设置，其间为所述导电区。
65.如权利要求64所述的集成电路器件，其中，所述多个伪栅极包括多组以对称图案设置的所述多个伪栅极。
66.如权利要求61所述的集成电路器件，还包括金属接触，耦合到所述无源电子元件下的所述多个伪栅极的中心区中，所述金属接触将所述多个伪栅极连接到地。
67.一种集成电路器件，包括：
半导体衬底；
第一层间介质层，在所述半导体衬底上；
第二层间介质层，在所述第一层间介质层上；
第三层间介质层，在所述第二层间介质层上；
磁通线产生无源电子元件，在所述第三层间介质层上；
第一金属导电屏障蔽图案，在所述第一层间介质层上在所述无源电子元件下方的区域中；和
第二金属导电屏障蔽图案，在所述第二层间介质层上在所述无源电子元件下方的区域中。
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