CN104218020B - 接地屏蔽结构及半导体器件 - Google Patents
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Abstract
一种接地屏蔽结构及半导体器件，该屏蔽结构包括：衬底；位于衬底上方的介质层；多个间隔排列的导电环，位于衬底或介质层内，导电环又包括多个间隔排列的子导电环，任意两个子导电环中，其中一个子导电环被另一个子导电环包围，相邻两个子导电环之间的间距小于相邻两个导电环之间的间距；接地环，与所有子导电环电连接。导电环被分割为多个子导电环，每个子导电环可等效为电阻，由于所有子导电环均与具有固定电位的接地环电连接，使得每个导电环中的所有子导电环并联在一起；减小了每个导电环的电阻值，进而使得接地屏蔽结构向半导体器件中引入的寄生电阻效应有所减小，提高了感应器元件的品质因数Q。
Description
技术领域
本发明属于半导体技术领域，特别是涉及一种接地屏蔽结构(Patterned GroundShield，简称PGS)及一种具有该接地屏蔽结构的半导体器件。
背景技术
在现有集成电路如CMOS射频集成电路(RFIC)中，电感是一种重要的电学器件，其性能参数直接影响了集成电路的性能。集成电路中的电感大多为平面电感，如平面螺旋电感。与传统的线绕电感相比，平面电感具有成本低、易于集成、噪声小和功耗低的优点，更重要的是它还能与现有集成电路工艺兼容。衡量电感性能好坏的一个重要指标是品质因数Q，品质因数Q越高，代表电感的性能越好。电感品质因数Q的定义为：存储于电感中的能量和每一个振荡周期损耗能量的比值。
其中一种影响电感的品质因数Q的重要因素为衬底损耗(substrate loss)。因此，现有技术中有研究出利用减少衬底损耗的方法来提高电感的品质因数Q，其中一种减少衬底损耗的做法是在电感和衬底之间设置接地屏蔽结构。这样一来，电感所产生的大部分电场线会终止于接地屏蔽结构，而不会进入衬底内，从而减少了衬底损耗。
虽然现有的接地屏蔽结构减少了衬底损耗，但是实际应用证明，向包含电感的半导体器件中引入现有的接地屏蔽结构之后，会降低电感的品质因数Q。
发明内容
本发明要解决的问题是：现有接地屏蔽结构无法提高电感的品质因数Q。
为解决上述问题，本发明提供了一种接地屏蔽结构，包括：
衬底；
位于所述衬底上方的介质层；
多个间隔排列的导电环，位于衬底或介质层内，任意两个所述导电环中，一个导电环被另一个导电环包围；
每个所述导电环包括多个间隔排列的子导电环，任意两个所述子导电环中，一个子导电环被另一个子导电环包围，同一所述导电环中相邻两个所述子导电环之间的间距小于相邻两个所述导电环之间的间距；
接地环，与所有所述子导电环电连接。
可选的，所述子导电环为：位于衬底内的第一有源区环；
或者，所述子导电环为：位于所述介质层内的多晶硅环，所述多晶硅环与衬底之间被介质层隔开；
或者，所述子导电环为：位于所述介质层内的第一金属环，所述第一金属环与衬底之间被所述介质层隔开；
或者，所述子导电环包括：位于所述介质层内的多晶硅环和第一金属环，所述第一金属环位于多晶硅环上方，且所述第一金属环和多晶硅环在衬底表面上的投影交叠，所述多晶硅环与第一金属环之间通过第一导电插塞电连接，所述多晶硅环与衬底之间被介质层隔开。
可选的，当所述子导电环为多晶硅环时，所述接地屏蔽结构还包括：位于衬底内的第二有源区环，所述第二有源区环和多晶硅环在衬底表面上的投影交叠，且所述第二有源区环和多晶硅环之间被介质层隔开；
当所述子导电环为第一金属环时，所述接地屏蔽结构还包括：位于衬底内的第二有源区环，所述第二有源区环和第一金属环之间被所述介质层隔开；
当所述子导电环包括多晶硅环和第一金属环时，所述接地屏蔽结构还包括：位于衬底内的第二有源区环，所述第二有源区环、多晶硅环和第一金属环在衬底表面上的投影交叠，且所述第二有源区环和多晶硅环之间被介质层隔开。
可选的，当所述子导电环包括所述多晶硅环和第一金属环时，所述第一金属环的宽度小于多晶硅环的宽度。
可选的，所述接地环包括：位于所述衬底内的第三有源区环，所述第三有源区环在衬底表面上的投影将所有所述子导电环在衬底表面上的投影包围起来。
可选的，还包括：互连线，位于所述介质层内；
所述接地环与子导电环之间通过所述互连线电连接。
可选的，所述接地环还包括：位于所述第三有源区环上方且位于介质层内的第二金属环，所述第二金属环与所述互连线电连接，所述第三有源区环与第二金属环之间通过第二导电插塞电连接。
可选的，所述第一金属环、第二金属环和互连线位于同一平面上，且所有所述第一金属环、第二金属环和互连线为一体结构。
可选的，每个所述子导电环的形状为长方形、六边形、八边形或圆形。
可选的，每个所述子导电环具有2个开口，每个子导电环被所述2个开口分割为2个子导电环单元，且所有子导电环的开口位于同一条直线上；
位于所述开口一侧的所有子导电环单元与一条互连线电连接，位于所述开口另一侧的所有子导电环单元与另一条互连线电连接；
所述子导电环单元与互连线电连接的位置位于子导电环单元的二分之一处。
可选的，所述导电环的数量为2至100个，每个导电环所包含的子导电环的数量为2至10个。
可选的，相邻两个所述导电环之间的间距为2微米至10微米，同一所述导电环中，相邻两个所述子导电环之间的间距为0.01微米至2微米。
可选的，所述导电环的宽度为0.1微米至100微米，所述子导电环的宽度为0.01微米至2微米。
另外，本发明还提供了一种半导体器件，包括：
感应器元件；
上述任一所述的接地屏蔽结构，位于所述感应器元件下方，且所述接地屏蔽结构的所述衬底和感应器元件之间被所述介质层隔开。
可选的，所述感应器元件在衬底表面上的投影位于所述子导电环在衬底表面上的投影内。
可选的，所述感应器元件为电感、变压器或巴伦。
与现有技术相比，本发明的技术方案具有以下优点：
接地屏蔽结构中的导电环被分割为多个子导电环，每个子导电环可等效为电阻，由于所有子导电环均与具有固定电位的接地环电连接，使得每个导电环中的所有子导电环并联在一起；根据电阻的并联原理可知，每个导电环中所有子导电环的并联电连接方式，减小了每个导电环的电阻值，故减小了接地屏蔽结构中所有导电环的总电阻值，进而使得接地屏蔽结构向包含感应器元件的半导体器件中引入的寄生电阻效应有所减小，提高了感应器元件的品质因数Q。
另外，将接地屏蔽结构设置在感应器元件下方，并给感应器元件施加高频信号时，所有子导电环可形成多个耦合电容。由于所有子导电环均与具有固定电位的接地环电连接，故使得接地屏蔽结构中所有子导电环所形成的若干耦合电容串联在一起；根据电容串联的原理可知，所有子导电环所形成的若干耦合电容的串联电连接方式，减小了所有子导电环所形成的若干耦合电容的总电容值，故使得接地屏蔽结构向包含感应器元件的半导体器件中引入的寄生电容效应有所减小，提高了感应器元件的品质因数Q。
进一步地，子导电环包括第一金属环，接地环包括第二金属环，接地屏蔽结构还包括与第二金属环电连接的互连线，所述第一金属环、第二金属环及互连线位于同一平面上，且所有第一金属环、第二金属环及互连线为一体结构，不仅可以使得所有第一金属环、第二金属环及互连线可以在同一步骤中形成，而且还可以减小接地屏蔽结构中金属互连线的密度，使得在该接地屏蔽结构上方设置感应器元件时，可以避免接地屏蔽结构中具有较大密度的金属互连线以致会造成较大的损耗，进而提高了感应器元件的品质因数Q。
进一步地，子导电环包括多晶硅环及位于多晶硅环上方的第一金属环，且第一金属环的宽度小于多晶硅环的宽度。这样可以减小接地屏蔽结构中金属互连线的密度，使得在该接地屏蔽结构上方设置感应器元件时，可以避免接地屏蔽结构中具有较大密度的金属互连线会造成较大的损耗，进而提高了感应器元件的品质因数Q。
附图说明
图1是本发明的实施例一中接地屏蔽结构的剖面图；
图2是本发明的实施例一中接地屏蔽结构的俯视图，且图1是沿图2中AA方向的剖面图，为了能更清楚地说明接地屏蔽结构的结构，图2未显示衬底和衬底上方的介质层；
图3是本发明的实施例二中接地屏蔽结构的剖面图；
图4是本发明的实施例二中接地屏蔽结构的俯视图，且图3是沿图4中AA方向的剖面图，为了能更清楚地说明接地屏蔽结构的结构，图4未显示衬底和衬底上方的介质层；
图5是本发明的实施例二中接地屏蔽结构的多晶硅环的俯视图；
图6是本发明的实施例二中接地屏蔽结构的第二有源区环及接地环的第三有源区环的俯视图；
图7是本发明的实施例三中接地屏蔽结构的剖面图；
图8是本发明的实施例三中接地屏蔽结构的俯视图，且图7是沿图8中AA方向的剖面图，为了能更清楚地说明接地屏蔽结构的结构，图8未显示衬底和衬底上方的介质层；
图9是本发明的实施例四中接地屏蔽结构的剖面图；
图10是本发明的实施例四中接地屏蔽结构的俯视图，且图9是沿图10中AA方向的剖面图，为了能更清楚地说明接地屏蔽结构的结构，图10未显示衬底和衬底上方的介质层；
图11是本发明的一个实施例中电感的第一平面线圈的俯视图；
图12是本发明的一个实施例中电感的第二平面线圈的俯视图。
具体实施方式
发明人经过研究发现，造成现有接地屏蔽结构无法提高电感的品质因数Q的原因为：在电感和衬底之间设置现有接地屏蔽结构之后，给电感施加高频信号时接地屏蔽结构会向包含电感的半导体器件中引入较大的寄生效应，所述寄生效应包括寄生电阻和寄生电容，而接地屏蔽结构向半导体器件中引入的寄生效应会降低电感的品质因素Q。
鉴于此，发明人发明了一种新的接地屏蔽结构，可在电感下方设置该接地屏蔽结构，该接地屏蔽结构向包含该电感的半导体器件中引入的寄生效应有所减小，进而提高了电感的品质因数Q。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
实施例一
结合图1至图2所示，其中，图1是沿图2中AA方向的剖面图，所述接地屏蔽结构包括：
衬底100；
位于衬底100上方的介质层110；
位于衬底100内的多个间隔排列的导电环，任意两个导电环中，其中一个导电环被另一个导电环包围，相邻两个导电环之间的间距为g1；而导电环又包括多个间隔排列的子导电环120，任意两个子导电环120中，其中一个子导电环120被另一个子导电环120包围，同一导电环中相邻两个子导电环120之间的间距为g2，g2小于g1，因此，接地屏蔽结构中的所有子导电环120不均匀地间隔排列；
接地环130，与所有子导电环120电连接。
衬底100可为硅衬底、锗衬底、绝缘体上硅衬底(SOI)、碳化硅衬底、锗硅衬底、氮化镓衬底或玻璃衬底。在具体实施例中，衬底100的掺杂类型为P型。为了减少衬底100的损耗以提高电感的品质因数Q，在具体实施例中，衬底100的掺杂浓度小于1e+18每立方厘米，电阻率为8～12ohm·cm(欧姆·厘米)。
在具体实施例中，导电环的数量为2至100个，每个导电环所包含的子导电环120的数量为2至10个。在本实施例中，以每个导电环包含两个子导电环120为例。
在本实施例中，相邻两个导电环之间的间距g1为2微米至10微米，同一导电环中，相邻两个子导电环120之间的间距g1为0.01微米至2微米。
在本实施例中，导电环的宽度w1为0.1微米至100微米，子导电环120的宽度w2为0.01微米至2微米。
在实际制造该接地屏蔽结构的过程中，该接地屏蔽结构往往与CMOS晶体管集成在同一个衬底上，使该接地屏蔽结构和CMOS晶体管的制作工艺兼容成为一个亟待解决的技术问题。
而CMOS晶体管的制作工艺常常包含制作有源区的工艺、制作多晶硅栅极的工艺，以及制作金属互连线的工艺。在制作有源区、多晶硅栅极和/或金属互连线的工艺中，为了保证具有足够的制程窗口(process window)，需使衬底上的有源区、多晶硅栅极和/或金属互连线的密度满足最小制程要求。鉴于此，可在衬底的用于制作该接地屏蔽结构的区域上也形成有源区、多晶硅栅极和/或金属互连线，所形成的有源区、多晶硅栅极和/或金属互连线既可以用于形成接地屏蔽结构，还可以满足CMOS晶体管的制作工艺的要求，使得该接地屏蔽结构和CMOS晶体管的制作工艺兼容成为可能。
基于上述考虑，在本实施例中，子导电环120为：位于衬底100内的第一有源区环。在此情形下，所述接地屏蔽结构还包括：位于衬底100内的多个间隔排列的隔离结构140，相邻两个所述第一有源区环之间被隔离结构140隔开。
所述第一有源区环可以与CMOS晶体管的有源区在同一工艺步骤中形成。另外，隔离结构140可与CMOS晶体管中的隔离结构在同一工艺步骤中形成。在具体实施例中，隔离结构140可为浅沟槽隔离结构。
所述第一有源区环所含掺杂剂的类型可为P型或N型，且第一有源区环的电阻小于衬底100的电阻。在具体实施例中，所述第一有源区环的掺杂浓度为重掺杂，掺杂浓度大于1e+18每立方厘米，以减小第一有源区环的电阻，进一步降低损耗。
在具体实施例中，可在所述第一有源区环表面形成金属硅化物，以减小第一有源区环的电阻，进而使接地屏蔽结构向包含电感的半导体器件中引入的寄生电阻效应能有进一步的减小，从而提高了电感的品质因数Q。所述金属硅化物可以与CMOS晶体管中有源区表面的金属硅化物在同一工艺步骤中形成。
在本实施例中，每个子导电环120的形状为八边形，每个子导电环120具有2个开口，且所有子导电环120的开口位于同一条直线上，子导电环120被所述2个开口分割为2个相同的子导电环单元121，使得在该接地屏蔽结构上方设置电感时，可以更好地避免在子导电环120内形成涡流，进而提高电感的品质因数Q。需说明的是，当所有子导电环120的开口不位于同一条直线上时，也能起到避免在子导电环120内形成涡流的效果。
在本实施例中，所述接地屏蔽结构还包括：位于介质层110内的互连线150。一方面，互连线150与接地环130电连接；另一方面，互连线150还与所有子导电环120电连接，以实现接地环130与所有子导电环120的电连接。
在本实施例中，互连线150与子导电环120之间被介质层110隔开，且互连线150与子导电环120之间的介质层110内设有导电插塞111，以实现互连线150与子导电环120的电连接。由于具有2个开口的子导电环120被分割为2个子导电环单元121，因此，互连线150需与子导电环120中的每个子导电环单元121均电连接。
在本实施例中，位于所述开口一侧的所有子导电环单元121与同一条互连线150电连接，位于所述开口另一侧的所有子导电环单元121与另外的同一条互连线150电连接。这样可以减小接地屏蔽结构中互连线150的密度，使得在该接地屏蔽结构上方设置电感时，可以避免接地屏蔽结构中具有较大密度的互连线150会造成较大的损耗，进而提高了电感的品质因数Q。
以子导电环单元121与互连线150电连接的位置O为界，每个子导电环单元121视作由两个部分构成，这两个部分均可等效为一个电阻。在本实施例中，子导电环单元121与互连线150电连接的位置O位于子导电环单元121的二分之一处，这样能带来以下好处：
使得子导电环单元121的两个部分，关于互连线150对称，使得子导电环单元121的两个部分的等效电阻相等；而且，由于子导电环单元121通过互连线150与接地环130电连接，使得子导电环单元121的两个部分到接地环130的路径相同；另外，使得接地屏蔽结构中的所有子导电环120的子导电环单元121对称分布，而每个子导电环单元121的两个部分关于互连线150对称，这样，不仅可以使得接地屏蔽结构的屏蔽效果更为均匀，还可以满足某些感应器元件的特别要求，例如，差分电感。当本发明中的接地屏蔽结构应用在差分电感下方时，较佳地，要求位于差分电感下方的接地屏蔽结构中，所有子导电环120的子导电环单元121对称分布，且每个子导电环单元121的两个部分，又关于互连线150对称。
需说明的是，在其他实施例中，当每个子导电环120的形状为长方形、六边形或圆形时，也能带来以上有益效果。
互连线150可与CMOS晶体管的金属互连线在同一工艺步骤中形成。在本实施例中，互连线150的材料为铜或铝。
在本实施例中，接地环130包括：位于衬底100内的第三有源区环131，且第三有源区环131在衬底100表面上的投影将所有子导电环120在衬底100表面上的投影包围起来；位于第三有源区环131上方、且位于介质层110内的第二金属环132，第二金属环132与互连线150电连接，且第二金属环132与第三有源区环131之间被介质层110隔开；第二导电插塞133，位于第二金属环132与第三有源区环131之间的介质层110内，以实现第二金属环132与第三有源区环131的电连接，进而实现接地环130与互连线150的电连接。
在此情形下，所述接地屏蔽结构还包括：位于衬底100内的隔离结构134，且第三有源区环131和所述第一有源区环之间被隔离结构134隔开。
第三有源区环131和第二金属环132均可等效为电阻，由于第三有源区环131和第二金属环132均与固定电位电连接，可视作第三有源区环131和第二金属环132并联，这样可以减小接地环130的等效电阻值，故使得接地屏蔽结构向包含电感的半导体器件中引入的寄生电阻效应有了进一步的减小，从而提高了电感的品质因数Q。
第三有源区环131可以与CMOS晶体管中的有源区在同一工艺步骤中形成。第三有源区环131所含掺杂剂的类型可为P型或N型，且第三有源区环131的电阻小于衬底100的电阻。在具体实施例中，第三有源区环131的掺杂浓度为重掺杂，掺杂浓度大于1e+18每立方厘米，以减小第三有源区环131的电阻，进一步降低损耗。隔离结构134可与CMOS晶体管中的隔离结构在同一工艺步骤中形成。隔离结构134可为浅沟槽隔离结构。
第二金属环132可与CMOS晶体管的金属互连线在同一工艺步骤中形成。在本实施例中，第二金属环132的材料为铜或铝。
在本实施例中，如图2所示，第二金属环132和互连线150位于同一平面上，且第二金属环132和互连线150为一体结构，以实现第二金属环132与互连线150的电连接。即，第二金属环132和互连线150可以在同一步骤中形成。在图1和图2中仅仅是为了能够区分出第二金属环132和互连线150，故在两者的分界位置用虚线表示。当然，在其它实施例中，第二金属环132和互连线150也可以不位于同一平面上，在这种情况下，两者可以通过导电插塞电连接。在第二金属环132和互连线150通过导电插塞电连接的技术方案中，第二金属环132和互连线150在导电插塞电连接处具有交叠部分，而在第二金属环132和互连线150为一体结构以实现电连接的技术方案中，第二金属环132和互连线150没有交叠部分，因此可以减小接地屏蔽结构中金属互连线的密度，使得在该接地屏蔽结构上方设置电感时，可以避免接地屏蔽结构中具有较大密度的金属互连线会造成较大的损耗，进而提高了电感的品质因数Q。
在本实施例中，接地环130具有2个开口，接地环130被所述开口分割为2个部分，使得在该接地屏蔽结构上方设置电感时，可以避免在接地环130内形成涡流，进而提高电感的品质因数Q。
在本实施例中，第三有源区环131和第二金属环132的形状为八边形。在其他本实施例中，第三有源区环131和第二金属环132也可以呈三角形、长方形、六边形或圆形。
在其它实施例中，接地环130也可仅包括位于衬底100内的第三有源区环131，在此情形下，第三有源区环131与互连线150之间被介质层110隔开，且第三有源区环131与互连线150之间的介质层110内设有导电插塞，以实现接地环130与互连线150的电连接。
所述接地屏蔽结构的一种应用场合为：将接地屏蔽结构设置在电感下方，给电感施加高频信号时，电感产生的高频磁场穿透接地屏蔽结构中的导电环，在导电环中产生感应电动势并产生高频电流，这样所述接地屏蔽结构中的每个导电环等效为电阻。由于所有导电环均与具有固定电位的接地环130电连接，使得接地屏蔽结构中所有导电环并联在一起；根据电阻的并联原理可知，所有导电环的并联电连接方式，减小了接地屏蔽结构中所有导电环的总电阻值，使得接地屏蔽结构向包含电感的半导体器件中引入的寄生电阻效应有所减小，从而在一定程度上提高了电感的品质因数Q。
进一步地，与导电环未被分割为多个子导电环120的技术方案相比，导电环被分割为多个子导电环120之后，每个子导电环120也可等效为电阻，由于所有子导电环120均与接地环130电连接，使得每个导电环中的所有子导电环120并联在一起；根据电阻的并联原理可知，每个导电环中所有子导电环120的并联电连接方式，减小了每个导电环的电阻值，进而减小了接地屏蔽结构中所有导电环的总电阻值。且当每个导电环所包含的子导电环120的数量越多时，每个导电环的电阻值越小，因而能更大程度的减小向包含电感的半导体器件中引入的寄生电阻效应。
举例来讲，假设导电环未被分割为多个子导电环120之前，导电环的电阻为R；由于高频电流在导体中具有趋肤效应(skin effect)以及邻近效应(proximity effect)，故导体的有效电阻实际上仅由导体表面几个微米的区域贡献，因此，导电环的有效电阻也是由导电环表面几个微米的区域贡献的，这样，将每个导电环分割为两个相同的子导电环120之后，每个子导电环120的电阻依然可以认为是R，由于导电环中的两个子导电环120并联在一起，故导电环被分割为两个子导电环120之后，每个导电环的电阻值由R减小至0.5R。
另外，将接地屏蔽结构设置在电感下方，并给电感施加高频信号时，每个子导电环120可等效为电阻，且每个子导电环120在不同位置的电势不相同，所述接地屏蔽结构的任意两个子导电环120中，其中一个子导电环120被另一个子导电环120包围，即任意两个子导电环120均是相对设置，任意两个子导电环120可形成耦合电容，子导电环120为电容的极板；当子导电环120的数量为三个以上时，所有子导电环120中，除了最外圈和最内圈的子导电环120之外，其它位置的每个子导电环120既可以与其外侧的子导电环120形成耦合电容，还可以与其内侧的导电环121形成另一耦合电容，故所有子导电环120可形成多个耦合电容。由于所有子导电环120均与具有固定电位的接地环130电连接，故使得接地屏蔽结构中所有子导电环120所形成的若干耦合电容串联在一起；根据电容串联的原理可知，所有子导电环120所形成的若干耦合电容的串联电连接方式，减小了所有子导电环120所形成的若干耦合电容的总电容值，故使得接地屏蔽结构向包含电感的半导体器件中引入的寄生电容效应有所减小，从而提高了电感的品质因数Q。
实施例二
本实施例与实施例一之间的区别在于：结合图3至图6所示，其中，图3是沿图4中AA方向的剖面图，图3中的第一金属环422是不可见的，故用虚线表示，在本实施例中，子导电环420包括位于介质层410内的多晶硅环421和第一金属环422，第一金属环422位于多晶硅环421上方，且第一金属环422和多晶硅环421在衬底400表面上的投影交叠，多晶硅环421与第一金属环422之间通过第一导电插塞411电连接，多晶硅环421与衬底400之间被介质层隔开；另外，所述接地屏蔽结构还包括：位于衬底400内的第二有源区环460，第二有源区环460、多晶硅环421和第一金属环422在衬底400表面上的投影交叠，且第二有源区环460和多晶硅环421之间被介质层隔开，使得第二有源区环460无法与接地环430电连接。任意两个多晶硅环421中，其中一个多晶硅环421被另一个多晶硅环421包围；任意两个第一金属环422中，其中一个第一金属环422被另一个第一金属环422包围。
在具体实施例中，第一金属环422的宽度小于多晶硅环421的宽度。这样可以减小接地屏蔽结构中金属互连线的密度，使得在该接地屏蔽结构上方设置电感时，可以避免接地屏蔽结构中具有较大密度的金属互连线会造成较大的损耗，进而提高了电感的品质因数Q。
多晶硅环421可以与CMOS晶体管的多晶硅栅极在同一工艺步骤中形成。多晶硅环421的电阻小于衬底400的电阻。在具体实施例中，多晶硅环421的掺杂浓度为重掺杂，掺杂浓度大于1e+18每立方厘米，以减小多晶硅环421的电阻，进一步降低损耗。
第一金属环422可以与CMOS晶体管的金属互连线在同一工艺步骤中形成。在具体实施例中，第一金属环422的材料为铜或铝。
第二有源区环460可以与CMOS晶体管的有源区在同一工艺步骤中形成。而且，由于第二有源区环460和多晶硅环在衬底400表面上的投影交叠，故衬底400的对应多晶硅环421的区域被多个第二有源区环460分隔成多个间隔的部分，使得在该接地屏蔽结构上方设置电感时，可以避免在衬底400的对应多晶硅环421的区域形成涡流，进而提高了电感的品质因数Q。
在本实施例中，第二有源区环460和多晶硅环421之间的介质层可以与CMOS晶体管中的栅介质层在同一工艺步骤中形成。
在本实施例中，所述接地屏蔽结构还包括：位于介质层410内的互连线440。一方面，互连线440与接地环430电连接；另一方面，互连线440还与所有子导电环420电连接，以实现接地环430与所有子导电环420的电连接。
在本实施例中，如图4所示，互连线440和第一金属环422位于同一平面上，且互连线440和所有第一金属环422为一体结构，以实现互连线440与子导电环420的电连接。
在本实施例中，接地环430包括：位于衬底400内的第三有源区环431；位于第三有源区环431上方的第二金属环432，第二金属环432与互连线440电连接，且第二金属环432与第三有源区环431之间被介质层410隔开；第二导电插塞433，位于第二金属环432与第三有源区环431之间的介质层410内，以实现第二金属环432与第三有源区环431的电连接，进而实现接地环430与互连线440的电连接。
在本实施例中，如图4所示，互连线440、第一金属环422及第二金属环432位于同一平面上，且互连线440、所有第一金属环422和第二金属环432为一体结构。
在本实施例中，所述接地屏蔽结构还包括：位于衬底400内的多个隔离结构450；相邻两个第二有源区环460之间被隔离结构450隔开。
在本实施例中，所述接地屏蔽结构还包括：位于衬底400内的隔离结构434，接地环430的第三有源区环431和第二有源区环460之间被隔离结构434隔开。
需说明的是，在其他实施例中，第二有源区环460也可以没有。
需说明的是，在本实施例的技术方案中仅着重描述了一些与实施例一之间的区别之处，其它未详细说明的内容或可替换方案可参照前面实施例，在本实施例中不再赘述。
实施例三
本实施例与实施例二之间的区别在于：结合图7至图8所示，其中，图7是沿图8中AA方向的剖面图，在本实施例中，子导电环420为位于介质层410内的多晶硅环。比较可知，去除实施例二中的第一金属环及第一导电插塞，即可获得本实施例的技术方案。
需说明的是，本实施例中的第二有源区环460也可以没有。
需说明的是，在本实施例的技术方案中仅着重描述了一些与实施例二之间的区别之处，其它未详细说明的内容或可替换方案可参照前面实施例，在本实施例中不再赘述。
实施例四
本实施例与实施例二之间的区别在于：结合图9至图10所示，其中，图9是沿图10中AA方向的剖面图，在图9中子导电环420是不可见的，故用虚线表示，在本实施例中，子导电环420为位于介质层410内的第一金属环。比较可知，去除实施例二中的多晶硅环及第一导电插塞，即可获得本实施例的技术方案。
需说明的是，本实施例中的第二有源区环460也可以没有。
需说明的是，在本实施例的技术方案中仅着重描述了一些与实施例二之间的区别之处，其它未详细说明的内容或可替换方案可参照前面实施例，在本实施例中不再赘述。
与实施例一、实施例三及实施例四的技术方案相比，实施例二的技术方案能带来进一步的有益效果：继续参照图3至图6所示，在实际应用所述接地屏蔽结构时，会将接地屏蔽结构设置在电感下方，给电感施加高频信号时，由于第一金属环422与多晶硅环421之间被介质层410隔开，故第一金属环422和多晶硅环421可形成耦合电容；由于多晶硅环421和第二有源区环460之间被介质层隔开，故多晶硅环421和第二有源区环460也形成耦合电容，且这两个耦合电容串联在一起；根据电容串联的原理可知，减小了接地屏蔽结构中所有子导电环420所形成的若干耦合电容的总电容值，故使得接地屏蔽结构向包含电感的半导体器件中引入的寄生效应有了进一步的减小，从而提高了电感的品质因数Q。
在上述接地屏蔽结构的基础上，本发明还提供了一种半导体器件，其包括：感应器元件(inductor device)；如上所述的接地屏蔽结构，位于所述感应器元件下方，且所述接地屏蔽结构的衬底和感应器元件之间被所述介质层隔开。
在本实施例中，所述感应器元件为电感，且为平面螺旋电感，电感的线圈匝数为两匝，即电感的线圈包括第一平面线圈和第二平面线圈。其中，第一平面线圈位于第二平面线圈下方，第一平面线圈和接地屏蔽结构之间被介质层隔开，第一平面线圈和第二平面线圈之间也被介质层隔开。
如图11所示，所述第一平面线圈具有第一金属环500、接触点501、接触点502、接触层510和接触层520；如图12所示，所述第二平面线圈具有金属环600、接触点601、接触点602、接触层610和接触层620。
所述第一平面线圈和第二平面线圈的接触点和接触点之间，通过位于第一平面线圈和第二平面线圈之间的介质层内的导电插塞电连接。具体的，接触点601和接触点501之间通过导电插塞(未图示)电连接，接触点602和接触点502之间通过导电插塞电连接，接触层610和接触层510之间通过导电插塞电连接，接触层620和接触层520之间通过导电插塞电连接。
所述第一平面线圈和第二平面线圈的形状可以为三角形、正方形、圆形或八边形，且第一平面线圈和第二平面线圈的形状可以与接地屏蔽结构中的导电环形状相同，也可以不相同。
在一种可选方案中，所述感应器元件在衬底表面上的投影，位于所述接地屏蔽结构中的所述子导电环在衬底表面上的投影内，以确保所述感应器元件所产生的垂直于衬底的磁场位于接地屏蔽结构的子导电环内。
当然，所述感应器元件还可以为其它具有导电线圈、并能产生磁场，以致会在衬底内形成涡流的元件，变压器、巴伦等等。当将上述所有实施例中的接地屏蔽结构设置在除电感外的其它感应器元件，如变压器、巴伦等下方时，也可以达到提高相应感应器元件品质因数Q的目的。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种接地屏蔽结构，其特征在于，包括：
衬底；
位于所述衬底上方的介质层；
多个间隔排列的导电环，位于衬底或介质层内，任意两个所述导电环中，一个导电环被另一个导电环包围；
每个所述导电环包括多个间隔排列的子导电环，任意两个所述子导电环中，一个子导电环被另一个子导电环包围，同一所述导电环中相邻两个所述子导电环之间的间距小于相邻两个所述导电环之间的间距；
接地环，与所有所述子导电环电连接。
2.根据权利要求1所述的接地屏蔽结构，其特征在于，
所述子导电环为：位于衬底内的第一有源区环；
或者，所述子导电环为：位于所述介质层内的多晶硅环，所述多晶硅环与衬底之间被介质层隔开；
或者，所述子导电环为：位于所述介质层内的第一金属环，所述第一金属环与衬底之间被所述介质层隔开；
或者，所述子导电环包括：位于所述介质层内的多晶硅环和第一金属环，所述第一金属环位于多晶硅环上方，且所述第一金属环和多晶硅环在衬底表面上的投影交叠，所述多晶硅环与第一金属环之间通过第一导电插塞电连接，所述多晶硅环与衬底之间被介质层隔开。
3.根据权利要求2所述的接地屏蔽结构，其特征在于，
当所述子导电环为多晶硅环时，所述接地屏蔽结构还包括：位于衬底内的第二有源区环，所述第二有源区环和多晶硅环在衬底表面上的投影交叠，且所述第二有源区环和多晶硅环之间被介质层隔开；
当所述子导电环为第一金属环时，所述接地屏蔽结构还包括：位于衬底内的第二有源区环，所述第二有源区环和第一金属环之间被所述介质层隔开；
当所述子导电环包括多晶硅环和第一金属环时，所述接地屏蔽结构还包括：位于衬底内的第二有源区环，所述第二有源区环、多晶硅环和第一金属环在衬底表面上的投影交叠，且所述第二有源区环和多晶硅环之间被介质层隔开。
4.根据权利要求2所述的接地屏蔽结构，其特征在于，当所述子导电环包括所述多晶硅环和第一金属环时，所述第一金属环的宽度小于多晶硅环的宽度。
5.根据权利要求2所述的接地屏蔽结构，其特征在于，所述接地环包括：位于所述衬底内的第三有源区环，所述第三有源区环在衬底表面上的投影将所有所述子导电环在衬底表面上的投影包围起来。
6.根据权利要求5所述的接地屏蔽结构，其特征在于，还包括：互连线，位于所述介质层内；
所述接地环与子导电环之间通过所述互连线电连接。
7.根据权利要求6所述的接地屏蔽结构，其特征在于，所述接地环还包括：位于所述第三有源区环上方且位于介质层内的第二金属环，所述第二金属环与所述互连线电连接，所述第三有源区环与第二金属环之间通过第二导电插塞电连接。
8.根据权利要求7所述的接地屏蔽结构，其特征在于，所述第一金属环、第二金属环和互连线位于同一平面上，且所有所述第一金属环、第二金属环和互连线为一体结构。
9.根据权利要求6所述的接地屏蔽结构，其特征在于，每个所述子导电环的形状为长方形、六边形、八边形或圆形。
10.根据权利要求9所述的接地屏蔽结构，其特征在于，每个所述子导电环具有2个开口，每个子导电环被所述2个开口分割为2个子导电环单元，且所有子导电环的开口位于同一条直线上；
位于所述开口一侧的所有子导电环单元与一条互连线电连接，位于所述开口另一侧的所有子导电环单元与另一条互连线电连接；
所述子导电环单元与互连线电连接的位置位于子导电环单元的二分之一处。
11.根据权利要求1所述的接地屏蔽结构，其特征在于，所述导电环的数量为2至100个，每个导电环所包含的子导电环的数量为2至10个。
12.根据权利要求1所述的接地屏蔽结构，其特征在于，相邻两个所述导电环之间的间距为2微米至10微米，同一所述导电环中，相邻两个所述子导电环之间的间距为0.01微米至2微米。
13.根据权利要求1所述的接地屏蔽结构，其特征在于，所述导电环的宽度为0.1微米至100微米，所述子导电环的宽度为0.01微米至2微米。
14.一种半导体器件，其特征在于，包括：
感应器元件；
权利要求1至13任一项所述的接地屏蔽结构，位于所述感应器元件下方，且所述接地屏蔽结构的所述衬底和感应器元件之间被所述介质层隔开。
15.根据权利要求14所述的半导体器件，其特征在于，所述感应器元件在衬底表面上的投影位于所述子导电环在衬底表面上的投影内。
16.根据权利要求14所述的半导体器件，其特征在于，所述感应器元件为电感或变压器。
17.根据权利要求16所述的半导体器件，其特征在于，所述变压器为巴伦。
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