CN104241242B - 接地屏蔽结构及半导体器件 - Google Patents

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Abstract

一种接地屏蔽结构及半导体器件，其中接地屏蔽结构包括：衬底；位于所述衬底上的介质层；位于所述衬底或介质层中的多环导电环，每个导电环具有多个开口，所述开口数大于等于3，每个导电环的多个开口将导电环隔开为多个间隔排列的子导电环；接地环，与所有所述子导电环电连接。使用本发明的接地屏蔽结构，减小了接地屏蔽结构的寄生电容和寄生电阻，降低了位于接地屏蔽结构上的电感在接地屏蔽结构中的能量损耗，提高了电感的品质因数Q值。而且，还减少了多环导电环的材料损耗，降低生产成本。

Description

接地屏蔽结构及半导体器件
技术领域
本发明涉及半导体技术领域，特别涉及一种接地屏蔽结构及具有该接地屏蔽结构的半导体器件。
背景技术
在现有的集成电路，例如CMOS射频集成电路中，电感是一种重要的电学器件，其性能参数直接影响了集成电路的性能。现有技术中，集成电路中的电感大多采用平面电感，例如平面螺旋电感。所述平面电感为金属导线在衬底或介质层表面绕制而成，相对于传统的绕线电感，平面电感具有成本低、易于集成、噪声小和功耗低的优点，更重要的是能与现今的集成电路工艺兼容。电感器的性能用电感的品质因数Q来表征，电感的品质因数Q为存储于电感中的能量和每一个振荡周期损耗能量的比值，电感的品质因数Q越高，电感器的效率就越高，性能越好。因此，电感的能量损耗是影响Q值的一个重要因素，而在电感的能量损耗中，集成电路的衬底损耗（substrate loss）所占比例最大。也就是说，衬底损耗是影响电感的品质因数Q值的重要因素。
在现有技术中，一方面，平面电感置于集成电路之上，电感的电场线进入衬底中，会引发衬底中的电荷运动，进而形成耦合衬底电流，这一电流会引发衬底的欧姆损耗。另一方面，电感线圈中的交变电流产生的交变感应磁场会垂直于衬底表面穿过衬底，进而在衬底中产生交变的涡流，涡流会将磁能转化来的电能以焦耳热量的形式散发掉，造成涡流损耗。所述欧姆损耗和涡流损耗共同造成较大的衬底损耗，这明显降低了电感品质因数Q。因此，现有技术中提出，在电感与衬底之间设置接地屏蔽结构，该接地屏蔽结构起到屏蔽电感的电场线和电感的感应磁场线，使得电场线和感应磁场线终止于接地屏蔽结构，而不会进入衬底，从而减少了衬底损耗。
虽然现有技术的接地屏蔽结构减少了衬底损耗，但在实际应用中发现，向包含电感的半导体器件中引入现有的接地屏蔽结构之后，电感的品质因数Q值并没有得到提高，甚至在电感的某些工作频率区段内，电感的品质因数Q值反而降低了。参照图1，01曲线对应于不具有接地屏蔽结构的电感Q值曲线，02曲线对应于具有现有的接地屏蔽结构的电感Q值曲线，在电感工作频率小于10×109Hz区段内，具有接地屏蔽结构的电感Q值与不具有接地屏蔽结构的电感Q值相比，并没有得到很明显的提高。而且，在电感工作频率大于10×109Hz区段时，具有接地屏蔽结构的电感Q值还低于不具有接地屏蔽结构的电感Q值。
发明内容
本发明解决的问题是现有技术的接地屏蔽结构并不能显著提高电感品质因数Q值，甚至会降低电感品质因数Q值。
为解决上述问题，本发明提供一种新的接地屏蔽结构，包括：
衬底；
位于所述衬底上的介质层；
位于所述衬底或介质层中的多环导电环，每个导电环具有多个开口，所述开口数大于等于3，每个导电环的多个开口将导电环隔开为多个间隔排列的子导电环；
接地环，与所有所述子导电环电连接。
可选地，每个导电环的开口数大于等于3且小于等于8。
可选地，所述多环导电环为同心多环导电环。
可选地，每个导电环的开口数量相等且等间隔分布，相邻两个导电环的开口沿径向一一相对。
可选地，所述导电环为位于所述衬底中的第一有源区环。
可选地，所述导电环为位于所述介质层中的多晶硅环；
或者，所述导电环为位于所述介质层中的第一金属环；
或者，所述导电环包括位于所述介质层中的多晶硅环和第一金属环，所述第一金属环位于多晶硅环上且与所述多晶硅环电连接。
可选地，所述接地屏蔽结构还包括位于所述衬底中的多环第二有源区环，所述导电环位于第二有源区环上且与第二有源区环为介质层所隔开。
可选地，还包括位于所述介质层上的互连线，所述接地环与所有所述子导电环通过互连线电连接。
可选地，所述第一金属环与互连线位于同一平面内且互相连接，所述互连线在所述子导电环的中点位置处与子导电环电连接。
可选地，所述接地环为位于所述衬底中的第三有源区环；或者，
所述接地环包括：位于所述衬底中的第三有源区环、位于所述介质层中的第二金属环，所述第二金属环位于第三有源区环上且与第三有源区环电连接，所述第二金属环与第一金属环、互连线位于同一平面内且相互连接；
所述多环导电环在所述衬底表面的投影位于所述接地环在衬底表面的投影范围内。
可选地，所述导电环的数量范围为2～100。
可选地，所述导电环的形状为三角形、正方形、圆形或者八边形。
可选地，所述导电环的线宽为大于等于0.1微米小于等于100微米。
本发明还提供一种半导体器件，包括：
上述任一所述的接地屏蔽结构；
位于所述接地屏蔽结构上的感应器件。
可选地，所述感应器件包括电感、变压器或巴伦。
可选地，所述感应器件在衬底表面的投影位于所述接地屏蔽结构在衬底表面的投影内。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的接地屏蔽结构包括多环导电环，在将电感置于该接地屏蔽结构之上时，每个导电环相当于衬底与电感之间的一个寄生电阻。又每个导电环的开口数大于等于3，每个导电环的多个开口将导电环隔开为多个间隔排列的子导电环。这显著减小了每个导电环的寄生电阻，进而降低了多环导电环的寄生电阻。减小的多环导电环的寄生电阻减少了电感在多环导电环中的能量损耗，进而可以显著提高电感的品质因数Q值。而且，本发明的导电环的开口数大于等于3，也减少了导电环的材料损耗，这降低了生产成本。
另外，在将电感置于接地屏蔽结构之上并在电感线圈中通入高频信号时，子导电环与接地环的连接处的电位固定，而子导电环远离连接处位置的电位不相等，形成电位差。这样，在高频信号下，相邻两个导电环的子导电环沿径向相对而形成一个耦合电容，每个子导电环可视为耦合电容的一个电极板。所有子导电环均与接地环电连接，相当于共形成多个耦合电容，且多个耦合电容串联后与接地环电连接，串联后总的耦合电容视为衬底与电感之间的寄生电容。串联后总的耦合电容减小，相当于衬底与电感之间的寄生电容减小。寄生电容减小，减少了电感在接地屏蔽结构中的能量损耗，进而提高了电感的品质因数Q值。
进一步地，所述多环导电环为同心导电环，而且每个导电环的开口数量相等且等间隔分布，相邻两个导电环的开口沿径向一一相对。这样，在垂直于多环导电环中轴线的平面上，接地屏蔽结构可以对电感的电场线和感应磁场线形成均匀屏蔽，使得电感不同位置处的能量损耗均衡降低，进而确保电感性能良好。
附图说明
图1为不具有接地屏蔽结构的电感以及具有现有的接地屏蔽结构的电感处于不同频率下的品质因数Q值曲线；
图2是本发明第一实施例的接地屏蔽结构的俯视图，图2显示了多环导电环、接地环和互连线；
图3是沿图2的AB方向的剖面结构示意图；
图4是本发明第二实施例的接地屏蔽结构的剖面结构示意图；
图5是本发明第三实施例的接地屏蔽结构的俯视图，图5显示了多环导电环、接地环和互连线；
图6是沿图5的AB方向的的剖面结构示意图；
图7是本发明第四实施例的接地屏蔽结构的剖面结构示意图；
图8是本发明第五实施例的接地屏蔽结构的剖面结构示意图；
图9是本发明第六实施例的接地屏蔽结构的剖面结构示意图；
图10是本发明第七实施例的接地屏蔽结构的剖面结构示意图；
图11～图12是本发明具体实施例的平面螺旋电感的俯视图；
图13为具有本发明的接地屏蔽结构的电感、现有的不具有接地屏蔽结构的电感以及具有现有的接地屏蔽结构的电感处于不同频率下的Q值曲线。
具体实施方式
发明人针对现有技术中存在的问题进行了分析，发现造成现有接地屏蔽结构无法提高电感的品质因数Q的原因为：
在电感和衬底之间设置现有接地屏蔽结构之后，给电感施加高频信号时，电感会在接地屏蔽结构中引入较大的寄生效应，所述寄生效应包括寄生电阻和寄生电容。寄生电阻和寄生电容会造成电感较大的能量损耗，进而降低电感的品质因数Q。
发明人经过创造性劳动，提出一种新的接地屏蔽结构及具有该接地屏蔽结构的半导体器件。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。下面将分三个实施例详细介绍本发明的接地屏蔽结构。
第一实施例
参照图2、图3，接地屏蔽结构300包括：衬底301；位于衬底301上的介质层302；位于衬底301中的多环导电环303，本实施例的导电环303为第一有源区环，相邻第一有源区环之间为环形隔离结构306隔开；每个导电环303具有多个开口305，开口数为8个，每个导电环303的多个开口305将导电环303隔开为多个间隔排列的子导电环331；接地环304，接地环304为位于衬底301中的第三有源区环，并环绕多环导电环303，接地环304与多环导电环303为环形隔离结构306所隔开；位于介质层302上的互连线307，接地环304通过导电插塞308与互连线307电连接。沿径向方向的相邻两个导电环303的子导电环331通过导电插塞308与互连线307电连接。
参照图2，与导电环303的正八边形相对应，本实施例的导电环303的开口数也为8个，相当于在八边形的每个边上形成一个开口，这样导电环303的整体图案比较规整。但在具体实施例中，开口数与导电环303的形状并不是必然对应的，对任一种形状的导电环303，导电环303的开口数可以是大于等于3个中的任意值。在具体实施例中，每个导电环303视为衬底301与电感之间的一个寄生电阻，在将该接地屏蔽结构300置于电感下，并在电感中通入高频信号时，该电感线圈中的高频信号产生垂直于衬底301表面的交变感应磁场，该交变感应磁场作用于该寄生电阻，从而引起寄生电阻中的电荷移动，造成能量损耗。本发明的多个开口305将每个导电环303隔开为多个间隔排列的子导电环331，每个导电环303相较于没有开口的导电环，寄生电阻减小。每个导电环303的寄生电阻减小使得多环导电环的总寄生电阻减小，总寄生电阻减小降低了接地屏蔽结构对电感的能量损耗，这显著提高电感的品质因数Q值。
一般情况下，每个导电环303的开口305数量越多，寄生电阻越小。但是，如果开口数过多，也会引起较多感应磁场线通过开口305进入到衬底301中，而达不到良好的屏蔽效果。因此，每个导电环303的开口数为大于等于3个小于等于8个，这样可以起到良好的屏蔽效果。
另外，在本发明中，在将电感置于接地屏蔽结构300之上并在电感线圈中通入高频信号时，互连线307与子导电环331的连接处的电位固定，相邻两个连接处之间的互连线上没有电荷移动。但是，在高频信号下，远离连接处的电位不相等，形成电位差，远离连接处的子导电环331中感应出移动电荷。这样，在高频信号下，位于同一条互连线307上的相邻两个导电环303的子导电环331沿径向相对而形成一个耦合电容，每个子导电环可视为耦合电容的一个电极板，则一条互连线307电连接的多个子导电环331之间共形成多个耦合电容。互连线307将该多个耦合电容电连接，相当于将多个耦合电容串联，串联后总的耦合电容视为衬底301与电感之间的寄生电容。串联后总的耦合电容减小，相当于衬底301与电感之间的寄生电容减小。寄生电容减小，减少了电感在接地屏蔽结构中的能量损耗，进而提高了电感的品质因数Q值。
为进一步提高屏蔽效果，在本实施例中，参照图2，多环导电环303为同心导电环，相邻两个导电环303之间距离相等，进而可以沿周向对电感的电场线和感应磁场线产生均匀屏蔽。进一步地，每个导电环303的开口数量相等，均为8个，且等间隔分布，并将相邻两个导电环303的开口一一相对，可以沿周向方向和径向方向对电感的电场线和感应磁场线产生均匀屏蔽。在其他实施例中，若多个导电环303彼此的开口数不相等，虽然也可以起到屏蔽效果，但不能起到均匀屏蔽的作用，屏蔽效果不理想。另外，互连线307沿径向连接相邻两个子导电环331的中点，使得互连线307的分布密度均匀，达到良好、均匀的屏蔽效果。
参照图2和图3，在本实施例中，导电环303、接地环304均为位于衬底301中的有源区环，因此，导电环303、接地环304可以在同一步骤中形成，导电环303、接地环304在同一步骤中形成，可以节省工艺时间。
具体地，先在衬底301中形成相互隔开的多个环形隔离结构306，任意两个环形隔离结构306中，其中一个环形隔离结构306被另一个环形隔离结构306所包围；在相邻两个环形隔离结构306之间的衬底301中进行杂质掺杂，形成有源区环；接着，在每个有源区环中形成多个开口305，最外层有源区环作为接地环，接地环304的开口数为2个，可以避免电感的感应磁场线在接地环304中形成涡流；最外层有源区环包围的多环有源区环作为导电环，导电环的开口数为8个。之后，沉积介质层302，在介质层302中形成连接接地环304、子导电环331的导电插塞308。最后，在介质层302上形成互连线307，每条互连线307沿径向连接相邻导电环303的子导电环331、接地环304，对应每个导电环303中的子导电环331数目，共形成八条互连线。在本实施例中，互连线307的材料为铝，形成互连线307的工艺概括为沉积、刻蚀步骤。在其他实施例中，互连线307的材料为铜，形成互连线307的工艺为双镶嵌工艺，互连线307与导电插塞308在同一步骤中形成。
在本实施例中，导电环303的数量为8个，但不限于此，在其他实施例中可以为2～100个中的任意值，如10个、20个或50个。在本实施例中，导电环303的形状为正八边形，在其他实施例中也可为三角形、正方形、或圆形等。导电环303的形状、接地环304的形状可以相同，如本实施例中均为八边形，也可以不相同。但，导电环303的形状、接地环304的形状相同时，形成的图案会更加规整。在具体实施例中，每个导电环303、接地环304的线宽为0.1微米～100微米。
根据以上有源区环的形成方法介绍，接地环304、多环导电环303的形成工艺与现有的CMOS工艺兼容。则，衬底301的材料可以是CMOS工艺中的硅、锗、绝缘体上硅、碳硅、锗硅、氮化镓或玻璃等常见的衬底材料。
第二实施例
第二实施例的接地屏蔽结构与第一实施例的接地屏蔽结构的区别之处在于：导电环为位于介质层中的多晶硅环。
具体地，参照图4，导电环403为位于介质层402中的多晶硅环，相邻两个导电环、相邻两个子导电环为介质层402所隔开，多环导电环403与衬底401为介质层402所隔开，每个导电环403的子导电环通过第一导电插塞418与互连线407电连接，第一导电插塞418的数量与子导电环的数量相等。接地环404为位于衬底401中的第三有源区环，通过第二导电插塞428与互连线407电连接，并与周围的衬底部分为环形隔离结构406所隔开。多环导电环403在衬底401表面的投影位于接地环404在衬底401表面投影范围内。
除上述区别之外，本实施例的导电环403的形状、数量、开口数、开口排布等参数，接地环404的形状、开口数均与第一实施例相同。与第一实施例的接地屏蔽结构相比较，本实施例的接地屏蔽结构可以达到同样的屏蔽效果。
在具体实施例中，形成本实施例的接地屏蔽结构的方法包括：首先，在衬底401中形成第三有源区环，该第三有源区环作为接地环404，该第三有源区环的两侧为环形隔离结构406；接着，在衬底401上形成第一介质层、位于第一介质层上的多晶硅层，图形化多晶硅层形成多环多晶硅环，多环多晶硅环在衬底表面的投影被接地环404在衬底表面的投影包围，多晶硅环具有多个开口并作为导电环；沉积第二介质层，在第二介质层中形成电连接子导电环的第一导电插塞418，在第一介质层和第二介质层中形成电连接第三有源区环的第二导电插塞428；第一介质层和第二介质层共同构成介质层402，在介质层402上形成互连线407。在本实施例中，互连线407的位置、结构、与子导电环和接地环的连接位置与第一实施例相同，可作相应参考。
第三实施例
第三实施例与前述实施例的不同之处在于：导电环为金属环。
参照图5、图6，导电环503为位于介质层502中的第一金属环，与互连线507位于同一平面内且互相连接，并与衬底501为介质层502所隔开。
接地环504包括位于衬底501中的第三有源区环541、位于第三有源区环541上的第二金属环542，位于第三有源区环541两侧的环形隔离结构506将第三有源区环541与其他衬底部分隔开，第二金属环542与第三有源区环541通过导电插塞508电连接。第二金属环542、多环导电环503与互连线507位于同一平面内且互相连接。
形成本实施的接地屏蔽结构的方法包括：首先，在衬底501中形成第三有源区环541，第三有源区环541两侧为环形隔离结构506；接着，在衬底501上形成介质层502，在介质层502中形成连接第三有源区环541的导电插塞508；之后，在介质层502上形成第二金属环542、第二金属环542包围的多环第一金属环、连接第二金属环542和多环第一金属环的互连线507。多环第一金属环作为导电环503，互连线507沿径向连接相邻导电环503的子导电环531。
除上述区别之外，本实施例的导电环503的形状、数量、开口数、开口排布等参数均与第一实施例相同。与第一实施例的接地屏蔽结构相比较，本实施例的接地屏蔽结构可以达到同样的屏蔽效果。
在其他实施例中，第一金属环还可以是与互连线不在一个平面内，第一金属环位于介质层中，并通过导电插塞与互连线电连接，可参考第二实施例的多环导电环设置。在这种情况下，第二金属环可以与第一金属环位于同一平面内，并通过导电插塞与互连线电连接，接地环也可以只包括第三有源区环，第三有源区环与互连线电连接。
相比于前一段的方案设置，本实施例的方案可以显著减小接地屏蔽结构中的金属密度，减小电感在多环导电环503中的能量损耗，提升品质因数Q值。而且，多环第一金属环、第二金属环542与互连线507在同一工艺步骤中形成，一方面节省了工艺步骤，提高了生产效率；另一方面省却了连接所有子导电环531与互连线507的导电插塞结构，减少了材料损耗，降低成本。
第四实施例
第四实施例的接地屏蔽结构与第二实施例的接地屏蔽结构的区别之处在于：参照图7，接地屏蔽结构还包括位于衬底601中的多环第二有源区环605，相邻第二有源区环605为环形隔离结构606所隔开。导电环603为位于介质层602中的多晶硅环，与衬底601为介质层602所隔开，位于第二有源区环605上且在垂直衬底601表面方向上与第二有源区环605一一相对，第二有源区环605的形状、开口、数量、排布等参数与导电环相同。接地环604为第三有源区环，并环绕多环第二有源区环605。所有子导电环通过第一导电插塞618与互连线607电连接，接地环604通过第二导电插塞628与互连线607电连接。
本实施例的多环导电环603、多环第二有源区环605相当于双重“屏障”，可以提升接地屏蔽结构的屏蔽效果。当多环导电环603屏蔽掉大多数电场线或感应磁场线，小部分电场线或感应磁场线穿过多环第二有源区环605时，多环第二有源区环605可以起到进一步屏蔽作用，避免电感在衬底中的涡流损耗，达到更好的屏蔽效果。
除与第二实施例的区别之处外，其它未详细说明的内容或可替换方案可参考第二实施例，在本实施例中不再赘述。
第五实施例
第五实施例的接地屏蔽结构与第三实施例的接地屏蔽结构的区别之处在于：参照图8，接地屏蔽结构还包括位于衬底701中的多环第二有源区环705，相邻第二有源区环705为环形隔离结构706所隔开。导电环703为位于介质层702上的第一金属环，并与衬底701为介质层702所隔开，导电环703位于第二有源区环705上且与第二有源区环705在垂直衬底701表面方向一一相对，第二有源区环705的形状、开口、数量、排布等参数与导电环相同。
本实施例的多环第二有源区环705可以提升接地屏蔽结构的屏蔽效果。
除与第三实施例的区别之处外，其它未详细说明的内容或可替换方案可参考第三实施例的内容，在本实施例中不再赘述。
第六实施例
第六实施例的接地屏蔽结构与前述实施例的接地屏蔽结构的区别之处在于：参照图9，导电环803为双层结构，包括位于介质层802中的多晶硅环831和第一金属环832，第一金属环832位于多晶硅环831上并与多晶硅环831通过第一导电插塞818电连接，多晶硅环831与第一金属环832沿垂直衬底801表面方向一一相对，多晶硅环831与衬底801为介质层802所隔开。接地环804包括位于衬底801中的第三有源区环841、位于三有源区环841上的第二金属环842，第二金属环842与第三有源区环841通过第二导电插塞828电连接，第三有源区环841与其他衬底部分为环形隔离结构806所隔开。多环第一金属环832、第二金属环842与互连线807位于同一平面内，并可在同一工艺步骤中形成，互连线807与多环第一金属环832、第二金属环842一体连接。
双层结构的多环导电环可以提升接地屏蔽结构的屏蔽效果。
除与第三实施例的区别之处外，在本实施例中其它未详细说明的内容或可替换方案可参考前述实施例的内容，在本实施例中不再赘述。
第七实施例
第七实施例与第六实施例的不同之处在于：参照图10，接地屏蔽结构还包括位于衬底901中的多环第二有源区环905，相邻第三有源区环905之间为环形隔离结构906所隔开。
除与第六实施例的区别之处外，在本实施例中其它未详细说明的内容或可替换方案可参考第六实施例的内容，在本实施例中不再赘述。
第七实施例相比与第六实施例，可以进一步提升接地屏蔽效果。
本发明还提供一种包括上述接地屏蔽结构的半导体器件，该半导体器件包括：以上实施例描述的接地屏蔽结构；位于接地屏蔽结构上的感应器件。该感应器件包括电感、变压器或巴伦。在本实施例中，感应器件为电感，电感为平面螺旋电感。
请参考图11和图12，图11为电感的第一平面螺旋环的俯视图，图12为电感的第二平面螺旋环的俯视图。
请参考图11，第一平面螺旋环位于接地屏蔽结构顶层的绝缘层（未示出）上方，具有第一金属环100、接触点101、接触点102、接触层110和接触层120。
请参考图12，第二平面螺旋环位于第一平面螺旋环上方，第一平面螺旋环和第二平面螺旋环之间具有介质层。第二平面螺旋环具有金属环200、接触点201、接触点202、接触层210和接触层220。
第一平面螺旋环和第二平面螺旋环的接触点和接触点之间通过第一平面螺旋环和第二平面螺旋环之间的介质层内的导电插塞电连接。具体的，接触点101和接触点201通过导电插塞连接，接触点102和接触点202通过导电插塞连接，接触层110和接触层210通过导电插塞连接，接触层120和接触层220通过导电插塞连接。第一平面螺旋环和第二平面螺旋环的形状为八边形。
在其他实施例中，平面螺旋电感的形状不限于八边形，还可选择三角形、正方形、圆形或者八边形，形状可以与屏蔽结构导电环的形状相同，也可以不相同。平面螺旋可以具有多层的平面螺旋环，所述平面螺旋电感的环形状可以与接地屏蔽结构的环形状相同也可以不同。
在其他实施例中，在所述接地屏蔽结构上方，还可以形成变压器、巴伦等会产生磁场在衬底内形成涡流，形成涡流损耗的感应器件。在具体实施例中，电感、变压器和巴伦等感应器件在垂直于衬底表面的投影位于接地屏蔽结构在垂直于衬底表面的投影范围内，从而确保所述感应器件产生的垂直于所述衬底的磁场在接地屏蔽结构的范围内。
参照图13，为具有本实施例中所述接地屏蔽结构的电感、不具有接地屏蔽结构的电感以及具有现有的接地屏蔽结构的电感的在不同频率下的Q值曲线。
具体的，在图13中，01曲线对应于具有本实施例中的接地屏蔽结构的电感的Q值曲线，02曲线对应于不具有接地屏蔽结构的电感的Q值曲线，03曲线对应于具有现有的接地屏蔽结构的电感的Q值曲线。01曲线中，Q值的最大值位于频率为10.4GHz处，为26.8；02曲线中，Q值的最大值位于频率为8.3GHz处，为22.3；03曲线中，Q值的最大值位于频率为9.3GHz处，为22.3。可以看出采用了本实施例的接地屏蔽结构能够有效提高电感的Q值，Q值的最大值提高了17%以上。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种接地屏蔽结构，其特征在于，包括：
衬底；
位于所述衬底上的介质层；
位于所述衬底或介质层中的多环导电环，每个导电环具有多个开口，所述开口数大于等于3，每个导电环的多个开口将导电环隔开为多个间隔排列的子导电环；
接地环，与所有所述子导电环电连接，所述接地环具有开口；
位于所述衬底中的多环第二有源区环，所述导电环位于第二有源区环上且与第二有源区环为介质层所隔开。
2.如权利要求1所述的接地屏蔽结构，其特征在于，每个导电环的开口数大于等于3且小于等于8。
3.如权利要求1所述的接地屏蔽结构，其特征在于，所述多环导电环为同心多环导电环。
4.如权利要求3所述的接地屏蔽结构，其特征在于，每个导电环的开口数量相等且等间隔分布，相邻两个导电环的开口沿径向一一相对。
5.如权利要求1所述的接地屏蔽结构，其特征在于，
所述导电环为位于所述衬底中的第一有源区环。
6.如权利要求1所述的接地屏蔽结构，其特征在于，所述导电环为位于所述介质层中的多晶硅环；
或者，所述导电环为位于所述介质层中的第一金属环；
或者，所述导电环包括位于所述介质层中的多晶硅环和第一金属环，所述第一金属环位于所述多晶硅环上且与所述多晶硅环电连接。
7.如权利要求6所述的接地屏蔽结构，其特征在于，还包括位于所述介质层上的互连线，所述接地环与所有所述子导电环通过互连线电连接。
8.如权利要求7所述的接地屏蔽结构，其特征在于，所述第一金属环与互连线位于同一平面内且互相连接，所述互连线在所述子导电环的中点位置处与子导电环电连接。
9.如权利要求8所述的接地屏蔽结构，其特征在于，所述接地环为位于衬底中的第三有源区环；或者，
所述接地环包括：位于所述衬底中的第三有源区环、位于所述介质层中的第二金属环，所述第二金属环位于第三有源区环上且与第三有源区环电连接，所述第二金属环与第一金属环、互连线位于同一平面内且相互连接；
所述多环导电环在所述衬底表面的投影位于所述接地环在衬底表面的投影范围内。
10.如权利要求1所述的接地屏蔽结构，其特征在于，所述导电环的数量范围为2～100。
11.如权利要求1所述的接地屏蔽结构，其特征在于，所述导电环的形状为三角形、正方形、圆形或者八边形。
12.如权利要求1所述的接地屏蔽结构，其特征在于，所述导电环的线宽为大于等于0.1微米小于等于100微米。
13.一种半导体器件，其特征在于，包括：
权利要求1所述的接地屏蔽结构；
位于所述接地屏蔽结构上的感应器件。
14.如权利要求13所述的半导体器件，其特征在于，所述感应器件包括电感、或变压器。
15.如权利要求13所述的半导体器件，其特征在于，所述感应器件在衬底表面的投影位于所述接地屏蔽结构在衬底表面的投影内。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI612540B (zh) * 2015-01-27 2018-01-21 瑞昱半導體股份有限公司 積體電感結構及其製造方法
US9691720B2 (en) * 2015-07-27 2017-06-27 Qualcomm Incorporated Multi-layer ground shield structure of interconnected elements
US10075138B2 (en) 2015-10-12 2018-09-11 Qualcomm Incorporated Inductor shielding
EP3327756B1 (en) 2016-11-24 2019-11-06 Melexis Technologies NV Die edge integrity monitoring system and corresponding method
CN109216316B (zh) * 2017-07-03 2020-09-08 无锡华润上华科技有限公司 堆叠螺旋电感
CN110310941B (zh) * 2018-03-20 2021-02-26 中芯国际集成电路制造(上海)有限公司 一种接地屏蔽结构和半导体器件
US11004589B2 (en) * 2018-04-27 2021-05-11 Realtek Semiconductor Corp. High-Q integrated inductor and method thereof
EP3879566A4 (en) 2018-11-26 2021-12-01 Huawei Technologies Co., Ltd. PACKAGING STRUCTURE AND COMMUNICATION DEVICE
CN116222839B (zh) * 2023-05-09 2023-07-18 苏州亿波达光电子科技有限公司 一种感测元件及压力传感器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101110431A (zh) * 2006-07-18 2008-01-23 国际商业机器公司 具有高q晶片背面电感器的半导体集成电路器件及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831331A (en) * 1996-11-22 1998-11-03 Philips Electronics North America Corporation Self-shielding inductor for multi-layer semiconductor integrated circuits
US6756656B2 (en) * 2002-07-11 2004-06-29 Globespanvirata Incorporated Inductor device with patterned ground shield and ribbing
US20040222511A1 (en) * 2002-10-15 2004-11-11 Silicon Laboratories, Inc. Method and apparatus for electromagnetic shielding of a circuit element
CN1826670B (zh) * 2003-07-23 2012-12-05 Nxp股份有限公司 用于具有最小图案密度要求的半导体技术的电感和电容元件
US7843033B2 (en) * 2008-02-08 2010-11-30 Freescale Semiconductor, Inc. Shielded integrated circuit pad structure
CN102412230B (zh) * 2011-11-28 2014-04-16 上海华虹宏力半导体制造有限公司 用于射频工艺中的电感地屏蔽结构
CN103794592B (zh) * 2012-10-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 具有接地屏蔽结构的半导体器件
CN104218020B (zh) * 2013-06-05 2017-05-24 中芯国际集成电路制造(上海)有限公司 接地屏蔽结构及半导体器件

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101110431A (zh) * 2006-07-18 2008-01-23 国际商业机器公司 具有高q晶片背面电感器的半导体集成电路器件及其制造方法

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