CN117878088A - 接地屏蔽结构和半导体器件 - Google Patents
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Abstract
一种接地屏蔽结构和半导体器件，所述接地屏蔽结构包括：基底，所述基底包括衬底；多个有源区，所述多个有源区分布于所述衬底内；多个多晶硅栅条，多个所述多晶硅栅条分布于所述多个有源区上；第一导电结构，所述第一导电结构位于所述多个多晶硅栅条上，所述第一导电结构包括：多个第一金属段，其中至少2个所述第一金属段串联；接地环，所述接地环包围所述第一导电结构且与所述第一导电结构电连接。使第一金属段连串，能够有效增大所述第一导电结构的电阻，从而增大所述接地屏蔽结构的整体电阻，能够有效抑制衬底损耗、提高品质因数。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种接地屏蔽结构和半导体器件。
背景技术
在现有集成电路，电感是一种重要的半导体器件。电感被广泛应用于低噪声放大器(Low Noise Amplifier，LNA)、压控振荡器(Voltage-Controlled Oscillation，VCO)等射频电路中。电感的性能参数直接影响了集成电路的性能。
集成电路中的电感大多为平面电感，如平面螺旋电感。与传统的线绕电感相比，平面电感具有成本低、易集成、噪声小和功耗低的优点，更重要的是它还能与现有集成电路工艺兼容。
衡量电感性能好坏的一个重要指标是品质因数Q。品质因数Q越高，代表电感的性能越好。电感品质因数Q的定义为：存储于电感中的能量和每一个振荡周期损耗能量的比值。
但是现有的电感的品质因数往往不甚理想。
发明内容
本发明解决的问题是如何进一步提高电感的品质因数。
为解决上述问题，本发明提供一种接地屏蔽结构，包括：
基底，基底包括衬底；多个有源区，多个有源区分布于衬底内；多个多晶硅栅条，多个多晶硅栅条分布于多个有源区上；第一导电结构，第一导电结构位于多个多晶硅栅条上，第一导电结构包括：多个第一金属段，其中至少2个第一金属段串联；接地环，接地环包围第一导电结构且与第一导电结构电连接。
可选的，第一导电结构包括：多个导电部，导电部包括：多个串联的第一金属段。
可选的，不同的导电部内第一金属段的数量相等。
可选的，还包括：第二金属段，第二金属段位于2个第一金属段之间。
可选的，位于同一第一金属段沿第一方向两侧的2个第二金属段分别与第一金属段沿第二方向的两端相连，其中，第二方向与第一方向相交，第二方向为第一金属段的延伸方向。
可选的，接地环包括：多个相互绝缘的连接部；多个连接部与多个导电部一一对应相连。
可选的，连接部与导电部中距离最远的第一金属段相连。
可选的，接地环包括：2个连接部；第一导电结构包括：2个导电部。
可选的，导电部包括一半数量的第一金属段。
可选的，接地屏蔽结构还包括：第三金属段，第三金属段连接接地环和第一导电结构。
可选的，第三金属段连接连接部的互连端和导电部，连接部的互连端为连接部的一个端部。
可选的，1个连接部具有1个接地点，接地点位于连接部的中点位置。
可选的，相邻连接部的互连端相互远离。
可选的，第三金属段横跨所连接的导电部，第三金属段的一端与接地环相连，另一端与距离最远的第一金属段相连。
可选的，多个有源区呈阵列分布以构成有源区阵列；多晶硅栅条沿第一方向延伸，多个多晶硅栅条沿第一方向和第二方向呈阵列排布；第一金属段沿第二方向延伸，多个第一金属段沿第一方向平行排列；其中，第一方向是有源区阵列的的行方向和列方向中的一个，第二方向是有源区阵列的行方向和列方向中的另一个。
相应的，本发明还提供一种半导体器件，包括：
接地屏蔽结构，接地屏蔽结构为本发明的接地屏蔽结构；感应元件，感应元件位于接地屏蔽结构上。
可选的，感应元件在衬底的表面上的投影位于接地环在衬底的表面上的投影范围内。
可选的，感应器元件为电感或变压器。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案中，第一导电结构中，至少2个第一金属段串联。使第一金属段连串，能够有效增大第一导电结构的电阻，从而增大接地屏蔽结构的整体电阻，能够有效抑制衬底损耗、提高品质因数。
本发明可选方案中，导电部包括一半数量的第一金属段。是对半数量的第一金属段分别串联后，通过2个连接部分别接地，能够尽可能的提高第一导电结构的电阻，能够尽可能的抑制衬底损耗。
本发明可选方案中，连接部与导电部中距离最远的第一金属段相连，能够有效延长第三金属段的长度，以达到增大电阻的目的，从而有效提高接地屏蔽结构的电阻、抑制衬底损耗。
附图说明
图1是一种半导体器件的结构示意图；
图2是图1所示半导体器件中接地屏蔽结构的俯视结构示意图；
图3是图2所示接地屏蔽结构中虚线方块内结构的放大结构示意图；
图4是本发明接地屏蔽结构一实施例的俯视结构示意图；
图5是图4所示接地屏蔽结构实施例中虚线框内结构的放大结构示意图；
图6是图4和图5所示接地屏蔽结构实施例电阻的等效电路的结构示意图；
图7是本发明半导体器件一实施例中感应元件的俯视结构示意图；
图8是图4至图7所示半导体器件实施例在不同频率下衬底电阻的变化情况；
图9是图4至图7所示半导体器件实施例在不同频率下品质因数Q值的变化情况。
具体实施方式
由背景技术可知，现有技术中的电感存在品质因数不理想的问题。现结合一种电感分析其品质因数不理想问题的原因：
参考图1，示出了一种半导体器件的结构示意图。
其中，半导体器件包括：位于衬底(图中未示出)上的金属线圈11。
当信号通过闭合的金属线圈11时，金属线圈11的中间会形成感应磁场；所形成的感应磁场在下方的金属和衬底中会形成涡流，从而产生衬底损耗(substrate loss)；而且金属线圈11和衬底之间也会形成耦合电场而产生位移电流，从而也会产生衬底损耗。
衬底损耗的产生，影响了半导体器件的品质因数Q。如图1所示，提高品质因数Q的一个方法是在金属线圈11下设置接地屏蔽结构12，接地屏蔽结构12通过接地环13与地端相连。接地屏蔽结构12能够屏蔽感应电场并形成高阻值的衬底，从而达到抑制衬底损耗。
结合参考图2和图3，其中，图2是图1所示半导体器件中接地屏蔽结构的俯视结构示意图；图3是图2所示接地屏蔽结构中虚线方块内结构的放大结构示意图。
具体地，接地屏蔽结构包括：基底，基底包括衬底(图中未示出)；多个有源区14(如图3中点填充所示)，多个有源区14分布于衬底内；多个多晶硅栅条15(如图3所示)，多个多晶硅栅条15分布于多个有源区14上；第一导电结构16，第一导电结构16位于多个多晶硅栅条15上，第一导电结构16包括：多个第一金属段16m；接地环13，接地环13包围第一导电结构16，接地环16上具有接地点；第二导电结构17，第二导电结构17连接第一导电结构16和接地环13。
如图2和图3所示，第二导电结构17通过插塞18与第一导电结构16中的每个第一金属段16a均相连后，再与接地环13相连，也就是说，第一导电结构16中所有第一金属段16m均并联于第二导电结构17上；而且如图2所示，插塞18位于每个第一金属段16的中间位置，也就是说，第一导电结构16中的每个第一金属段16m均分为两部分并联于第二导电结构17上。
并联的连接方式，会降低接地点之间的电阻，从而造成电阻的减小，影响了品质因数Q的进一步提高；而高阻值的衬底往往成本很高。
为解决所述技术问题，本发明提供一种接地屏蔽结构，包括：
基底，基底包括衬底；多个有源区，多个有源区分布于衬底内；多个多晶硅栅条，多个多晶硅栅条分布于多个有源区上；第一导电结构，第一导电结构位于多个多晶硅栅条上，第一导电结构包括：多个第一金属段，其中至少2个第一金属段串联；接地环，接地环包围第一导电结构且与第一导电结构电连接。
本发明技术方案，第一导电结构中，至少2个第一金属段串联。使第一金属段连串，能够有效增大第一导电结构的电阻，从而增大接地屏蔽结构的整体电阻，能够有效抑制衬底损耗、提高品质因数。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图4和图5，示出了本发明接地屏蔽结构一实施例的结构示意图，其中图4是接地屏蔽结构实施例的俯视结构示意图；图5是图4所示接地屏蔽结构实施例中虚线框101内结构的放大结构示意图。
具体地，接地屏蔽结构包括：基底，基底包括衬底；多个有源区111，多个有源区111分布于衬底内；多个多晶硅栅条112，多个多晶硅栅条112分布于多个有源区111上；第一导电结构120，第一导电结构120位于多个多晶硅栅条112上，第一导电结构120包括：多个第一金属段121，其中至少2个第一金属段121串联；接地环130，接地环130包围第一导电结构120且与第一导电结构120电连接。
第一导电结构120中，至少2个第一金属段121串联。使第一金属段121连串，能够有效增大第一导电结构120的电阻，从而增大接地屏蔽结构的整体电阻，能够有效抑制衬底损耗、提高品质因数。
本实施例中，基底是后续结构的工艺基础和机械支撑。
需要说明的是，在半导体器件中，接地屏蔽结构通常与晶体管等其他半导体结构集成在同一衬底上，因此接地屏蔽结构与晶体管等其他半导体结在同一制造过程中形成。
本发明一些实施例中，衬底的材料为单晶硅。在本发明其他实施例中，衬底的材料还可以选自多晶硅或非晶硅；衬底的材料也可以选自锗、砷化镓或硅锗化合物等其他半导体材料。此外，衬底还可以是具有外延层或外延层上硅结构。
如图4和图5所示，本发明一些实施例中，与接地屏蔽结构集成与同一衬底的半导体结构具有有源区111和多晶硅栅条112，在其他半导体结构中有源区111用以形成有源器件，多晶硅栅条112用以形成栅极结构；接地屏蔽结构中基底内的有源区111和多晶硅栅条112与其他半导体结构中的有源区111和多晶硅栅条112在同一工艺过程中形成；在基底内形成有源区112和多晶硅结构114，能够使接地屏蔽结构与衬底上其他半导体结构同时形成，使得接地屏蔽结构与其他半导体结构的形成工艺相兼容。
本发明一些实施例中，多个有源区111呈阵列分布以构成有源区阵列；多晶硅栅条112沿第一方向H延伸，多个多晶硅栅条112沿第一方向H和第二方向V呈阵列排布；其中，第一方向H是有源区阵列的行方向和列方向中的一个，第二方向V是有源区阵列的行方向和列方向中的另一个。具体如图5所示实施例中，第一方向H为有源区阵列的列方向，第二方向V为有源区阵列的行方向。
以阵列方式设置有源区111，能够在与其他半导体结构中有源区111同时形成的前提下，有效减小接地屏蔽结构中单个有源区111的面积，能够保证工艺均匀性和工艺良率的同时，增大基底的电阻以保证屏蔽效果。
多晶硅栅条112为沿第一方向H延伸的长条状，多个多晶硅栅条112沿第二方向V平行排列，在避免弯折结构以降低多晶硅结构112的形成工艺难度的同时，保证多晶硅栅条112与其他半导体结构中的多晶硅栅条112在同一工艺过程中形成，以保证工艺均匀性和工艺良率。
具体如图5所示实施例中，多晶硅栅条112横跨有源区112，即沿延伸的第一方向H，多晶硅栅条112从有源区111的一侧边缘延伸至另一侧边缘，而多晶硅栅条112位于有源区111的正上方。
继续参考图4，第一导电结构120包括多个第一金属段121，其中至少2个第一金属段121串联。
本发明一些实施例中，与接地屏蔽结构集成与同一衬底的半导体结构还具有金属互连结构，第一导电结构120与其他半导体结构中的金属互连结构在同一工艺过程中形成，以保证工艺均匀性和良率。
本发明一些实施例中，第一金属段121沿第二方向V延伸，多个第一金属段121沿第一方向H平行排列。具体如图5所示，第一金属段121与多晶硅栅条112相互垂直；而且沿延伸的第二方向V，第一金属段121横跨呈阵列分布的有源区111和平行排列的多晶硅栅条112。第一金属段121沿第二方向V延伸，单向延伸的金属段能够有效避免环形电路的形成，有利于抑制涡流的形成。
具体的，第一金属段121的宽度在20nm至50μm范围内，相邻第一金属段121之间的间隔在20nm至50μm范围内，也就是说，沿第一方向H，第一金属段121的尺寸在20nm至50μm范围内，相邻第一金属段121之间间隙的尺寸在20nm至50μm范围内。
需要说明的是，接地屏蔽结构还包括：介质材料，介质材料填充于相邻多晶硅栅条112和相邻第一金属段121之间，以实现绝缘。具体的，介质材料为氧化硅。本发明其他实施例中，介质材料还可以是其他低K材料或超低K材料。
本发明一些实施例中，第一导电结构120包括：多个导电部122，导电部122包括：多个串联的第一金属段121，也就是说，同一导电部122内的多个第一金属段121均串联。具体如图4所示实施例中，第一导电结构120包括：2个导电部122。
本发明一些实施例中，不同的导电部122内第一金属段121的数量相等。使第一导电结构120的多个导电部122中第一金属段121的数量相等，能够有效增大接地屏蔽结构的电阻。图4所示实施例中，导电部122的数量为2；因此导电部122包括一半数量的第一金属段121，而且导电部122内一半数量的第一金属段121均串联。
本发明一些实施例中，接地屏蔽结构还包括：第二金属段141，第二金属段141位于2个第一金属段121之间。第二金属段141用以连接2个第一金属段121以实现第一金属段121的串联。
具体的，第二金属段141的宽度在20nm至50μm范围内，也就是说，沿第二方向V，第二金属段141的尺寸在20nm至50μm范围内。
如图4所示，同一导电部122中任意相邻的2个第一金属段121之间均设置有1个第二金属段141；第二金属段141和相邻的2个第一金属段121位于不同层，但是在衬底表面，第二金属段141的投影和相邻的2个第一金属段121的投影具有重叠位置，在重叠位置设置有通孔以实现第二金属段141和第一金属段121之间的电连接。
本发明一些实施例中，位于同一第一金属段121沿第一方向V两侧的2个第二金属段141分别与第一金属段121沿第二方向H的两端相连，其中，第二方向H与第一方向V相交，第二方向H为第一金属段121的延伸方向。具体如图4所示，同一导电部122中的多个第一金属段121，通过多个第二金属段141相连以形成蛇型(serpentine shape)，从而能够尽可能的增大导电部122的电阻，以增大接地屏蔽结构的电阻。
本实施例中，接地环130具有接地点131，用以提供与地端的连接。
需要说明的是，接地环130包围第一导电结构120，因此，在衬底表面，第一导电结构120的投影位于接地环130的投影内。
本发明一些实施例中，接地环130被分为多个相互绝缘的部分以避免接地环130内形成回路，也就是说，接地环130包括：多个相互绝缘的连接部132，每个连接部132均具有接地点131；第一导电结构120的多个导电部122与接地环130的多个连接部132一一对应相连，从而使每个接地点131均与一个导电部122相连，以增大接地屏蔽结构的电阻。
具体如图4所示实施例中，接地环130被分为2个部分，即接地环130包括：2个连接部132；接地环130具有2个开口，接地环130在开口位置断开，再开口的两侧形成连接部132的端部。第一导电结构120的2个导电部122与2个连接部132分别对应相连。
需要说明的是，2个连接部132均具有接地点131，分比为接地点P3和接地点P4。
本发明一些实施例中，接地屏蔽结构还包括：第三金属段142，第三金属段142连接接地环130和第一导电结构120。
第三金属段142用以实现第一导电结构120经接地环130的接地。
如图4所示，第三金属段142连接连接部132的互连端133和导电部122，连接部132的互连端133为连接部132的一个端部。具体的，第三金属段142与第二金属段142位于同层，与第一金属段141位于不同层。在衬底表面，第三金属段142的投影与所连接的连接部133的互连端133的投影、所连接的导电部122的第一金属段121的投影分别具有重叠，在重叠位置通过通孔以实现电连接。
具体的，第三金属段142的宽度在20nm至50μm范围内，也就是说，沿第二方向V，第三金属段142的尺寸在20nm至50μm范围内。
需要说明的是，第一金属段121、第二金属段141和第三金属段142之间均填充有介质材料，用以实现电连接的通孔，贯穿介质材料以实现电连接。
一些实施例中，1个连接部132具有1个接地点131，接地点131位于连接部132中点的位置，也就是说，接地点131到连接部132的两端的距离相等。
本发明一些实施例中，连接部132与导电部122中距离互连端133最远的第一金属段121相连。由于导电部122中的第一金属段121均相连，因此导电部122中只要有1个第一金属段122与连接部132电连接即可实现导电部122的接地；通过距离互连端133最远的第一金属段121实现电连接，以尽可能延长电路连接长度，从而达到增大电阻的目的。
具体如图4所示，第三金属段142横跨所连接的导电部122，第三金属段132的一端与接地环130相连，另一端与距离最远的第一金属段121相连。在衬底表面，第三金属段142的投影与所连接的连接部132的互连端133的投影和所连接第一金属段121的投影分别具有重叠，在重叠位置通过通孔以实现电连接。
需要说明的是，本发明一些实施例中，相邻连接部132的互连端133相互远离，从而尽量拉开与不同连接部132相连的第三金属段142之间的距离，以降低相互干扰。具体如图4所示实施例中，2个连接部132的互连端133分别位于接地环130沿径向的两端；与2个连接部132分别相连的2个第三金属段142自接地环130的中心沿径向向两侧延伸以与相应的互连端133相连。
结合参考图6，示出了图4和图5所示接地屏蔽结构电阻的等效电路的结构示意图。
接地点P3和接地点P4相互并联，因此接地屏蔽结构被分为2个部分，分别串联于接地点P3和接地点P4。
其中，电阻RP3和电阻RP4分别表示接地点P3和接地点P4的连接电阻；电阻R3 Con3和电阻R4 Con4表示与接地点P3和接地点P4分别相连的第二金属段和第三金属段的电阻；电阻RPSG3和电阻RPSG4表示与接地点P3和接地点P4分别相连的第一导电结构的导电部的电阻。
由于同一导电部中的多个第一金属段通过第二金属段首尾相连以形成蛇型，从而能有效增大每个导电部的电阻，获得更大的电阻RPSG3和电阻RPSG4；而且连接部与导电部中距离互连端最远的第一金属段相连，使第三金属段横跨所连接的导电部以延长第三金属段的长度，从而能够获得更大的电阻R3 Con3和电阻R4 Con4；所以接地点P3和接地点P4所串联的电阻更大；更大的电阻，能够有效抑制衬底损耗、提高品质因数。
相应的，本发明还提供一种半导体器件。
参考图4至图7，示出了半导体器件一实施例的结构示意图。
半导体器件包括：如图4和图5所示，接地屏蔽结构，接地屏蔽结构为本发明的接地屏蔽结构；感应元件，感应元件位于接地屏蔽结构上。
接地屏蔽结构用以抑制衬底损耗。
具体的，接地屏蔽结构为本发明的接地屏蔽结构。接地屏蔽结构的具体技术方案参考前述接地屏蔽结构的实施例，本发明在此不再赘述。
结合参考图7，示出了本发明半导体器件中感应元件的俯视结构示意图。
感应元件位于接地屏蔽结构上，接地屏蔽结构能够有效抑制感应元件与衬底之间形成耦合电场所形成的位移电流，还能够屏蔽感应元件所形成磁场以抑制衬底中形成涡流。
本发明一些实施例中，感应元件在衬底的表面上的投影位于接地环在衬底的表面上的投影范围内。具体的，感应元件为变压器或电感。
如图7所示，感应元件包括线圈202。具体的，线圈202的匝数为1，线圈202的半径R为30微米，线圈202的宽度D为8微米。
参考图8和图9，其中图8示出了图4至图7所示半导体器件实施例在不同频率下衬底电阻的变化情况；图9示出了图4至图7所示半导体器件实施例在不同频率下品质因数Q值的变化情况。
图8中，横轴表示输入信号频率，单位为109Hz；纵轴表示品质因数Q值，单位为1；其中实线208表示图4至图7所示本发明半导体器件实施例的衬底电阻随输入信号频率的变化情况；实线108表示图1至图3所示半导体器件的衬底电阻随输入信号频率的变化情况。
从图8中可以看到，与图1至图3所示半导体器件相比，图4至图7所示本发明半导体器件实施例具有更高的衬底电阻。2个半导体器件的衬底电阻相差31.6％。
图9中，横轴表示输入信号频率，单位为109Hz；纵轴表示品质因数Q值，单位为1；其中实线209表示图4至图7所示本发明半导体器件实施例的品质因数Q值随输入信号频率的变化情况；实线109表示图1至图3所示半导体器件的品质因数Q值随输入信号频率的变化情况。
从图9中可以看到，与图1至图3所示半导体器件相比，图4至图7所示本发明半导体器件实施例具有更高的品质因数Q值。2个半导体器件的品质因数Q值最大相差9.8％。
综上，第一导电结构中，至少2个第一金属段串联。使第一金属段连串，能够有效增大第一导电结构的电阻，从而增大接地屏蔽结构的整体电阻，能够有效抑制衬底损耗、提高品质因数。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种接地屏蔽结构，其特征在于，包括：
基底，所述基底包括衬底；多个有源区，所述多个有源区分布于所述衬底内；多个多晶硅栅条，多个所述多晶硅栅条分布于所述多个有源区上；
第一导电结构，所述第一导电结构位于所述多个多晶硅栅条上，所述第一导电结构包括：多个第一金属段，其中至少2个所述第一金属段串联；
接地环，所述接地环包围所述第一导电结构且与所述第一导电结构电连接。
2.如权利要求1所述的接地屏蔽结构，其特征在于，所述第一导电结构包括：多个导电部，所述导电部包括：多个串联的所述第一金属段。
3.如权利要求2所述的接地屏蔽结构，其特征在于，不同的导电部内所述第一金属段的数量相等。
4.如权利要求1～3中任一项所述的接地屏蔽结构，其特征在于，还包括：第二金属段，所述第二金属段位于2个所述第一金属段之间。
5.如权利要求4所述的接地屏蔽结构，其特征在于，位于同一第一金属段沿第一方向两侧的2个第二金属段分别与所述第一金属段沿第二方向的两端相连，其中，所述第二方向与所述第一方向相交，所述第二方向为所述第一金属段的延伸方向。
6.如权利要求2所述的接地屏蔽结构，其特征在于，所述接地环包括：多个相互绝缘的连接部；
所述多个导电部与所述多个连接部一一对应相连。
7.如权利要求6所述的接地屏蔽结构，其特征在于，所述接地环包括：2个所述连接部；所述第一导电结构包括：2个所述导电部。
8.如权利要求7所述的接地屏蔽结构，其特征在于，所述导电部包括一半数量的第一金属段。
9.如权利要求1或6所述的接地屏蔽结构，其特征在于，所述接地屏蔽结构还包括：第三金属段，所述第三金属段连接所述接地环和所述第一导电结构。
10.如权利要求9所述的接地屏蔽结构，其特征在于，所述第三金属段连接所述连接部的互连端和导电部，所述连接部的互连端为所述连接部的一个端部。
11.如权利要求10所述的接地屏蔽结构，其特征在于，1个所述连接部具有1个接地点，所述接地点位于所述连接部的中点位置。
12.如权利要求10所述的接地屏蔽结构，其特征在于，相邻连接部的互连端相互远离。
13.如权利要求10所述的接地屏蔽结构，其特征在于，所述连接部与所述导电部中距离所述互连端最远的第一金属段相连。
14.如权利要求13所述的接地屏蔽结构，其特征在于，所述第三金属段横跨所连接的导电部，所述第三金属段的一端与所述接地环相连，另一端与距离最远的第一金属段相连。
15.如权利要求1所述的接地屏蔽结构，其特征在于，多个所述有源区呈阵列分布以构成有源区阵列；所述多晶硅栅条沿第一方向延伸，多个所述多晶硅栅条沿所述第一方向和第二方向呈阵列排布；
所述第一金属段沿所述第二方向延伸，多个所述第一金属段沿所述第一方向平行排列；其中，所述第一方向是所述有源区阵列的的行方向和列方向中的一个，所述第二方向是所述有源区阵列的行方向和列方向中的另一个。
16.一种半导体器件，其特征在于，包括：
接地屏蔽结构，所述接地屏蔽结构如权利要求1～15中任一项所述；
感应元件，所述感应元件位于所述接地屏蔽结构上。
17.如权利要求16所述的半导体器件，其特征在于，所述感应元件在所述衬底的表面上的投影位于所述接地环在所述衬底的表面上的投影范围内。
18.如权利要求16所述的半导体器件，其特征在于，所述感应器元件为电感或变压器。
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