CN117832193A - 接地屏蔽结构和半导体器件 - Google Patents

Abstract

一种接地屏蔽结构和半导体器件，所述接地屏蔽结构包括：基底；多个有源区，所述多个有源区分布于所述衬底内；多个多晶硅栅条，多个所述多晶硅栅条分布于所述多个有源区上；第一导电结构，所述第一导电结构位于所述多个多晶硅栅条上，所述第一导电结构包括：多个第一金属段；接地环，所述接地环包围所述第一导电结构，所述接地环上具有接地点；第二导电结构，所述第二导电结构连接所述第一导电结构且延伸至所述接地环外与所述接地点相连。所述第二导电结构的长度更长，能够有效延长电流通道长度，能够有效增大所述接地屏蔽结构的电阻，能够有效抑制衬底损耗。

Description

接地屏蔽结构和半导体器件

技术领域

本发明涉及半导体制造领域，特别涉及一种接地屏蔽结构和半导体器件。

背景技术

在现有集成电路，电感是一种重要的半导体器件。电感被广泛应用于低噪声放大器(Low Noise Amplifier，LNA)、压控振荡器(Voltage-Controlled Oscillation，VCO)等射频电路中。电感的性能参数直接影响了集成电路的性能。

集成电路中的电感大多为平面电感，如平面螺旋电感。与传统的线绕电感相比，平面电感具有成本低、易集成、噪声小和功耗低的优点，更重要的是它还能与现有集成电路工艺兼容。

衡量电感性能好坏的一个重要指标是品质因数Q。品质因数Q越高，代表电感的性能越好。电感品质因数Q的定义为：存储于电感中的能量和每一个振荡周期损耗能量的比值。

但是现有的电感的品质因数往往不甚理想。

发明内容

本发明解决的问题是如何进一步提高电感的品质因数。

为解决上述问题，本发明提供一种接地屏蔽结构，包括：

基底，所述基底包括：衬底；多个有源区，所述多个有源区分布于所述衬底内；多个多晶硅栅条，多个所述多晶硅栅条分布于所述多个有源区上；第一导电结构，所述第一导电结构位于所述多个多晶硅栅条上；接地环，所述接地环包围所述第一导电结构，所述接地环上具有接地点；第二导电结构，所述第二导电结构连接所述第一导电结构且延伸至所述接地环外与所述接地点相连。

可选的，所述第一导电结构包括至少一个导电部，所述导电部包括多个第一金属段，同一所述导电部中的所述第一金属段电连接。

可选的，不同的导电部内所述第一金属段的数量相等。

可选的，所述接地环包括：多个相互绝缘的连接部，每个连接部均包括接地点；所述接地屏蔽结构包括多个所述第二导电结构，各所述第二导电结构连接对应的所述接地点和所述导电部。

可选的，所述连接部、所述导电部以及所述第二导电结构的数量相等。

可选的，所述连接部、所述导电部以及所述第二导电结构的数量均为2。

可选的，各所述导电部包括一半数量的所述第一金属段。

可选的，所述第二导电结构包括：第二金属段，所述第二金属段位于所述接地环内且与所述导电部相连；第三金属段，所述第三金属段位于所述接地环外且连接所对应的第二金属段和接地点。

可选的，所述第二金属段横跨所述第一导电结构；与所述第二金属段相连的导电部中的多个所述第一金属段均与所述第二金属段相连。

可选的，所述第二金属段沿第一方向延伸，所述第一方向与第二方向相交，其中所述第二方向为所述第一金属段的延伸方向。

可选的，所述第三金属段包括：多个延伸方向不同的子段，多个所述子段依次相连以连接所对应的第二金属段和接地点。

可选的，多个所述有源区呈阵列分布，以构成有源区阵列；所述多晶硅栅条沿第一方向延伸，多个所述多晶硅栅条沿所述第一方向和第二方向呈阵列排布；其中，所述第一方向是所述有源区阵列的行方向和列方向中的一个，所述第二方向是所述有源区阵列的行方向和列方向中的另一个。

可选的，所述接地环包括：多个端部，所述第二导电结构与所述接地环的端部均绝缘。

相应的，本发明还提供一种半导体器件，包括：

接地屏蔽结构，接地屏蔽结构为本发明的接地屏蔽结构；感应元件，感应元件位于接地屏蔽结构上。

可选的，感应元件在衬底的表面上的投影位于接地环在衬底的表面上的投影范围内。

可选的，感应器元件为电感或变压器。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案中，第二导电结构连接第一导电结构且延伸至接地环外与接地点相连。第二导电结构延伸至接地环外，与接地点相连，第二导电结构的长度更长，能够有效延长电流通道长度，能够有效增大接地屏蔽结构的电阻，能够有效抑制衬底损耗，有利于提高品质因数Q值。

本发明可选方案中，接地环包括2个相互绝缘的连接部，第一导电结构的2个导电部分别包括一半数量的第一金属段，并通过2个第二导电结构分别与连接部上的接地点相连。将接地环分为2个相互绝缘的连接部，能够有效抑制绝缘环内涡流的形成；而且只分为2个的做法，能够尽可能大的增大接地屏蔽结构的电阻，从而在抑制涡流形成的同时，有效抑制衬底损耗，有利于提高品质因数Q值。

附图说明

图1是一种半导体器件的结构示意图；

图2是图1所示半导体器件中接地屏蔽结构的俯视结构示意图；

图3是图2所示接地屏蔽结构中虚线方块内结构的放大结构示意图。

图4是本发明接地屏蔽结构一实施例的的俯视结构示意图；

图5是图4所示接地屏蔽结构实施例中虚线框内结构的放大结构示意图；

图6是本发明半导体器件一实施例中感应元件的俯视结构示意图；

图7是图4至图6所示半导体器件实施例在不同频率下品质因素Q值的变化情况。

具体实施方式

由背景技术可知，现有技术中的电感存在品质因数不理想的问题。现结合一种电感分析其品质因数不理想问题的原因：

参考图1，示出了一种半导体器件的结构示意图。

其中，半导体器件包括：位于衬底(图中未示出)上的金属线圈11。

当信号通过闭合的金属线圈11时，金属线圈11的中间会形成感应磁场；所形成的感应磁场在下方的金属和衬底中会形成涡流，从而产生衬底损耗(substrate loss)；而且金属线圈11和衬底之间也会形成耦合电场而产生位移电流，从而也会产生衬底损耗。

衬底损耗的产生，影响了半导体器件的品质因数Q。如图1所示，提高品质因数Q的一个方法是在金属线圈11下设置接地屏蔽结构12，接地屏蔽结构12通过接地环13与地端相连。接地屏蔽结构12能够屏蔽感应电场并形成高阻值的衬底，从而达到抑制衬底损耗。

结合参考图2和图3，其中，图2是图1所示半导体器件中接地屏蔽结构的俯视结构示意图；图3是图2所示接地屏蔽结构中虚线方块内结构的放大结构示意图。

具体地，接地屏蔽结构包括：基底，基底包括衬底(图中未示出)；多个有源区14(如图3所示)，多个有源区14分布于衬底内；多个多晶硅栅条15(如图3所示)，多个多晶硅栅条15分布于多个有源区14上；第一导电结构16，第一导电结构16位于多个多晶硅栅条15上，第一导电结构16包括：多个第一金属段16m；接地环13，接地环13包围第一导电结构16，接地环13上具有接地点；第二导电结构17，第二导电结构17连接第一导电结构16和接地环13。

如图2和图3所示，第一导电结构16中的所有第一金属段16m均通过插塞18与第二导电结构17相连；第二导电结构17的一端延伸至接地环13的一个端部上方，通过插塞19与接地环13的端部相连，进而与接地点相连。

但是现有的接地屏蔽结构的电阻较小，从而影响了品质因数Q的进一步提高；而高阻值的衬底往往成本很高。

为解决技术问题，本发明提供一种接地屏蔽结构，包括：

基底，基底包括衬底；多个有源区，多个有源区分布于衬底内；多个多晶硅栅条，多个多晶硅栅条分布于多个有源区上；第一导电结构，第一导电结构位于多个多晶硅栅条上，第一导电结构包括：多个第一金属段；接地环，接地环包围第一导电结构，接地环上具有接地点；第二导电结构，第二导电结构连接第一导电结构且延伸至接地环外与接地点相连。

本发明技术方案，第二导电结构连接第一导电结构且延伸至接地环外与接地点相连。第二导电结构延伸至接地环外，与接地点相连，第二导电结构的长度更长，能够有效延长电流通道长度，能够有效增大接地屏蔽结构的电阻，能够有效抑制衬底损耗。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图4和图5，示出了本发明接地屏蔽结构一实施例的结构示意图，其中图4是接地屏蔽结构实施例的俯视结构示意图；图5是图4所示接地屏蔽结构实施例中虚线框101内结构的放大结构示意图。

具体地，接地屏蔽结构包括：基底，基底包括衬底(图中未示出)；多个有源区111，多个有源区111分布于衬底内；多个多晶硅栅条112，多个多晶硅栅条112分布于多个有源区111上；第一导电结构120，第一导电结构120位于多个多晶硅栅条112上，第一导电结构120包括：多个第一金属段121；接地环130，接地环130包围第一导电结构120，接地环130上具有接地点131；第二导电结构140，第二导电结构140连接第一导电结构120且延伸至接地环130外与接地点131相连。

上述实施例中，第二导电结构140延伸至接地环130外，与接地点131相连，第二导电结构140的长度更长，能够有效延长电流通道长度，能够有效增大接地屏蔽结构的电阻，能够有效抑制衬底损耗，有利于提高品质因数Q值。

本实施例中，基底是后续结构的工艺基础和机械支撑。

需要说明的是，在半导体器件中，接地屏蔽结构通常与晶体管等其他半导体结构集成在同一衬底上，因此接地屏蔽结构与晶体管等其他半导体结在同一制造过程中形成。

本发明一些实施例中，衬底的材料为单晶硅。在本发明其他实施例中，衬底的材料还可以选自多晶硅或非晶硅；衬底的材料也可以选自锗、砷化镓或硅锗化合物等其他半导体材料。此外，衬底还可以是具有外延层或外延层上硅结构。

本发明一些实施例中，与接地屏蔽结构集成于同一衬底的半导体结构具有有源区111和多晶硅栅条112，在其他半导体结构中有源区111用以形成有源器件，多晶硅栅条112用以形成栅极结构；接地屏蔽结构中基底内的有源区111和多晶硅栅条112与其他半导体结构中的有源区111和多晶硅栅条112在同一工艺过程中形成；在基底内形成有源区111和多晶硅栅条112，能够使接地屏蔽结构与衬底上其他半导体结构同时形成，使得接地屏蔽结构与其他半导体结构的形成工艺相兼容。

本发明一些实施例中，多个有源区111呈阵列分布以构成有源区阵列；多晶硅栅条112沿第一方向H延伸，多个多晶硅栅条112沿第一方向H和第二方向V呈阵列排布；其中，第一方向H是有源区阵列的行方向和列方向中的一个，第二方向V是有源区阵列的行方向和列方向中的另一个。具体如图5所示实施例中，第一方向H为有源区阵列的列方向，第二方向V为有源区阵列的行方向。

上述实施例中，通过以阵列方式设置有源区111，能够在与其他半导体结构中有源区111同时形成的前提下，有效减小接地屏蔽结构中单个有源区111的面积，能够保证工艺均匀性和工艺良率的同时，增大基底的电阻以保证屏蔽效果。

进一步，多晶硅栅条112为沿第一方向H延伸的长条状，多个多晶硅栅条112沿第二方向V平行排列，在避免弯折结构以降低多晶硅栅条112的形成工艺难度的同时，保证多晶硅栅条112与其他半导体结构中的多晶硅栅条112在同一工艺过程中形成，以保证工艺均匀性和工艺良率。

具体如图5所示实施例中，多晶硅栅条112横跨有源区111，即沿延伸的第一方向H，多晶硅栅条112从有源区111的一侧边缘延伸至另一侧边缘，而多晶硅栅条112位于有源区111的正上方。

本实施例中，第一导电结构120包括多个第一金属段121。

本发明一些实施例中，与接地屏蔽结构集成于同一衬底的半导体结构还具有金属互连结构，第一导电结构120与其他半导体结构中的金属互连结构在同一工艺过程中形成，以保证工艺均匀性和良率。

本发明一些实施例中，第一金属段121沿第二方向V延伸，多个第一金属段121沿第一方向H平行排列。具体如图5所示，第一金属段121与多晶硅栅条112相互垂直；而且沿延伸的第二方向V，第一金属段121横跨呈阵列分布的有源区111和平行排列的多晶硅栅条112。第一金属段121沿第二方向V延伸，单向延伸的金属段能够有效避免环形电路的形成，有利于抑制涡流的形成。

需要说明的是，接地屏蔽结构还包括：介质材料，介质材料填充于相邻多晶硅栅条112和相邻第一金属段121之间，以实现绝缘。具体的，介质材料为氧化硅。本发明其他实施例中，介质材料还可以是其他低K材料或超低K材料。

本实施例中，接地环130具有接地点，用以提供与地端的连接。

需要说明的是，接地环130包围第一导电结构120，因此，第一导电结构120位于接地环130内。

本发明一些实施例中，接地环130被分为多个相互绝缘的部分以避免接地环130内形成回路，也就是说，接地环130包括：多个相互绝缘的连接部132，每个连接部132均具有接地点131。

所以如图4所示，第一导电结构120包括：多个导电部122，导电部122包括：部分数量的第一金属段121，同一导电部122中的第一金属段121电连接；第一导电结构120的多个导电部122与接地环130的多个连接部132一一对应相连。

上述实施例中，通过使第一导电结构120的多个第一金属段121分为多个导电部122，并使得其分别与多个连接部132相连，从而使每个接地点131均与一定数量的第一金属段121相连，以增大每个接地点131电连接的电阻，进而达到增大整个接地屏蔽结构的电阻。

需要说明的是，接地环130被分为多个相互绝缘的连接部132，因此接地环130包括：多个端部133。如图4所示，接地环130在相邻连接部132的位置具有开口以断开实现绝缘，端部133为连接部132的端部133。具体如图4所示的实施例中，接地环130具有2个连接部132，每个连接部132具有2个端部133，即接地环130具有4个端部133。

如图4所示实施例中，不同的导电部122内第一金属段121的数量相等，从而使每个接地点131连接相同数量的第一金属段121，使每个接地点131连接的电阻相等，能够尽可能增大接地屏蔽结构的电阻。

具体的，接地环130包括：2个连接部132；第一导电结构120包括：2个导电部122。所以，导电部122包括一半数量的第一金属段121。

本实施例中，第二导电结构140用以连接第一导电结构120和接地点131。

第二导电结构140绕至接地环130外以与接地点131相连，有效延长了第一导电结构120与接地点131之间电连接的电路长度，电阻更大，接地屏蔽结构的电阻更大。

需要说明的是，第二导电结构140绕至接地环130外，因此在基底表面，第二导电结构140的部分投影位于接地环130外。而且第一导电结构120位于接地环130内，因此在基底表面，第二导电结构140的部分投影与第一导电结构120的投影分别位于接地环130沿径向的两侧。

本发明一些实施例中，接地环130具有多个连接部132，第一导电结构120具有多个导电部122；接地屏蔽结构包括：多个第二导电结构140，1个第二导电结构140连接1个接地点131和1个导电部122。

具体如图4所示实施例中，接地环130具有2个连接部132，每个连接部132具有1个接地点131；第一导电结构120包括2个导电部122；所以，接地屏蔽结构包括2个第二导电结构140。每个第二导电结构140连接1个导电部122和1个接地点131。

本发明一些实施例中，第二导电结构140与接地环130的端部133均绝缘。使第二导电结构140与接地环130的端部133之间均绝缘，避免第二导电结构140与连接部132相连，避免第一导电结构120经连接部132与接地点131相连，使第二导电结构140直接与接地点131相连，以尽可能增大接地屏蔽结构的电阻。

需要说明的是，第二导电结构140位于第一导电结构120上，第二导电结构140和第一导电结构120之间也填充有介质材料以实现电绝缘。

如图4所示，接地环130具有2个连接部132，每个连接部132具有2个端部133；因此接地屏蔽结构的2个第二导电结构140与2个连接部132的4个端部133均绝缘。

本发明一些实施例中，第二导电结构140包括：第二金属段141，第二金属段141位于接地环130内且与第一金属段121相连；第三金属段142，第三金属段142位于接地环130外且连接所对应的第二金属段141和接地点131。

本实施例中，第二金属段141和第三金属段142依次串联以连接所对应的导电部122和接地点131。

本发明一些实施例中，第二金属段141沿第一方向H延伸。由于第二方向V为第一金属段121的延伸方向，即第二金属段141的延伸方向与第一金属段121的延伸方向相互相交。具体如图4和图5所示实施例中，第二金属段141的延伸方向与第一金属段121的延伸方向相互垂直。

本发明一些实施例中，第二金属段141横跨第一导电结构120；与第二金属段141相连的导电部122中多个第一金属段121均与第二金属段141相连。

如图4所示，第二金属段141横跨整个第一导电结构120。沿延伸方向，第二金属段141从第一导电结构120的一侧延伸至另一侧；第二金属段141的部分与所对应的导电部122中第一金属段121相连，另一部分朝向接地环130外延伸以与接地点131相连。具体的，第一导电结构120的多个导电部122与多个第二导电结构140一一对应相连；因此第二导电结构140不仅横跨与之对应相连的导电部122，还横跨其他导电结构122，以横跨整个第一导电结构120。

具体如图4所示实施例中，2个导电部122沿第一方向H依次排列，分别为第一导电部122a和第二导电部122b。第一导电部122a的多个第一金属段121和一个第二导电结构140的第二金属段141之间通过插塞实现电连接；而且该第二金属段141沿第一导电部122a指向第二导电部122b的方向延伸并横跨第二导电部122b；第二导电部122b的多个第一金属段121和另一个第二导电结构140的第二金属段141之间通过插塞实现电连接；而且该第二金属段141沿第二导电部122b指向第一导电部122a的方向延伸并横跨第一导电部122b。

本发明一些实施例中，第三金属段142包括：多个延伸方向不同的子段142a，多个子段142a依次相连以连接所对应的第二金属段141和接地点131。

具体的，如图4所示实施例中，第二导电结构140的第三金属段142包括3个子段142a，3个子段142a通过插塞依次串联，其中2个子段142a沿第二方向V延伸，1个子段142a沿第一方向H延伸。

相应的，本发明还提供一种半导体器件。

参考图4至图6，示出了半导体器件一实施例的结构示意图。

其中，半导体器件包括：接地屏蔽结构，接地屏蔽结构为本发明的接地屏蔽结构；感应元件，感应元件位于接地屏蔽结构上。

本实施例中，接地屏蔽结构用以抑制衬底损耗。

具体的，接地屏蔽结构为本发明的接地屏蔽结构。接地屏蔽结构的具体技术方案参考前述接地屏蔽结构的实施例，本发明在此不再赘述。

结合参考图6，是本发明半导体器件中感应元件的俯视结构示意图。

本实施例中，感应元件位于接地屏蔽结构上，接地屏蔽结构能够有效抑制感应元件与衬底之间形成耦合电场所形成的位移电流，还能够屏蔽感应元件所形成磁场以抑制衬底中形成涡流。

本发明一些实施例中，感应元件在衬底的表面上的投影位于接地环在衬底的表面上的投影范围内。具体的，感应元件为变压器或电感。

如图6所示，感应元件包括线圈202。具体的，线圈202的匝数为1，线圈202的半径R为30微米，线圈202的宽度W为8微米。

结合参考图7，示出了图4至图6所示半导体器件实施例在不同频率下品质因素Q值的变化情况。

需要说明的是，图7还示出了图1至图3所示半导体器件在不同频率下品质因素Q值的变化情况。

如图7所示，横轴表示输入信号频率，单位为GHz；纵轴表示品质因数Q值，单位为1；其中实线209表示图4至图6所示本发明半导体器件实施例的品质因素Q值随输入信号频率的变化情况；实线109表示图1至图3所示半导体器件在不同频率下品质因素Q值的变化情况。

从图7中可以看到，与图1至图3所示半导体器件相比，图4至图6所示本发明半导体器件实施例具有更高的品质因素Q值。2个半导体器件的品质因数Q值最大相差13.8％。

综上，第二导电结构连接第一导电结构且延伸至接地环外与接地点相连。第二导电结构延伸至接地环外，与接地点相连，第二导电结构的长度更长，能够有效延长电流通道长度，能够有效增大接地屏蔽结构的电阻，能够有效抑制衬底损耗，有利于提高品质因数Q值；而且，接地环包括2个相互绝缘的连接部，第一导电结构的2个导电部分别包括一半数量的第一金属段，并通过2个第二导电结构分别与连接部上的接地点相连。将接地环分为2个相互绝缘的连接部，能够有效抑制绝缘环内涡流的形成；而且只分为2个的做法，能够尽可能大的增大接地屏蔽结构的电阻，从而在抑制涡流形成的同时，有效抑制衬底损耗，有利于提高品质因数Q值。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种接地屏蔽结构，其特征在于，包括：

基底，所述基底包括：衬底；多个有源区，所述多个有源区分布于所述衬底内；多个多晶硅栅条，多个所述多晶硅栅条分布于所述多个有源区上；

第一导电结构，所述第一导电结构位于所述多个多晶硅栅条上；

接地环，所述接地环包围所述第一导电结构，所述接地环上具有接地点；

第二导电结构，所述第二导电结构连接所述第一导电结构且延伸至所述接地环外与所述接地点相连。

2.如权利要求1所述的接地屏蔽结构，其特征在于，所述第一导电结构包括至少一个导电部，所述导电部包括多个第一金属段，同一所述导电部中的所述第一金属段电连接。

3.如权利要求2所述的接地屏蔽结构，其特征在于，不同的导电部内所述第一金属段的数量相等。

4.如权利要求2所述的接地屏蔽结构，其特征在于，所述接地环包括：多个相互绝缘的连接部，每个连接部均包括接地点；

所述接地屏蔽结构包括多个所述第二导电结构，各所述第二导电结构连接对应的所述接地点和所述导电部。

5.如权利要求3或4所述的接地屏蔽结构，其特征在于，所述连接部、所述导电部以及所述第二导电结构的数量相等。

6.如权利要求5所述的接地屏蔽结构，其特征在于，所述连接部、所述导电部以及所述第二导电结构的数量均为2。

7.如权利要求6所述的接地屏蔽结构，其特征在于，各所述导电部包括一半数量的所述第一金属段。

8.如权利要求2所述的接地屏蔽结构，其特征在于，所述第二导电结构包括：

第二金属段，所述第二金属段位于所述接地环内且与所述导电部相连；

第三金属段，所述第三金属段位于所述接地环外且连接所对应的第二金属段和接地点。

9.如权利要求8所述的接地屏蔽结构，其特征在于，所述第二金属段横跨所述第一导电结构；与所述第二金属段相连的导电部中的多个所述第一金属段均与所述第二金属段相连。

10.如权利要求8所述的接地屏蔽结构，其特征在于，所述第二金属段沿第一方向延伸，所述第一方向与第二方向相交，其中所述第二方向为所述第一金属段的延伸方向。

11.如权利要求8所述的接地屏蔽结构，其特征在于，所述第三金属段包括：多个延伸方向不同的子段，多个所述子段依次相连以连接所对应的第二金属段和接地点。

12.如权利要求1所述的接地屏蔽结构，其特征在于，多个所述有源区呈阵列分布，以构成有源区阵列；

所述多晶硅栅条沿第一方向延伸，多个所述多晶硅栅条沿所述第一方向和第二方向呈阵列排布；

其中，所述第一方向是所述有源区阵列的行方向和列方向中的一个，所述第二方向是所述有源区阵列的行方向和列方向中的另一个。

13.如权利要求1所述的接地屏蔽结构，其特征在于，所述接地环包括：多个端部，所述第二导电结构与所述接地环的端部均绝缘。

14.一种半导体器件，其特征在于，包括：

接地屏蔽结构，所述接地屏蔽结构如权利要求1～13中任一项所述；

感应元件，所述感应元件位于所述接地屏蔽结构上。

15.如权利要求14所述的半导体器件，其特征在于，所述感应元件在所述衬底的表面上的投影位于所述接地环在所述衬底的表面上的投影范围内。

16.如权利要求14所述的半导体器件，其特征在于，所述感应器元件为电感或变压器。