JP4584533B2 - 半導体基板中に形成された薄膜多層高qトランスフォーマ - Google Patents
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Description
本特許出願は、2001年6月28日に提出され、出願番号60/310,285が与えられた仮特許出願に対する優先権を主張するものである。
【0002】
【発明の属する技術分野】
本発明は、一般には集積回路基板上に形成されたトランスフォーマに関し、より詳細には、集積回路基板の少なくとも3つの金属層に及ぶ外部コアを有するトランスフォーマに関する。
【0003】
【従来の技術】
無線通信における最近の進歩、ならびにより小型の無線通信装置に対する需要により、無線通信電子装置の最適化および小型化に向けて多大な努力がなされてきた。これらの装置の受動構成要素(インダクタ、キャパシタ、トランスフォーマなど)は、装置の動作において必要な役割を果たすため、当該構成要素の小型化、およびその製造効率の改善に向けて努力がなされている。
【0004】
電子通信装置の性能に不可欠な役割を果たすトランスフォーマは、一次巻線および二次巻線を備えた電磁構成要素である。従来の方法では、巻線は、閉ループ磁気回路を形成する共通のコアに巻かれている。鉄コアは、典型的にトランスフォーマの効果を高めるが、必要ではない。各巻線は、複数の巻き線を含む。一次電圧と二次電圧の関係は、一次巻線と二次巻線の巻き線比の関数で、一次電流と二次電流の比は、該巻き線比の逆関数である。知られるように、トランスフォーマ巻線およびコアについては多くの異なる物理的構成が挙げられる。例えば、一実施形態において、一次巻線および二次巻線は螺旋構造を形成し、二次巻線は、一次巻線によって形成された孔の内部に配向している。トランスフォーマはまた、印加電圧を上げ下げする発電用途、および音声周波数から高周波数(RF)までの周波数におけるインピーダンス整合をとる発電用途を含めた様々な用途で役立てられている。使用通信周波数をより高い周波数帯域に連続的に割り当てると、インピーダンス整合用途に使用されるトランスフォーマは、渦電流および表皮効果損失によって性能が損なわれる。
【0005】
Q(または品質係数)は、重要なトランスフォーマの効果尺度である。Qは、トランスフォーマ巻線内の誘導リアクタンスと誘導抵抗の比の測定値である。高Qトランスフォーマは、トランスフォーマ電流を入力信号周波数の関数としてグラフ化した場合に狭いピークを示し、そのピークは、トランスフォーマが共鳴する周波数を示す。高Qトランスフォーマは、狭い帯域幅で動作する周波数依存回路での使用において特に重要である。Q値は、トランスフォーマ抵抗の逆関数であるため、抵抗を最小限にしてQを高めることが特に重要である。
【0006】
たいていのパーソナル通信装置は、シリコンや砒化ガリウムなど、半導体技術を使用して作製された集積回路能動構成要素を取り入れている。従来技術では、シリコン系集積回路作製方法への適合性を達成するために開発された(ドーナツ形または螺旋形のインダクタを含む)特定の集積誘導構造が教示されている。2つの当該インダクタを近似的に形成すると、一方の巻線(一次巻線)中を流れる電流によって形成される磁場が他方の巻線(二次巻線)の巻線領域に結合して、トランスフォーマ作用が生じるとともに、二次巻線に電流が流れる。しかしながら、当該平面インダクタは、損失が大きく、対象とする使用周波数でのQ係数が低い。これらの損失およびQ係数の低下は、一般には、寄生的キャパシタンスによって生じる誘電損失、およびトランスフォーマ構造における薄くて比較的固有抵抗の高い導体の使用による抵抗損失に起因するものと考えられる。従来の平面インダクタ、および該インダクタから形成されたトランスフォーマの短所は、(半導体基板表面に垂直な)磁場線が半導体、ならびにトランスフォーマの上、側方および下に位置する誘電層に進入することである。これによって誘電損失が大きくなり、トランスフォーマのQ係数が低下する。また、トランスフォーマが、シリコン内に形成された能動回路素子から十分離れたところに位置していなければ、磁場線が電流を誘導するため、能動構成要素の動作が妨げられる。
【0007】
集積回路能動装置が小さくなり、より高速で動作するようになると、配線システムが装置信号に処理遅れを付加することはなくなる。従来のアルミニウム金属配線を使用すると、配線が長くなるとともに配線断面が小さくなって配線抵抗を大きくするため、回路の動作速度が制限される。また、アルミニウム表面とシリコン表面の間の接触抵抗が比較的小さいことにより、回路構成要素の数が増えるに従って全抵抗が著しく大きくなる。また、アスペクト比が大きなアルミニウムをバイアおよびプラグに蒸着するのは困難である(ただし、アスペクト比はプラグの厚さの直径に対する比として定められる)。
【0008】
これらの欠点を考慮すると、アルミニウムよりすぐれた導電対であり(アルミニウムの抵抗が3.1マイクロ・オームであるのに対して1.7マイクロ・オーム)、エレクトロマイグレーションの影響が小さく、より低温で積層でき(それによってデバイス・ドーパント分布に対する悪影響が防止され)、高アスペクト比のプラグ材料の使用に適するといった理由から、配線に銅が選択される傾向にある。
【0009】
ダマシーン処理は、能動デバイスの銅配線を形成するための一技術である。表面の誘電層に溝を形成し、次いでそこに銅材を蒸着する。通常は、溝を十分に満たし、表面を再平滑化するために化学および機械的研磨ステップを必要とする。この処理は、典型的なパターンおよびエッチング処理にもたらされる寸法変動を防ぐため、優れた寸法制御を与えるものである。二重ダマシーン処理はダマシーン処理を拡大したもので、銅から基部導電バイアと配線溝の両方を同時に形成する。まずバイア孔を形成し、次に接続される2つのバイア孔間に溝を形成する。次の金属積層ステップでは、バイア孔と溝の両方を満たし、一体の金属層、および下の金属層に対する導電バイアを形成する。化学および機械的研磨ステップでは、上面または基板を平滑化する。二重ダマシーン処理については、以下の参考文献、すなわち本願に引用して援用する「C.K.Hu他、VLSIに関するMRSシンポジウム回報(Proceedings MRS Symposiumon VLSI)第5巻、p.369(1990年);
B.Luther他、VMIC回報(Proceedings VMIC)、第10巻、p.15(1994年);D.Edelstein、ECS回報(Proceedings ESC Mtg.、第96−2巻、p.335(1996年)に詳しく記載されている。
【0010】
【発明が解決しようとする課題】
半導体基板上のトランスフォーマならびに能動デバイスの製作をさらに進歩させるために、従来の集積回路の金属層に当該トランスフォーマを形成するための構成および処理であって、トランスフォーマのコア領域が従来技術のトランスフォーマより大きいために、より高いインダクタンス値およびより高いQの効果尺度が得られる構成および処理を提供する。また、本発明の教示に従って形成されたトランスフォーマは、集積回路の比較的小さな領域に低い抵抗(よって高いQ値)を有するため望ましい。
【0011】
【課題を解決するための手段】
本発明の一実施形態によれば、能動構成要素が既に形成された半導体基板の基礎を成す複数の平行下側導電性ストリップを形成する。各々の下側導電性ストリップの対向する第1および第2のエッジに第1および第2の垂直導電性バイア孔を形成し、バイア孔の内部に導電体を積層して第1および第2の導電性バイアを形成する。2つの追加のバイア孔を第1および第2の導電性バイアと垂直方向に整列するように形成し、それを金属で満たして第3および第4の導電性バイアを形成する。次いで、1つの上側導電性ストリップの第1のエッジが下側導電性ストリップの第1のエッジに重なり、2つのエッジが第1および第3の導電性バイアによって接続されるように、上側導電性ストリップの平面が下側導電性ストリップの平面と交差する複数の上側導電性ストリップを形成する。上側導電性ストリップの第2のエッジは、次の平行下側導電性ストリップの第2のエッジに重なり、これらのエッジは第2および第4の導電性バイアによって電気的に接続される。したがって、トランスフォーマの外部螺旋巻線が形成される。トランスフォーマの内側巻線も同様に形成される。内側巻線の下部は、外側巻線の下部の上の少なくとも1つの金属層で形成され、内側巻線の上部は、内側巻線の上部の下の少なくとも1つの金属層である。トランスフォーマは少なくとも4つの金属層(すなわち内部および外側巻線の下部、ならびに内部および外側巻線の上部)に形成されるが、様々な巻線部分の間に少なくとも1つの金属層を形成し、集積回路金属層のいずれかに外側巻線の下部を形成し、その上に追加の巻線部を形成することが可能である。
【0012】
本発明の技術に従ってトランスフォーマを構成するための特定のレイアウトおよびメタライゼーション技術を使用すると導電体の抵抗損失が小さくなることにより、渦電流損失が小さくなるとともにトランスフォーマのQ係数も高くなる。本発明の一実施形態によれば、多層二重食刻修飾メタライゼーション技術を使用してトランスフォーマを形成する。第1の積層体に複数の平行する金属1のランナを形成する。第1の積層体の上に第2の絶縁材積層体を配置し、複数の第1および第2のバイア孔をその中に形成して、複数の第1のバイア孔の各々を金属1のランナの第1の末端に接触させ、複数の第2のバイア孔の各々を金属1のランナの第2の末端に接触させる。第2の積層体の1つまたは複数の上部層の内部に金属2の溝を形成し、次いで第1および第2のバイア孔および溝に銅を充填する。金属2のランナを金属1のランナの垂直面から引っ込めて配置する。第2の集積体の上に第3の絶縁層集積体を配置し、4つのバイア孔をその中に形成する。第3および第4のバイア孔をそれぞれ第1および第2の導電性バイアの1つと電気的に接触させる。第5のバイア孔を金属2の溝の第1の末端に接触させ、第6のバイア孔を金属2の溝の第2の末端に接触させる。第5のバイア孔と第6のバイア孔の上端を接続する金属3の溝が形成されるが、金属3の溝は2つの連続的な金属2のランナを接続する。したがって、金属3の溝の一端は金属2のランナの第6のバイア孔に接続され、金属3の溝の他端は、複数の平行する金属2のランナの中の次の金属2のランナの第5のバイア孔と接続する。次いで、第3、第4、第5および第6のバイア孔ならびに金属3の溝に銅を充填する。その構造体に第4の絶縁層集積体を配置し、第7および第8のバイア孔を、その中にそれぞれ第3および第4の導電性バイアと垂直に整列するように形成する。金属4の溝を最上位の絶縁集積体の上部に形成し、金属4のランナの一端を第8のバイア孔に接触させ、金属4の溝の他端を、複数の平行する金属1のランナの中の次の金属1のランナの第7のバイア孔に接触させる。このように、金属4の溝は連続する2つの金属1のランナを接続する。金属4の溝ならびに第7および第8のバイア孔に銅を充填する。断面図において、得られる構造体は、2つの導電体の同心長方形を形成する。上面図において、金属1および金属4のランナは、各々の金属4のランナが連続的な金属1のランナを接続する螺旋体を形成する。同様に、金属2および金属3のランナは、各々の金属3のランナが連続的な金属2のランナを電気的に接続する螺旋体を形成する。得られる構造体は、外側巻線が金属1および金属4のランナによって形成され、内側巻線が金属2および金属3のランナによって形成されたトランスフォーマを備える。
【0013】
本発明の詳細な説明、および添付の図面に照らし合わせて考察すると、本発明をより容易に理解することができるとともに、そのさらなる利点および使用法がより明らかになるであろう。
【0014】
一般的慣習に従って、様々な記載のデバイス特徴は正確な縮尺に基づいて描かれているわけではなく、本発明に関わる具体的な特徴を強調するように描かれている。図面および本文を通じて、同様の符号は同様の構成要素を表す。
【0015】
【発明の実施の形態】
上述したトランスフォーマを形成する方法の説明は、一般に、外部および内部トランスフォーマ・コイルの単一の巻線に関連する構成要素の形成に向けられる。複数の当該巻線が集積回路基板に同時に形成されていることを当業者なら理解するであろう。しかし、以下の説明において、連続する巻線間の配線に言及することもしばしば必要である。
【0016】
図1に示されるように、本発明による好ましい処理が開始され、従来複数の能動要素を含む既存の集積回路基板に複数の絶縁層が形成される。典型的には、従来の作製方法におけるこの時点では、能動デバイス領域を接続する金属配線層は形成されず、能動デバイス領域へのアクセスを得るためのバイアまたは窓のみが形成されていた。バリヤ層20が半導体基板の表面に重なり、該バリヤ層20は好ましくはタンタル、窒化タンタル、チタンまたは窒化チタンから形成される。比較的低誘電率の物質からなる絶縁層22がバリヤ層20に形成される。低誘電率の二酸化ケイ素、黒色ダイヤモンドおよびサンゴは絶縁層22の好適な候補である。二酸化ケイ素の比誘電率は約3.9である。したがって、一般に、低誘電率は約3.0未満の誘電率と考えられる。低誘電率の物質は、層間キャパシタンスを減少させるため、誘電層に隣接する金属配線で運ばれる信号間の潜在的クロストークを抑える。バリヤ層20および絶縁層22は化学蒸着によって形成されうる。
【0017】
好ましい実施形態において、絶縁層22に重なる層24は二酸化ケイ素のハード・マスクを含む。ハード・マスクの下の1つまたは複数の層をエッチングするために、ハード・マスク上にフォトレジスト材を塗布し、フォトレジストをパターニングし、次いでそのパターンをフォトレジストからハード・マスクに転写させる。フォトレジストを除去し、ハード・マスク・パターンを使用してエッチング・ステップを実行する。この処理は、エッチングされた特徴に対する優れた寸法制御を有利に提供する。ハード・マスクの代わりに、従来的なフォトレジスト・パターニング・ステップやエッチング・ステップを利用できる。いずれの場合も、図2に示されるように、好適なエッチング液を使用することによって、バリヤ層20、絶縁層22およびハード・マスク層24に窓または溝30が形成される。上面図では、溝30は円形または楕円形になる。一般に、パターニングおよびエッチング・ステップでは、角の尖った形状の構造体は形成されないため、上面から見た場合の窓および溝は円形や楕円形であるか、または比較的真っ直ぐなエッジを有し、エッジ巻の角が丸まっている。
【0018】
図3を参照すると、遮断およびシード層32が配置されている。典型的には、これは2つのステップで達成される。まず、溝30にバリヤ材をスパッタする。タンタル、窒化タンタル、チタンおよび窒化チタンはバリヤ層の候補になる。次に、好ましくはスパッタリングによって薄い銅シード層を蒸着する。該シード層は、電気メッキ銅に対する開始層として必要である。遮断およびシード層32のバリヤ材およびシード材も、従来の化学蒸着法および電気メッキ法によって蒸着することが可能である。ここで、好ましくは銅を電気メッキすることによって金属1のランナ層34を形成する。電気メッキは、低温で比較的安価に行うことができるため特に有利である。低温積層の特徴は、ドーパント・プロフィルの変化を避けることができるため有利である。次いで、基板を化学および電気的に研磨して、金属1のランナ34以外のすべての領域から電気メッキ銅を除去する。絶縁層に銅層を蒸着する処理は、食刻修飾処理として知られる。該処理は、バイアおよび配線が2つの別々のステップで形成される従来の金属パターンおよびエッチング処理にもたらされる変動を排除するため、優れた寸法制御を与えるものである。
【0019】
特定の回路構成では、基板における下部領域に金属1のランナ34を接続することが必要になる。例えば、金属1のランナの一端は、回路内の他の構成要素に接続するためのトランスフォーマ端末としての役割を果たすことができる。これは、まず金属1のランナの一端を下部デバイス領域に接続するバイア孔を形成することによって、二重食刻修飾処理により達成できる。第2のステップでは溝30を形成し、第3のステップではバイア孔および溝30を同時に満たして導電性バイアおよび金属1のランナ34を形成する。したがって、この技術により、金属1のランナが下部デバイス領域に接続される。
【0020】
外側巻線の下部が金属1の層に形成される(かつその上方巻線部が金属4の層に形成される)ものとして本発明を説明および図示し、金属1のランナを参照しているが、本発明の教示を適用して、金属層1の上の金属層に下方巻線部を形成することが可能である。例えば、外側巻線の下方巻線部を金属2のランナから形成し、上方巻線部を金属5のランナから形成することができる。同様に、外側巻線の上方および下方巻線部の間に形成する限り、内側巻線の上方および下方金属部を様々な層に形成することができる。
【0021】
ここで、図4に示されるように、金属1のランナ34、ならびに層20、22および24の近隣領域に第2の四層積層体を形成する。四層積層体の最下層は、図示されているように、(好ましくは窒化チタンの)バリヤ層40を含む。好ましくは比較的低誘電率の絶縁層42をバリヤ層40に形成し、この絶縁層40は低誘電率の二酸化ケイ素、黒色ダイヤモンドまたはサンゴを含む。低誘電率の物質を使用すると、層間キャパシタンスおよび層間クロストークを減少させるのに有利であるが、絶縁層42が低誘電率の物質を含む必要はない。例えば窒化シリコンで形成されたエッチング停止層48を絶縁層42に形成する。好ましくは低誘電率の他の絶縁層50をエッチング停止層48に形成する。ハード・マスク層52を絶縁層50に形成する。上述したように、ハード・マスク層52の代わりに、従来のフォトレジスト、マスキングおよびパターニング処理を用いることができる。
【0022】
図5を参照すると、ハード・マスク層52を使用するマスキング・ステップでは、第2のレベルのバイア孔60および62が形成される領域を定める。次いで、定められたパターンを用いて、第2のレベルのバイア孔60および62をバリヤ層40に向けて下方にエッチングする。次いで、追加のエッチング・ステップを用いて、バイア孔60および62のベースからバリヤ層40を除去する。作製方法におけるこの時点で、このレベルでのバイア孔を必要とする集積回路の他の領域が存在していてもよく、したがってこれらはバイア孔60および62と同時に形成することが可能である。概して、これは、トランスフォーマに伴ういずれの層が形成される場合にも当てはまり、集積回路の他の領域に必要とされるバイア孔および溝を同時に形成することが可能である。したがって、本発明の方法は、集積回路形成方法に追加のマスキング・ステップを付加するものではない。集積回路全体にバイアおよび配線を形成するのに使用されるマスク内にトランスフォーマに対する追加の領域を定めるだけでよい。
【0023】
図6にさらに詳しく示されるように、エッチング停止層48に向かって下方向に伸びる溝63を形成する。好ましい実施形態において、エッチング停止層48でエッチング処理を効果的に停止させるために、エッチング処理を監視して、材料からエッチングされる副生成物を分析する。この場合は、エッチング停止層48の物質が検出されたときにエッチング処理を終了する。その結果、溝63は、マスク層52および絶縁層50を通じて下方に伸び、エッチング停止層48内で終端する。図12の完成構造についてわかるように、溝63は、溝63の垂直面が金属1のランナ34の垂直面の背後にくるように、金属1のランナ34の垂直面からずれて配置されるのが好ましい。
【0024】
遮断およびシード層64をバイア孔60および62ならびに溝63の中に配置する。方法および材料は、図3の遮断およびシード層32について説明したのと同じである。図7に示されるように、次いで、バイア孔60および62ならびに溝63内に銅を電気メッキした後、化学および機械的研磨ステップを実施して上面を平滑化するのが好ましい。ここで、バイア孔60および62の下部の2つの銅領域を導電性バイア65および66とする。バイア孔60および62の上部領域(すなわち、溝63と同じ水平面)における銅物質を、それぞれ金属2のバイア層67および68とする。溝63における該銅物質を金属2のランナ69とする。
【0025】
図8に示されるように、既存の層に多層積層体を形成し、好ましくは、個々の層の物質と図4について述べた多層積層体に使用される物質とが同一となる。特に、順次形成される層は、バリヤ層70と、(好ましくは低誘電率の物質を含む)絶縁層72と、エッチング停止層74と、(やはり好ましくは低誘電率の物質を含む)絶縁層76と、ハード・マスク層78とを含む。
【0026】
図9に示されるように、ハード・マスク層78をパターニングし、エッチングして4つのバイア孔を形成する。2つのバイア孔80および81は、ハード・マスク層78からバリヤ層70の上面まで、それぞれ実質的に金属2のバイア孔67および68と垂直方向に整列しながら下方に伸びている。2つの追加のバイア孔82および83は、ハード・マスク層78からバリヤ層70の上面まで、金属2のランナ69の末端領域84および85と垂直方向に整列しながら下方に伸びている。金属2のランナが金属1のランナ34の背後の平面に存在することを考慮すると、バイア孔82および83は、バイア孔80および81の背後の垂直面に存在することになる。一実施形態において、バイア孔80、81、82および83は、図9の水平方向に同じ寸法を有する。次いで、バイア孔80、81、82および83の下部で露出したバリヤ層70を追加のエッチング・ステップによって除去する。再度ハード・マスク層78をパターニングし、エッチングして、ハード・マスク層78からエッチング停止層74の上面まで垂直方向に伸びる溝87を形成する。図12の上面図からわかるように、溝87は、金属2のランナ69の垂直面と交差する垂直面に存在する。したがって、溝87は、金属2のランナ69の垂直面から後方に伸びて、2つの連続する平行な金属2のランナ69を接続する。
【0027】
次いで、バリヤ層90を4つのバイア孔80、81、82および83ならびに溝87の内面に塗布する。次いで、バイア孔80、81、82および83ならびに溝87内に金属を蒸着または電気メッキする。したがって、バイア孔80および81内に、それぞれ導電性バイア92および94が形成される。バイア孔82および83の下部の2つの導電領域を、それぞれ導電性バイア96および98とする。バイア孔82および83の上部領域の導電体をそれぞれ金属3のバイア層100および102と呼ぶ。溝87内の導電体を金属3のランナ104とする。得られた構造体を図10に示すが、必ずしも図10から明らかではないものの、ここでも金属3のランナ104は2つの連続的な金属2のランナ69を接続していることに留意されたい。図12の上面図によれば、金属3のランナ104の末端は、導電性バイア98および第1の垂直面における金属2のランナ69と電気的に接触し、金属3のランナ104の他端は、第1の垂直面の背後の第2の垂直面にある、すぐ後方の金属2のランナ69の導電性バイア96と電気的に接触している。
【0028】
本発明のトランスフォーマを完成させるために、他の絶縁層集積体を図10の構造体の上面に配置する。図11に示されるように、この絶縁層集積体は、バリヤ層110と、(好ましくは比較的低誘電率の物質から形成される)誘電層112と、(好ましくは窒化シリコンから形成される)エッチング停止層114と、(このましくは比較的低誘電率の物質から形成される)誘電層116と、ハード・マスク層118とを含む。ハード・マスク層118にマスクされたパターンを用いたパターンおよびエッチング方法は、ハード・マスク118からバリヤ層110の上面まで、実質的に導電性バイア92および94と垂直方向に整列しながら下方に伸びる一対のバイア孔を形成する。次いで、該対のバイア孔の下部におけるバリヤ層110の露出部を除去する。第2のマスキングおよびエッチング・ステップでは、該対のバイア孔間に伸び、下面がエッチング停止層114の上面に隣接する溝を形成する。図11に示されるバリヤ層120は、対のバイアおよび溝の内面に配置される。金属、好ましくは銅を配置して、導電性バイア122および124、ならびにそれらとそれぞれ垂直方向に整列する金属4のバイア層126および128を形成する。図11に示される2つの導電性バイア集積体を介して2つの連続的な金属1のランナを接続するための接続用金属4のランナ130をも形成する。したがって、金属4のランナ130の一端は、導電性バイア124、および金属1のランナ34に接続された金属4のバイア層128と同じ垂直面に存在し、金属4のランナの他端は、金属4のバイア層126、および複数の平行する金属1のランナ34のうちの次の金属1のランナ34に接続された導電性バイア122に接続される。
【0029】
図11によれば、トランスフォーマは、外部および内側巻線を形成する2つの同軸の閉じ多角形(図11の長方形)となる。本発明の教示に従って構成されたトランスフォーマの上面図が図12に示されているが、これは様々なトランスフォーマの構成要素の第3の寸法方位を表している。平行する2つの連続的な金属1のランナ34が、垂直導電構造体130および132を介して、ダイアゴナルな金属4のランナ126によって接続されている。垂直導電構造体132は、導電性バイア65と、金属2のバイア層67と、導電性バイア92と、導電性バイア122と、金属4のバイア層126とを含む。垂直導電構造体130は、導電性バイア66と、金属2のバイア層68と、導電性バイア94と、導電性バイア124と、金属4のバイア層128とを含む。同様に、平行する2つの連続的な金属2のランナ69が、垂直導電構造体136および138を介して、ダイアゴナルな金属3のランナ104によって接続されている。垂直導電構造体138は、導電性バイア96と金属3のバイア層100とを含む。垂直導電構造体136は、導電性バイア98と金属3のバイア層102とを含む。
【0030】
複数の金属1のランナ34および複数の金属4のランナ126は、他の様々な方位および配線構成をとることが可能である。例えば、各々の金属1のランナ34と金属4のランナ126の間の角度を90°以上にして上面にジグザグ・パターンを設けることができる。図13を参照されたい。あるいは、金属1のランナ34および金属4のランナ126をL字形にし、1つのランナにおけるショート・レッグを次のランナのロング・レッグと接続するように接続することができる。図14を参照されたい。典型的には、金属2のランナ69と金属3のランナ104とを含むトランスフォーマの二次巻線は、一次巻線と同じ形状および方位を有する。図12、13および14を参照されたい。
【0031】
連続的な金属1のランナ34の間の距離に対する連続的な金属2のランナ69の間の距離を、金属2および金属3のランナ69および104を含む多数または少数のコイルまたは巻き線が連続的な金属1のランナ34の間に配置されるように変化させることによって、トランスフォーマの(いずれか一方が一次巻線として機能し、他方が二次巻線として機能しうる)外側巻線と内側巻線の巻数比を変更することができる。
【0032】
図面および本文の説明は、集積回路の金属1および金属4の層における外側巻線の金属最下層および最上層の配置を示すものであるが、トランスフォーマ構造が他の金属層に及ぶように、例えば外側巻線の下部を金属2の層内に、また上部を金属5の層内に配置できるように、本発明の新奇の特徴を応用することが可能である。内側巻線も同様に、外側巻線が及ぶ金属層の間の任意の数の金属層に及ぶ。本発明の範囲内で、異なる金属層に及ぶ他の実施形態が考えられる。
【0033】
有利にも、本発明の教示に従って形成された多層トランスフォーマは、CMOSバックフロー(すなわち配線)処理に適応可能で、CMOSデバイスの作製する方法において追加のマスキング・ステップを一切必要としない。導電構造体は銅で形成されているため、得られる導体は、アルミニウムで形成されたものより比較的抵抗が小さく、したがってQが高くなる。内側巻線は外側巻線内に完全に密閉されているため、結合率が比較的高くなる。上述の処理ステップによって示されるように、該トランスフォーマは、他の能動要素を有するチップ内であっても、あるいは共通基板上に構成されるマルチ・モジュール・デバイスの一部としても高度な統合性を有する。従来のように2つの巻線を同時に使用してトランスフォーマ機能を与えるように設計しているが、それらをインダクタとして独立的に使用することが可能である。
【0034】
食刻修飾処理を用いて、本発明によるトランスフォーマの外部および内側巻線の形成を説明したが、本発明はそれに限定されるものではない。上方および下方巻線部を形成する金属層が、少なくとも3つの金属層に及ぶ垂直バイアによって接続される、すなわち上方または下方巻線部を形成するのに少なくとも1つの金属層を使用しない従来の金属蒸着およびエッチング・ステップを用いてもトランスフォーマ巻線を形成することが可能である。
【0035】
半導体基板上に薄膜多層高Qトランスフォーマを形成するのに有用な構成および方法を説明した。本発明の具体的な用途を示したが、ここに開示された原理は、本発明を様々な方法で、かつ様々な回路構造で実践するための基礎を与えるものである。任意の2つの金属層を使用してトランスフォーマ巻線を形成することを含めて、本発明の範囲内で数多くの変更が可能である。本発明は請求項によってのみ制限される。
【図面の簡単な説明】
【図1】連続的な作製ステップにおける本発明の実施形態によるトランスフォーマの断面を示す図である。
【図2】連続的な作製ステップにおける本発明の実施形態によるトランスフォーマの断面を示す図である。
【図3】連続的な作製ステップにおける本発明の実施形態によるトランスフォーマの断面を示す図である。
【図4】連続的な作製ステップにおける本発明の実施形態によるトランスフォーマの断面を示す図である。
【図5】連続的な作製ステップにおける本発明の実施形態によるトランスフォーマの断面を示す図である。
【図6】連続的な作製ステップにおける本発明の実施形態によるトランスフォーマの断面を示す図である。
【図7】連続的な作製ステップにおける本発明の実施形態によるトランスフォーマの断面を示す図である。
【図8】連続的な作製ステップにおける本発明の実施形態によるトランスフォーマの断面を示す図である。
【図9】連続的な作製ステップにおける本発明の実施形態によるトランスフォーマの断面を示す図である。
【図10】連続的な作製ステップにおける本発明の実施形態によるトランスフォーマの断面を示す図である。
【図11】連続的な作製ステップにおける本発明の実施形態によるトランスフォーマの断面を示す図である。
【図12】本発明のいくつかの実施形態によるトランスフォーマ構造の上面図である。
【図13】本発明のいくつかの実施形態によるトランスフォーマ構造の上面図である。
【図14】本発明のいくつかの実施形態によるトランスフォーマ構造の上面図である。
Claims (42)
- 内側巻線および外側巻線を備えた集積回路構造体を形成する方法であって、
上面を有する半導体基板を形成するステップを含み、
外側巻線を形成するステップは、
第1の上側導体層および第1の下側導体層を上面に形成するステップと、
第1の上側導体層と第1の下側導体層とを相互接続して螺旋形のインダクタ構造体を形成するステップとを含み、
第1の上側導体層と第1の下側導体層との間に少なくとも1つの未接続の導体が存在し、
内側巻線を形成するステップは、
第1の上側導体層と第1の下側導体層との間に第2の上側導体層および第2の下側導体層を形成するステップと、
第2の上側導体層と第2の下側導体層とを相互接続して螺旋形のインダクタ構造体を形成するステップとを含み、
第1の上側導体層および第1の下側導体層は、それぞれ複数の第1の上側導電性ストリップおよび第1の下側導電性ストリップを含み、複数の第1の上側導電性ストリップおよび第1の下側導電性ストリップは、交差する垂直面に存在し、複数の第1の上側導電性ストリップの第1の導電性ストリップの第1の末端は、複数の第1の下側導電性ストリップの第1の導電性ストリップの第1の末端に重なり、複数の第1の上側導電性ストリップの第1の導電性ストリップの第2の末端は、複数の第1の下側導電性ストリップの第2の導電性ストリップの第2の末端に重なり、複数の第1の上側導電性ストリップの第1の導電性ストリップの第1の末端と、複数の第1の下側導電性ストリップの第1の導電性ストリップの第1の末端とを接続するための第1の垂直な導電性バイアを形成するステップをさらに含み、複数の第1の上側導電性ストリップの第1の導電性ストリップの第2の末端と、複数の第1の下側導電性ストリップの第2の導電性ストリップの第2の末端とを接続するための第2の垂直な導電性バイアを形成するステップをさらに含む、集積回路構造体を形成する方法。 - 集積回路構造体は複数の金属層を含み、複数の金属層の1つに第1の下側導体層を形成し、第1の導体層の上の少なくとも3つの金属層の1つの金属層に第1の上側導体層を形成する、請求項1に記載の方法。
- 第1の下側導体層の末端をそれに重なる第1の上側導体層の一端に、少なくとも2つの垂直に整列した導電性バイアを間に挟むように接続する、請求項2に記載の方法。
- 第2の上側導体層および第2の下側導体層は、それぞれ複数の第2の上側導電性ストリップおよび第2の下側導電性ストリップを含み、複数の第2の上側導電性ストリップおよび第2の下側導電性ストリップは、交差する垂直面に存在し、複数の第2の上側導電性ストリップの第1の導電性ストリップの第1の末端は、複数の第2の下側導電性ストリップの第1の導電性ストリップの第1の末端に重なり、複数の第2の上側導電性ストリップの第1の導電性ストリップの第2の末端は、複数の第2の下側導電性ストリップの第2の導電性ストリップの第2の末端に重なり、複数の第2の上側導電性ストリップの第1の導電性ストリップの第1の末端と、複数の第2の下側導電性ストリップの第1の導電性ストリップの第1の末端とを接続するための第1の垂直な導電性バイアを形成するステップをさらに含み、複数の第2の上側導電性ストリップの第1の導電性ストリップの第2の末端と、複数の第2の下側導電性ストリップの第2の導電性ストリップの第2の末端とを接続するための第2の垂直な導電性バイアを形成するステップをさらに含む、請求項1に記載の方法。
- 集積回路構造体は複数の金属層を含み、集積回路の少なくとも第2の金属層に第2の下側導体層を形成し、第2の下側導体層の上の少なくとも1つの金属層に第2の上側導体層を形成する、請求項1に記載の方法。
- 第2の下側導体層の末端をそれに重なる第2の上側導体層の一端に、少なくとも1つの導電性バイアがその間に伸びるように接続する、請求項5に記載の方法。
- 半導体基板内に多層トランスフォーマを形成する方法であって、
半導体基板を設けるステップと、
半導体基板に第1の絶縁層を形成するステップと、
第1の絶縁層に複数の平行する第1のレベルの金属ランナを形成するステップと、
第1の絶縁層に第2の絶縁層を形成するステップと、
第2の絶縁層内に複数の第1の導電性バイアおよび第2の導電性バイアを形成するステップであって、その下部末端において、複数の第1の導電性バイアおよび第2の導電性バイアの各々が、それぞれ複数の第1のレベルの金属ランナの各々の第1の末端および第2の末端と電気的に接触するステップと、
第2の絶縁層の上部に複数の第2のレベルの金属ランナを形成するステップと、
第2の絶縁層に第3の絶縁層を形成するステップと、
第3の絶縁層内に複数の第3、第4、第5および第6の導電性バイアを形成するステップであって、複数の第3の導電性バイアおよび第4の導電性バイアの各々が垂直方向に整列するとともに、それぞれ複数の第1の導電性バイアおよび第2の導電性バイアの1つと電気的に接触し、複数の第5の導電性バイアおよび第6の導電性バイアの各々が、それぞれ複数の第2のレベルの金属ランナの各々の第1の末端部および第2の末端部と電気的に接触するステップと、
その上部末端において第5の導電性バイアと第6の導電性バイアを接続する複数の平行する第3のレベルの金属ランナを形成するステップであって、第3の絶縁層の上部に複数の第3のレベルの金属ランナを形成するステップと、
第3の絶縁層に第4の絶縁層を形成するステップと、
第4の絶縁層内に複数の第7の導電性バイアおよび第8の導電性バイアを形成するステップであって、複数の第7の導電性バイアおよび第8の導電性バイアの各々が、垂直方向に整列するとともに、それぞれ複数の第3の導電性バイアおよび第4の導電性バイアの1つと電気的に接触するステップと、
その上部末端において第7の導電性バイアと第8の導電性バイアを接続する複数の平行する第4のレベルの金属ランナを形成するステップであって、第4の絶縁層の上部に複数の第4のレベルの金属ランナを形成するステップとを含み、
複数の第4のレベルの金属ランナの各々が連続的な第1のレベルの金属ランナと交差し、第4のレベルの金属ランナの第1の末端が、第1、第3および第7の導電性バイアにより第1の第1のレベルの金属ランナの第1の末端と電気的に接続され、第4のレベルの金属ランナの第2の末端が、第2、第4および第8の導電性バイアにより第2の第1のレベルの金属ランナの第2の末端と電気的に接続され、
複数の第3のレベルの金属ランナの各々が連続的な第2のレベルの金属ランナを接続し、第3のレベルの金属ランナの第1の末端が、第5の導電性バイアにより第1の第2のレベルの金属ランナの第1の末端と電気的に接続され、第3のレベルの金属ランナの第2の末端部が、第6の導電性バイアにより第2の第2のレベルの金属ランナの第2の末端部と電気的に接続される方法。 - 半導体基板は、第4の絶縁層の上に追加の絶縁層を含み、複数の第1のレベルの金属ランナを第1の絶縁層の内部またはその上に形成し、複数の第4のレベルの金属ランナを第1のレベルの金属ランナの上の少なくとも3つの絶縁層に形成する、請求項7に記載の方法。
- 半導体基板は、第4の絶縁層の上に追加の絶縁層を含み、複数の第2のレベルの金属ランナを第2の絶縁層の内部またはその上に形成し、複数の第3のレベルの金属ランナを第2のレベルの金属ランナの上の少なくとも1つの絶縁層に形成する、請求項7に記載の方法。
- 半導体基板内に少なくとも2つの多層同心コイルを形成する方法であって、
半導体基板を設けるステップと、
半導体基板に第1の層の集積体を形成するステップと、
同心軸に沿って、かつ第1の層の集積体の中に複数の平行な第1の溝を形成するステップと、
複数の第1の溝の各々の溝の中に導電体を形成し、複数の第1のレベルの金属ランナを形成するステップと、
第1の層の集積体に重なる第2の層の集積体を形成するステップと、
第2の層の集積体の中に複数の第1のバイア孔および第2のバイア孔を形成するステップであって、複数の第1のバイア孔および第2のバイア孔の各々が、それぞれ複数の第1のレベルの金属ランナの各々の第1の末端および第2の末端と接触するステップと、
第2の層の集積体の所定の数の層の中に、複数の第1の溝から垂直方向にずらせて複数の平行な第2の溝を形成するステップであって、複数の第2の溝の水平面は、複数の第1の溝の水平面と平行であるステップと、
複数の第1のバイア孔および第2のバイア孔の中に導電体を形成して第1の導電性バイアおよび第2の導電性バイアを形成し、複数の第2の溝の中に導電体を形成して複数の第2のレベルの金属ランナを形成するステップと、
第2の層の集積体に重なる第3の層の集積体を形成するステップと
同様の複数の第3、第4、第5および第6のバイア孔を第3の層の集積体の中に形成するステップであって、複数の第3のバイア孔および第4のバイア孔の各々は、それぞれ複数の第1のバイア孔および第2のバイア孔の1つと垂直方向に整列し、複数の第5のバイア孔および第6のバイア孔の各々は、それぞれ複数の第2のレベルの金属ランナの各々の第1の末端および第2の末端と垂直方向に整列するステップと、
第3の層の集積体の所定の数の層の中に複数の平行な第3の溝を形成するステップであって、複数の第3の溝の各々は、複数の第2のレベルの金属ランナの1つと整列した第6のバイア孔と、複数の第2のレベルの金属ランナの次の平行ランナと整列した第5のバイア孔とを接続するステップと、
複数の第3、第4、第5および第6のバイア孔ならびに複数の第3の溝の中に導電体を形成して、複数の第3の導電性バイアおよび第4の導電性バイアを形成するとともに、複数の第5の導電性バイアおよび第6の導電性バイア、ならびにそれらと電気的に接触する複数の第3のレベルの金属ランナを形成するステップと、
第3の層の集積体に重なる第4の層の集積体を形成するステップと、
同様の複数の第7のバイア孔および第8のバイア孔を第4の層の集積体の中に形成するステップであって、複数の第7のバイア孔および第8のバイア孔の各々は、それぞれ複数の第3の導電性バイアおよび第4の導電性バイアの1つと垂直方向に整列するステップと、
同様の複数の平行な第4の溝を第4の層の集積体の所定の数の層の中に形成するステップであって、複数の第7のバイア孔および第8のバイア孔の各々は、それぞれ複数の第3の導電性バイアおよび第4の導電性バイアの1つと垂直方向に整列するステップと、
第4の層の集積体の所定の数の層の中に同様の複数の平行な第4の溝を形成するステップであって、複数の第4の溝の各々は、複数の第1のレベルの金属ランナの1つと整列した第8のバイア孔と、複数の第1のレベルの金属ランナの次の平行ランナと整列した第7のバイア孔とを接続し、複数の第4の溝の水平面は、複数の第1のレベルの金属ランナの水平面と平行であるステップと、
複数の第7のバイア孔および第8のバイア孔ならびに複数の第3の溝の中に導電体を形成して複数の第7の導電性バイアおよび第8の導電性バイア、ならびにそれらと電気的に接触する複数の第4のレベルの金属ランナを形成するステップとを含み、
複数の第4のレベルの金属ランナの1つは、第4のレベルの金属ランナの第1の末端において複数の第1、第3および第7の導電性バイアの1つにより、また第4のレベルの金属ランナの第2の末端において複数の第2、第4および第8の導電性バイアの1つにより、2つの連続的な第1のレベルの金属ランナの間に電気的に接続され、
複数の第3のレベルの金属ランナの1つは、第3のレベルの金属ランナの第1の末端において複数の第5の導電性バイアの1つにより、また第3のレベルの金属ランナの第2の末端において複数の第6の導電性バイアの1つにより、2つの連続的な第2のレベルの金属ランナの間に電気的に接続される方法。 - 第1の積層体は、下部バリヤ層と誘電層とを含む、請求項10に記載の方法。
- バリヤ層の物質は、タンタル、窒化タンタル、チタンおよび窒化チタンの中から選択される、請求項11に記載の方法。
- 誘電層の物質は、比誘電率が3.0未満の物質を含む、請求項11に記載の方法。
- 誘電層の物質は、二酸化ケイ素を含む、請求項11に記載の方法。
- 第1の積層体は、誘電層に重なるハード・マスク層をさらに含み、複数の第1の溝は、ハード・マスク層を通じてパターニングおよびエッチングを行うことによって形成される、請求項11に記載の方法。
- 複数の第1、第2、第3および第4の溝、ならびに複数の第1、第2、第3、第4、第5、第6、第7および第8のバイア孔は、基部層にフォトレジスト層を配置し、フォトレジスト材を通じてパターニングおよびエッチングを行うことによって形成される、請求項10に記載の方法。
- 複数の第1のレベルの金属ランナを形成するステップは、
複数の第1の溝の各々の内面に沿ってバリヤ層を形成するステップと、
バリヤ層に隣接するシード層を形成するステップと、
複数の第1の溝の各々に金属を電気メッキするステップと、
基板の上面を平滑化するステップとを含む、請求項10に記載の方法。 - バリヤ層の物質は、タンタル、窒化タンタル、チタンおよび窒化チタンの中から選択され、バリヤ層は化学蒸着によって形成される、請求項17に記載の方法。
- シード層の物質は銅を含み、シード層は化学蒸着によって形成される、請求項17に記載の方法。
- 金属は銅を含む、請求項17に記載の方法。
- 第2、第3、第4の層の積層体は、
下部バリヤ層と、
下部バリヤ層に重なる第1の誘電層と、
第1の誘電層に重なるエッチング停止層と、
エッチング停止層に重なる第2の誘電層とを含む、請求項10に記載の方法。 - 下部バリヤ層の物質は、タンタル、窒化タンタル、チタンおよび窒化チタンの中から選択される、請求項21に記載の方法。
- 第1および第2の誘電層の物質は、比誘電率が3.0未満の物質を含む、請求項21に記載の方法。
- 第1および第2の誘電層の物質は、二酸化ケイ素を含む、請求項21に記載の方法。
- 第2、第3および第4の積層体は、第2の誘電層に重なるハード・マスク層をさらに含み、複数の第2、第3および第4の溝、ならびに複数の第1、第2、第3、第4、第5、第6、第7および第8のバイア孔は、ハード・マスク層を通じてパターニングおよびエッチングを行うことによって形成される、請求項21に記載の方法。
- 所定の数の第2、第3および第4の層の積層体は第2の誘電層を含む、請求項10に記載の方法。
- 複数の第1、第2、第3および第4の導電性バイアを形成するステップは、
導電性バイアが形成される層の積層体にマスク層を形成するステップと、
マスク層にパターニングおよびエッチングを行ってバイア孔を形成するステップと、
バリヤ層にシード層を形成するステップと、
バイア孔に金属を電気メッキするステップと、
上面を平滑化するステップとをさらに含む、請求項10に記載の方法。 - バリヤ層の物質は、タンタル、窒化タンタル、チタンおよび窒化チタンの中から選択され、バリヤ層は化学蒸着によって形成される、請求項27に記載の方法。
- シード層の物質は銅を含み、シード層は化学蒸着によって形成される、請求項27に記載の方法。
- 複数の第5のバイア孔および第6のバイア孔ならびに第3の溝の中に導電体を形成するステップは、
複数の第5のバイア孔および第6のバイア孔の各々ならびに第3の溝の中にバリヤ層を形成するステップと、
バリヤ層に重なるシード層を形成するステップと、
複数の第5のバイア孔および第6のバイア孔の各々ならびに第3の溝に金属を電気メッキするステップと、
基板の上面を平滑化するステップとをさらに含む、請求項10に記載の方法。 - バリヤ層の物質は、タンタル、窒化タンタル、チタンおよび窒化チタンの中から選択され、バリヤ層は化学蒸着によって形成される、請求項30に記載の方法。
- シード層の物質は銅を含み、シード層は化学蒸着によって形成される、請求項30に記載の方法。
- 複数の第7のバイア孔および第8のバイア孔ならびに第4の溝の中に導電体を形成するステップは、
複数の第7のバイア孔および第8のバイア孔の各々ならびに第4の溝の中にバリヤ層を形成するステップと、
バリヤ層に重なるシード層を形成するステップと、
複数の第7のバイア孔および第8のバイア孔の各々ならびに第4の溝に金属を電気メッキするステップと、
基板の上面を平滑化するステップとをさらに含む、請求項10に記載の方法。 - バリヤ層の物質は、タンタル、窒化タンタル、チタンおよび窒化チタンの中から選択され、バリヤ層は化学蒸着によって形成される、請求項33に記載の方法。
- シード層の物質は銅を含み、シード層は化学蒸着によって形成される、請求項33に記載の方法。
- 第1、第2、第3および第4のレベルの金属ランナの各々は、半導体基板の上面にL字形構造体を含み、各々のL字形構造体は、ショート・レッグ部およびロング・レッグ部を含む、請求項10に記載の方法。
- 複数の第1のレベルの金属ランナのうちの1つのショート・レッグ部が、第2、第4および第8の導電性バイアを介して複数の第4のレベルの金属ランナのうちの隣接する1つのロング・レッグ部と電気的に接続され、複数の第2のレベルの金属ランナのうちの1つのショート・レッグ部が、第6の導電性バイアを介して、複数の第3のレベルの金属ランナのうちの隣接する1つのロング・レッグ部と電気的に接続される、請求項36に記載の方法。
- 複数の第1のレベルの金属ランナの1つを含む平面と、第4のレベルの金属ランナの1つを含む平面とが鋭角で交差し、複数の第2のレベルの金属ランナの1つを含む平面と、第3のレベルの金属ランナの1つを含む平面とが鋭角で交差する、請求項10に記載の方法。
- 複数の接続された第1のレベルの金属ランナと第4のレベルの金属ランナが、0でないインダクタンスを有する第1の螺旋構造体を形成し、複数の接続された第2のレベルの金属ランナと第3のレベルの金属ランナが、0でないインダクタンスを有する第2の螺旋構造体を形成し、第1および第2の螺旋構造体によって生成された磁場がトランスフォーマ作用を生じる、請求項10に記載の方法。
- 半導体基板は複数の金属層を有し、複数の第1のレベルの金属ランナは、複数の金属層の1つの金属層の中に形成され、複数の第4のレベルの金属ランナは、複数の第1のレベルの金属ランナの上の少なくとも3つの金属層に形成され、複数の第2のレベルの金属ランナは、複数の第1のレベルの金属ランナと第4のレベルの金属ランナの間の複数の金属層の1つの金属層の中に形成され、複数の第3の金属ランナは、複数の第2のレベルの金属ランナの上の少なくとも1つの層に形成される、請求項10に記載の方法。
- 半導体基板と、
外側コイルと、
前記外側コイルの内側に配置された内側コイルとを備え、
前記外側コイルは、
前記半導体基板に重なる複数の平行する第1の導電性ストリップと、
複数の第1の導電性ストリップの各々のストリップの第1の末端と電気的に接続された1つまたは複数の導電性バイアの第1の集積体と、
複数の第1の導電性ストリップの各々のストリップの第2の末端と電気的に接続された1つまたは複数の導電性バイアの第2の集積体と、
第2の導電性ストリップが、2つの連続的な第1の導電性ストリップの間に配置されそれらを接続するように、複数の第1の導電性ストリップのうちの第1の1つのストリップと電気的に接続された1つまたは複数の導電性バイアの第1の集積体の最上位のバイアと電気的に接続された第1の末端と、複数の第1の導電性ストリップのうちの第2の1つのストリップと電気的に接続された1つまたは複数の導電性バイアの第2の集積体の最上位のバイアと電気的に接続された第2の末端とを有する、複数の平行する第2の導電性ストリップとをさらに備え、
前記内側コイルは、
前記半導体基板に重なる複数の平行する第3の導電性ストリップと、
複数の第3の導電性ストリップの各々のストリップの第1の末端と電気的に接続された1つまたは複数の導電性バイアの第3の集積体と、
複数の第3の導電性ストリップの各々のストリップの第2の末端と電気的に接続された1つまたは複数の導電性バイアの第4の集積体と、
第4の導電性ストリップが、2つの連続的な第3の導電性ストリップの間に配置されそれらを接続するように、複数の第3の導電性ストリップのうちの第1の1つのストリップと電気的に接続された1つまたは複数の導電性バイアの第3の集積体の最上位のバイアと電気的に接続された第1の末端と、複数の第3の導電性ストリップのうちの第2の1つのストリップと電気的に接続された1つまたは複数の導電性バイアの第4の集積体の最上位のバイアと電気的に接続された第2の末端とを有する、複数の平行する第4の導電性ストリップとをさらに備えた集積回路構造体。 - 複数の絶縁層と、その間に複数の導電層とを有する半導体基板と、
外側巻線と、
前記外側巻線の内側に少なくとも部分的に配置された内側巻線とを備え、
前記外側巻線は、
ランナ導電部と
垂直導電部とをさらに備え、
半導体基板の下部導電層に下側ランナ部が形成され、
下側ランナ部の上の少なくとも3つの導電層に上側ランナ部が形成され、
垂直方向に整列した2つ以上の第1のバイア部は、第1の下側ランナ部の第1の末端と、それに重なる第1の上側ランナ部の第1の末端との間の電気的接続を果たし、
垂直方向に整列した2つ以上の第2のバイア部は、第2の下側ランナ部の第1の末端と、それに重なる第1の上側ランナ部の第2の末端との間の電気的接続を果たし、
前記内側巻線は、
ランナ導電部と
垂直導電部とをさらに備え、
半導体基板の下部導電層に下側ランナ部が形成され、
前記下側ランナ部の上の少なくとも1つの導電層に上側ランナ部が形成され、
垂直方向に整列した2つ以上の第1のバイア部は、第1の下側ランナ部の第1の末端と、それに重なる第1の上側ランナ部の第1の末端との間の電気的接続を果たし、
垂直方向に整列した2つ以上の第2のバイア部は、第2の下側ランナ部の第1の末端と、それに重なる前記第1の上側ランナ部の第2の末端との間の電気的接続を果たすマルチレベル集積回路構造体。
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