JP2003133429A - 半導体基板中に形成された薄膜多層高ｑトランスフォーマ - Google Patents
半導体基板中に形成された薄膜多層高ｑトランスフォーマInfo
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Abstract
(57)【要約】
【課題】 薄膜多層高Ｑトランスフォーマを提供する。
【解決手段】 外部トランスフォーマ巻線を形成するた
めに、半導体基板に重なる第１の絶縁層に、複数の平行
する第１のレベルの金属ランナを形成する。複数の垂直
導電性バイアを第３および第４の絶縁層の中に、第１の
レベルの金属ランナの各末端と電気的に接続されるよう
に形成する。第３の絶縁層に第４の絶縁層を配置し、追
加の垂直導電性バイアおよび第４のレベルの金属ランナ
をその中に形成する。したがって、第４のレベルの金属
ランナ、および介在する垂直導電性バイアは、第１のレ
ベルの金属ランナの各々を接続して、全体的に螺旋形状
を有する連続導電構造体を形成する。内部トランスフォ
ーマ巻線も同様に形成される。複数の平行する第２のレ
ベルの金属ランナを第２の絶縁層の中に形成し、複数の
導電性バイアおよび第３のレベルの金属ランナを第３の
絶縁層の中に形成して複数の第２のレベルの金属ランナ
を接続して、全体的に螺旋形状を有するとともに、外部
トランスフォーマ巻線内に部分的に配置された連続導電
構造体を形成する。
めに、半導体基板に重なる第１の絶縁層に、複数の平行
する第１のレベルの金属ランナを形成する。複数の垂直
導電性バイアを第３および第４の絶縁層の中に、第１の
レベルの金属ランナの各末端と電気的に接続されるよう
に形成する。第３の絶縁層に第４の絶縁層を配置し、追
加の垂直導電性バイアおよび第４のレベルの金属ランナ
をその中に形成する。したがって、第４のレベルの金属
ランナ、および介在する垂直導電性バイアは、第１のレ
ベルの金属ランナの各々を接続して、全体的に螺旋形状
を有する連続導電構造体を形成する。内部トランスフォ
ーマ巻線も同様に形成される。複数の平行する第２のレ
ベルの金属ランナを第２の絶縁層の中に形成し、複数の
導電性バイアおよび第３のレベルの金属ランナを第３の
絶縁層の中に形成して複数の第２のレベルの金属ランナ
を接続して、全体的に螺旋形状を有するとともに、外部
トランスフォーマ巻線内に部分的に配置された連続導電
構造体を形成する。
Description
【０００１】本特許出願は、２００１年６月２８日に提
出され、出願番号６０／３１０，２８５が与えられた仮
特許出願に対する優先権を主張するものである。
出され、出願番号６０／３１０，２８５が与えられた仮
特許出願に対する優先権を主張するものである。
【０００２】
【発明の属する技術分野】本発明は、一般には集積回路
基板上に形成されたトランスフォーマに関し、より詳細
には、集積回路基板の少なくとも３つの金属層に及ぶ外
部コアを有するトランスフォーマに関する。
基板上に形成されたトランスフォーマに関し、より詳細
には、集積回路基板の少なくとも３つの金属層に及ぶ外
部コアを有するトランスフォーマに関する。
【０００３】
【従来の技術】無線通信における最近の進歩、ならびに
より小型の無線通信装置に対する需要により、無線通信
電子装置の最適化および小型化に向けて多大な努力がな
されてきた。これらの装置の受動構成要素（インダク
タ、キャパシタ、トランスフォーマなど）は、装置の動
作において必要な役割を果たすため、当該構成要素の小
型化、およびその製造効率の改善に向けて努力がなされ
ている。
より小型の無線通信装置に対する需要により、無線通信
電子装置の最適化および小型化に向けて多大な努力がな
されてきた。これらの装置の受動構成要素（インダク
タ、キャパシタ、トランスフォーマなど）は、装置の動
作において必要な役割を果たすため、当該構成要素の小
型化、およびその製造効率の改善に向けて努力がなされ
ている。
【０００４】電子通信装置の性能に不可欠な役割を果た
すトランスフォーマは、一次巻線および二次巻線を備え
た電磁構成要素である。従来の方法では、巻線は、閉ル
ープ磁気回路を形成する共通のコアに巻かれている。鉄
コアは、典型的にトランスフォーマの効果を高めるが、
必要ではない。各巻線は、複数の巻き線を含む。一次電
圧と二次電圧の関係は、一次巻線と二次巻線の巻き線比
の関数で、一次電流と二次電流の比は、該巻き線比の逆
関数である。知られるように、トランスフォーマ巻線お
よびコアについては多くの異なる物理的構成が挙げられ
る。例えば、一実施形態において、一次巻線および二次
巻線は螺旋構造を形成し、二次巻線は、一次巻線によっ
て形成された孔の内部に配向している。トランスフォー
マはまた、印加電圧を上げ下げする発電用途、および音
声周波数から高周波数（ＲＦ）までの周波数におけるイ
ンピーダンス整合をとる発電用途を含めた様々な用途で
役立てられている。使用通信周波数をより高い周波数帯
域に連続的に割り当てると、インピーダンス整合用途に
使用されるトランスフォーマは、渦電流および表皮効果
損失によって性能が損なわれる。
すトランスフォーマは、一次巻線および二次巻線を備え
た電磁構成要素である。従来の方法では、巻線は、閉ル
ープ磁気回路を形成する共通のコアに巻かれている。鉄
コアは、典型的にトランスフォーマの効果を高めるが、
必要ではない。各巻線は、複数の巻き線を含む。一次電
圧と二次電圧の関係は、一次巻線と二次巻線の巻き線比
の関数で、一次電流と二次電流の比は、該巻き線比の逆
関数である。知られるように、トランスフォーマ巻線お
よびコアについては多くの異なる物理的構成が挙げられ
る。例えば、一実施形態において、一次巻線および二次
巻線は螺旋構造を形成し、二次巻線は、一次巻線によっ
て形成された孔の内部に配向している。トランスフォー
マはまた、印加電圧を上げ下げする発電用途、および音
声周波数から高周波数（ＲＦ）までの周波数におけるイ
ンピーダンス整合をとる発電用途を含めた様々な用途で
役立てられている。使用通信周波数をより高い周波数帯
域に連続的に割り当てると、インピーダンス整合用途に
使用されるトランスフォーマは、渦電流および表皮効果
損失によって性能が損なわれる。
【０００５】Ｑ（または品質係数）は、重要なトランス
フォーマの効果尺度である。Ｑは、トランスフォーマ巻
線内の誘導リアクタンスと誘導抵抗の比の測定値であ
る。高Ｑトランスフォーマは、トランスフォーマ電流を
入力信号周波数の関数としてグラフ化した場合に狭いピ
ークを示し、そのピークは、トランスフォーマが共鳴す
る周波数を示す。高Ｑトランスフォーマは、狭い帯域幅
で動作する周波数依存回路での使用において特に重要で
ある。Ｑ値は、トランスフォーマ抵抗の逆関数であるた
め、抵抗を最小限にしてＱを高めることが特に重要であ
る。
フォーマの効果尺度である。Ｑは、トランスフォーマ巻
線内の誘導リアクタンスと誘導抵抗の比の測定値であ
る。高Ｑトランスフォーマは、トランスフォーマ電流を
入力信号周波数の関数としてグラフ化した場合に狭いピ
ークを示し、そのピークは、トランスフォーマが共鳴す
る周波数を示す。高Ｑトランスフォーマは、狭い帯域幅
で動作する周波数依存回路での使用において特に重要で
ある。Ｑ値は、トランスフォーマ抵抗の逆関数であるた
め、抵抗を最小限にしてＱを高めることが特に重要であ
る。
【０００６】たいていのパーソナル通信装置は、シリコ
ンや砒化ガリウムなど、半導体技術を使用して作製され
た集積回路能動構成要素を取り入れている。従来技術で
は、シリコン系集積回路作製方法への適合性を達成する
ために開発された（ドーナツ形または螺旋形のインダク
タを含む）特定の集積誘導構造が教示されている。２つ
の当該インダクタを近似的に形成すると、一方の巻線
（一次巻線）中を流れる電流によって形成される磁場が
他方の巻線（二次巻線）の巻線領域に結合して、トラン
スフォーマ作用が生じるとともに、二次巻線に電流が流
れる。しかしながら、当該平面インダクタは、損失が大
きく、対象とする使用周波数でのＱ係数が低い。これら
の損失およびＱ係数の低下は、一般には、寄生的キャパ
シタンスによって生じる誘電損失、およびトランスフォ
ーマ構造における薄くて比較的固有抵抗の高い導体の使
用による抵抗損失に起因するものと考えられる。従来の
平面インダクタ、および該インダクタから形成されたト
ランスフォーマの短所は、（半導体基板表面に垂直な）
磁場線が半導体、ならびにトランスフォーマの上、側方
および下に位置する誘電層に進入することである。これ
によって誘電損失が大きくなり、トランスフォーマのＱ
係数が低下する。また、トランスフォーマが、シリコン
内に形成された能動回路素子から十分離れたところに位
置していなければ、磁場線が電流を誘導するため、能動
構成要素の動作が妨げられる。
ンや砒化ガリウムなど、半導体技術を使用して作製され
た集積回路能動構成要素を取り入れている。従来技術で
は、シリコン系集積回路作製方法への適合性を達成する
ために開発された（ドーナツ形または螺旋形のインダク
タを含む）特定の集積誘導構造が教示されている。２つ
の当該インダクタを近似的に形成すると、一方の巻線
（一次巻線）中を流れる電流によって形成される磁場が
他方の巻線（二次巻線）の巻線領域に結合して、トラン
スフォーマ作用が生じるとともに、二次巻線に電流が流
れる。しかしながら、当該平面インダクタは、損失が大
きく、対象とする使用周波数でのＱ係数が低い。これら
の損失およびＱ係数の低下は、一般には、寄生的キャパ
シタンスによって生じる誘電損失、およびトランスフォ
ーマ構造における薄くて比較的固有抵抗の高い導体の使
用による抵抗損失に起因するものと考えられる。従来の
平面インダクタ、および該インダクタから形成されたト
ランスフォーマの短所は、（半導体基板表面に垂直な）
磁場線が半導体、ならびにトランスフォーマの上、側方
および下に位置する誘電層に進入することである。これ
によって誘電損失が大きくなり、トランスフォーマのＱ
係数が低下する。また、トランスフォーマが、シリコン
内に形成された能動回路素子から十分離れたところに位
置していなければ、磁場線が電流を誘導するため、能動
構成要素の動作が妨げられる。
【０００７】集積回路能動装置が小さくなり、より高速
で動作するようになると、配線システムが装置信号に処
理遅れを付加することはなくなる。従来のアルミニウム
金属配線を使用すると、配線が長くなるとともに配線断
面が小さくなって配線抵抗を大きくするため、回路の動
作速度が制限される。また、アルミニウム表面とシリコ
ン表面の間の接触抵抗が比較的小さいことにより、回路
構成要素の数が増えるに従って全抵抗が著しく大きくな
る。また、アスペクト比が大きなアルミニウムをバイア
およびプラグに蒸着するのは困難である（ただし、アス
ペクト比はプラグの厚さの直径に対する比として定めら
れる）。
で動作するようになると、配線システムが装置信号に処
理遅れを付加することはなくなる。従来のアルミニウム
金属配線を使用すると、配線が長くなるとともに配線断
面が小さくなって配線抵抗を大きくするため、回路の動
作速度が制限される。また、アルミニウム表面とシリコ
ン表面の間の接触抵抗が比較的小さいことにより、回路
構成要素の数が増えるに従って全抵抗が著しく大きくな
る。また、アスペクト比が大きなアルミニウムをバイア
およびプラグに蒸着するのは困難である（ただし、アス
ペクト比はプラグの厚さの直径に対する比として定めら
れる）。
【０００８】これらの欠点を考慮すると、アルミニウム
よりすぐれた導電対であり（アルミニウムの抵抗が３．
１マイクロ・オームであるのに対して１．７マイクロ・
オーム）、エレクトロマイグレーションの影響が小さ
く、より低温で積層でき（それによってデバイス・ドー
パント分布に対する悪影響が防止され）、高アスペクト
比のプラグ材料の使用に適するといった理由から、配線
に銅が選択される傾向にある。
よりすぐれた導電対であり（アルミニウムの抵抗が３．
１マイクロ・オームであるのに対して１．７マイクロ・
オーム）、エレクトロマイグレーションの影響が小さ
く、より低温で積層でき（それによってデバイス・ドー
パント分布に対する悪影響が防止され）、高アスペクト
比のプラグ材料の使用に適するといった理由から、配線
に銅が選択される傾向にある。
【０００９】ダマシーン処理は、能動デバイスの銅配線
を形成するための一技術である。表面の誘電層に溝を形
成し、次いでそこに銅材を蒸着する。通常は、溝を十分
に満たし、表面を再平滑化するために化学および機械的
研磨ステップを必要とする。この処理は、典型的なパタ
ーンおよびエッチング処理にもたらされる寸法変動を防
ぐため、優れた寸法制御を与えるものである。二重ダマ
シーン処理はダマシーン処理を拡大したもので、銅から
基部導電バイアと配線溝の両方を同時に形成する。まず
バイア孔を形成し、次に接続される２つのバイア孔間に
溝を形成する。次の金属積層ステップでは、バイア孔と
溝の両方を満たし、一体の金属層、および下の金属層に
対する導電バイアを形成する。化学および機械的研磨ス
テップでは、上面または基板を平滑化する。二重ダマシ
ーン処理については、以下の参考文献、すなわち本願に
引用して援用する「Ｃ．Ｋ．Ｈｕ他、ＶＬＳＩに関する
ＭＲＳシンポジウム回報（Ｐｒｏｃｅｅｄｉｎｇｓ Ｍ
ＲＳ Ｓｙｍｐｏｓｉｕｍｏｎ ＶＬＳＩ）第５巻、
ｐ．３６９（１９９０年）；Ｂ．Ｌｕｔｈｅｒ他、ＶＭ
ＩＣ回報（Ｐｒｏｃｅｅｄｉｎｇｓ ＶＭＩＣ）、第１
０巻、ｐ．１５（１９９４年）；Ｄ．Ｅｄｅｌｓｔｅｉ
ｎ、ＥＣＳ回報（Ｐｒｏｃｅｅｄｉｎｇｓ ＥＳＣ Ｍ
ｔｇ．、第９６−２巻、ｐ．３３５（１９９６年）に詳
しく記載されている。
を形成するための一技術である。表面の誘電層に溝を形
成し、次いでそこに銅材を蒸着する。通常は、溝を十分
に満たし、表面を再平滑化するために化学および機械的
研磨ステップを必要とする。この処理は、典型的なパタ
ーンおよびエッチング処理にもたらされる寸法変動を防
ぐため、優れた寸法制御を与えるものである。二重ダマ
シーン処理はダマシーン処理を拡大したもので、銅から
基部導電バイアと配線溝の両方を同時に形成する。まず
バイア孔を形成し、次に接続される２つのバイア孔間に
溝を形成する。次の金属積層ステップでは、バイア孔と
溝の両方を満たし、一体の金属層、および下の金属層に
対する導電バイアを形成する。化学および機械的研磨ス
テップでは、上面または基板を平滑化する。二重ダマシ
ーン処理については、以下の参考文献、すなわち本願に
引用して援用する「Ｃ．Ｋ．Ｈｕ他、ＶＬＳＩに関する
ＭＲＳシンポジウム回報（Ｐｒｏｃｅｅｄｉｎｇｓ Ｍ
ＲＳ Ｓｙｍｐｏｓｉｕｍｏｎ ＶＬＳＩ）第５巻、
ｐ．３６９（１９９０年）；Ｂ．Ｌｕｔｈｅｒ他、ＶＭ
ＩＣ回報（Ｐｒｏｃｅｅｄｉｎｇｓ ＶＭＩＣ）、第１
０巻、ｐ．１５（１９９４年）；Ｄ．Ｅｄｅｌｓｔｅｉ
ｎ、ＥＣＳ回報（Ｐｒｏｃｅｅｄｉｎｇｓ ＥＳＣ Ｍ
ｔｇ．、第９６−２巻、ｐ．３３５（１９９６年）に詳
しく記載されている。
【００１０】
【発明が解決しようとする課題】半導体基板上のトラン
スフォーマならびに能動デバイスの製作をさらに進歩さ
せるために、従来の集積回路の金属層に当該トランスフ
ォーマを形成するための構成および処理であって、トラ
ンスフォーマのコア領域が従来技術のトランスフォーマ
より大きいために、より高いインダクタンス値およびよ
り高いＱの効果尺度が得られる構成および処理を提供す
る。また、本発明の教示に従って形成されたトランスフ
ォーマは、集積回路の比較的小さな領域に低い抵抗（よ
って高いＱ値）を有するため望ましい。
スフォーマならびに能動デバイスの製作をさらに進歩さ
せるために、従来の集積回路の金属層に当該トランスフ
ォーマを形成するための構成および処理であって、トラ
ンスフォーマのコア領域が従来技術のトランスフォーマ
より大きいために、より高いインダクタンス値およびよ
り高いＱの効果尺度が得られる構成および処理を提供す
る。また、本発明の教示に従って形成されたトランスフ
ォーマは、集積回路の比較的小さな領域に低い抵抗（よ
って高いＱ値）を有するため望ましい。
【００１１】
【課題を解決するための手段】本発明の一実施形態によ
れば、能動構成要素が既に形成された半導体基板の基礎
を成す複数の平行下側導電性ストリップを形成する。各
々の下側導電性ストリップの対向する第１および第２の
エッジに第１および第２の垂直導電性バイア孔を形成
し、バイア孔の内部に導電体を積層して第１および第２
の導電性バイアを形成する。２つの追加のバイア孔を第
１および第２の導電性バイアと垂直方向に整列するよう
に形成し、それを金属で満たして第３および第４の導電
性バイアを形成する。次いで、１つの上側導電性ストリ
ップの第１のエッジが下側導電性ストリップの第１のエ
ッジに重なり、２つのエッジが第１および第３の導電性
バイアによって接続されるように、上側導電性ストリッ
プの平面が下側導電性ストリップの平面と交差する複数
の上側導電性ストリップを形成する。上側導電性ストリ
ップの第２のエッジは、次の平行下側導電性ストリップ
の第２のエッジに重なり、これらのエッジは第２および
第４の導電性バイアによって電気的に接続される。した
がって、トランスフォーマの外部螺旋巻線が形成され
る。トランスフォーマの内側巻線も同様に形成される。
内側巻線の下部は、外側巻線の下部の上の少なくとも１
つの金属層で形成され、内側巻線の上部は、内側巻線の
上部の下の少なくとも１つの金属層である。トランスフ
ォーマは少なくとも４つの金属層（すなわち内部および
外側巻線の下部、ならびに内部および外側巻線の上部）
に形成されるが、様々な巻線部分の間に少なくとも１つ
の金属層を形成し、集積回路金属層のいずれかに外側巻
線の下部を形成し、その上に追加の巻線部を形成するこ
とが可能である。
れば、能動構成要素が既に形成された半導体基板の基礎
を成す複数の平行下側導電性ストリップを形成する。各
々の下側導電性ストリップの対向する第１および第２の
エッジに第１および第２の垂直導電性バイア孔を形成
し、バイア孔の内部に導電体を積層して第１および第２
の導電性バイアを形成する。２つの追加のバイア孔を第
１および第２の導電性バイアと垂直方向に整列するよう
に形成し、それを金属で満たして第３および第４の導電
性バイアを形成する。次いで、１つの上側導電性ストリ
ップの第１のエッジが下側導電性ストリップの第１のエ
ッジに重なり、２つのエッジが第１および第３の導電性
バイアによって接続されるように、上側導電性ストリッ
プの平面が下側導電性ストリップの平面と交差する複数
の上側導電性ストリップを形成する。上側導電性ストリ
ップの第２のエッジは、次の平行下側導電性ストリップ
の第２のエッジに重なり、これらのエッジは第２および
第４の導電性バイアによって電気的に接続される。した
がって、トランスフォーマの外部螺旋巻線が形成され
る。トランスフォーマの内側巻線も同様に形成される。
内側巻線の下部は、外側巻線の下部の上の少なくとも１
つの金属層で形成され、内側巻線の上部は、内側巻線の
上部の下の少なくとも１つの金属層である。トランスフ
ォーマは少なくとも４つの金属層（すなわち内部および
外側巻線の下部、ならびに内部および外側巻線の上部）
に形成されるが、様々な巻線部分の間に少なくとも１つ
の金属層を形成し、集積回路金属層のいずれかに外側巻
線の下部を形成し、その上に追加の巻線部を形成するこ
とが可能である。
【００１２】本発明の技術に従ってトランスフォーマを
構成するための特定のレイアウトおよびメタライゼーシ
ョン技術を使用すると導電体の抵抗損失が小さくなるこ
とにより、渦電流損失が小さくなるとともにトランスフ
ォーマのＱ係数も高くなる。本発明の一実施形態によれ
ば、多層二重食刻修飾メタライゼーション技術を使用し
てトランスフォーマを形成する。第１の積層体に複数の
平行する金属１のランナを形成する。第１の積層体の上
に第２の絶縁材積層体を配置し、複数の第１および第２
のバイア孔をその中に形成して、複数の第１のバイア孔
の各々を金属１のランナの第１の末端に接触させ、複数
の第２のバイア孔の各々を金属１のランナの第２の末端
に接触させる。第２の積層体の１つまたは複数の上部層
の内部に金属２の溝を形成し、次いで第１および第２の
バイア孔および溝に銅を充填する。金属２のランナを金
属１のランナの垂直面から引っ込めて配置する。第２の
集積体の上に第３の絶縁層集積体を配置し、４つのバイ
ア孔をその中に形成する。第３および第４のバイア孔を
それぞれ第１および第２の導電性バイアの１つと電気的
に接触させる。第５のバイア孔を金属２の溝の第１の末
端に接触させ、第６のバイア孔を金属２の溝の第２の末
端に接触させる。第５のバイア孔と第６のバイア孔の上
端を接続する金属３の溝が形成されるが、金属３の溝は
２つの連続的な金属２のランナを接続する。したがっ
て、金属３の溝の一端は金属２のランナの第６のバイア
孔に接続され、金属３の溝の他端は、複数の平行する金
属２のランナの中の次の金属２のランナの第５のバイア
孔と接続する。次いで、第３、第４、第５および第６の
バイア孔ならびに金属３の溝に銅を充填する。その構造
体に第４の絶縁層集積体を配置し、第７および第８のバ
イア孔を、その中にそれぞれ第３および第４の導電性バ
イアと垂直に整列するように形成する。金属４の溝を最
上位の絶縁集積体の上部に形成し、金属４のランナの一
端を第８のバイア孔に接触させ、金属４の溝の他端を、
複数の平行する金属１のランナの中の次の金属１のラン
ナの第７のバイア孔に接触させる。このように、金属４
の溝は連続する２つの金属１のランナを接続する。金属
４の溝ならびに第７および第８のバイア孔に銅を充填す
る。断面図において、得られる構造体は、２つの導電体
の同心長方形を形成する。上面図において、金属１およ
び金属４のランナは、各々の金属４のランナが連続的な
金属１のランナを接続する螺旋体を形成する。同様に、
金属２および金属３のランナは、各々の金属３のランナ
が連続的な金属２のランナを電気的に接続する螺旋体を
形成する。得られる構造体は、外側巻線が金属１および
金属４のランナによって形成され、内側巻線が金属２お
よび金属３のランナによって形成されたトランスフォー
マを備える。
構成するための特定のレイアウトおよびメタライゼーシ
ョン技術を使用すると導電体の抵抗損失が小さくなるこ
とにより、渦電流損失が小さくなるとともにトランスフ
ォーマのＱ係数も高くなる。本発明の一実施形態によれ
ば、多層二重食刻修飾メタライゼーション技術を使用し
てトランスフォーマを形成する。第１の積層体に複数の
平行する金属１のランナを形成する。第１の積層体の上
に第２の絶縁材積層体を配置し、複数の第１および第２
のバイア孔をその中に形成して、複数の第１のバイア孔
の各々を金属１のランナの第１の末端に接触させ、複数
の第２のバイア孔の各々を金属１のランナの第２の末端
に接触させる。第２の積層体の１つまたは複数の上部層
の内部に金属２の溝を形成し、次いで第１および第２の
バイア孔および溝に銅を充填する。金属２のランナを金
属１のランナの垂直面から引っ込めて配置する。第２の
集積体の上に第３の絶縁層集積体を配置し、４つのバイ
ア孔をその中に形成する。第３および第４のバイア孔を
それぞれ第１および第２の導電性バイアの１つと電気的
に接触させる。第５のバイア孔を金属２の溝の第１の末
端に接触させ、第６のバイア孔を金属２の溝の第２の末
端に接触させる。第５のバイア孔と第６のバイア孔の上
端を接続する金属３の溝が形成されるが、金属３の溝は
２つの連続的な金属２のランナを接続する。したがっ
て、金属３の溝の一端は金属２のランナの第６のバイア
孔に接続され、金属３の溝の他端は、複数の平行する金
属２のランナの中の次の金属２のランナの第５のバイア
孔と接続する。次いで、第３、第４、第５および第６の
バイア孔ならびに金属３の溝に銅を充填する。その構造
体に第４の絶縁層集積体を配置し、第７および第８のバ
イア孔を、その中にそれぞれ第３および第４の導電性バ
イアと垂直に整列するように形成する。金属４の溝を最
上位の絶縁集積体の上部に形成し、金属４のランナの一
端を第８のバイア孔に接触させ、金属４の溝の他端を、
複数の平行する金属１のランナの中の次の金属１のラン
ナの第７のバイア孔に接触させる。このように、金属４
の溝は連続する２つの金属１のランナを接続する。金属
４の溝ならびに第７および第８のバイア孔に銅を充填す
る。断面図において、得られる構造体は、２つの導電体
の同心長方形を形成する。上面図において、金属１およ
び金属４のランナは、各々の金属４のランナが連続的な
金属１のランナを接続する螺旋体を形成する。同様に、
金属２および金属３のランナは、各々の金属３のランナ
が連続的な金属２のランナを電気的に接続する螺旋体を
形成する。得られる構造体は、外側巻線が金属１および
金属４のランナによって形成され、内側巻線が金属２お
よび金属３のランナによって形成されたトランスフォー
マを備える。
【００１３】本発明の詳細な説明、および添付の図面に
照らし合わせて考察すると、本発明をより容易に理解す
ることができるとともに、そのさらなる利点および使用
法がより明らかになるであろう。
照らし合わせて考察すると、本発明をより容易に理解す
ることができるとともに、そのさらなる利点および使用
法がより明らかになるであろう。
【００１４】一般的慣習に従って、様々な記載のデバイ
ス特徴は正確な縮尺に基づいて描かれているわけではな
く、本発明に関わる具体的な特徴を強調するように描か
れている。図面および本文を通じて、同様の符号は同様
の構成要素を表す。
ス特徴は正確な縮尺に基づいて描かれているわけではな
く、本発明に関わる具体的な特徴を強調するように描か
れている。図面および本文を通じて、同様の符号は同様
の構成要素を表す。
【００１５】
【発明の実施の形態】上述したトランスフォーマを形成
する方法の説明は、一般に、外部および内部トランスフ
ォーマ・コイルの単一の巻線に関連する構成要素の形成
に向けられる。複数の当該巻線が集積回路基板に同時に
形成されていることを当業者なら理解するであろう。し
かし、以下の説明において、連続する巻線間の配線に言
及することもしばしば必要である。
する方法の説明は、一般に、外部および内部トランスフ
ォーマ・コイルの単一の巻線に関連する構成要素の形成
に向けられる。複数の当該巻線が集積回路基板に同時に
形成されていることを当業者なら理解するであろう。し
かし、以下の説明において、連続する巻線間の配線に言
及することもしばしば必要である。
【００１６】図１に示されるように、本発明による好ま
しい処理が開始され、従来複数の能動要素を含む既存の
集積回路基板に複数の絶縁層が形成される。典型的に
は、従来の作製方法におけるこの時点では、能動デバイ
ス領域を接続する金属配線層は形成されず、能動デバイ
ス領域へのアクセスを得るためのバイアまたは窓のみが
形成されていた。バリヤ層２０が半導体基板の表面に重
なり、該バリヤ層２０は好ましくはタンタル、窒化タン
タル、チタンまたは窒化チタンから形成される。比較的
低誘電率の物質からなる絶縁層２２がバリヤ層２０に形
成される。低誘電率の二酸化ケイ素、黒色ダイヤモンド
およびサンゴは絶縁層２２の好適な候補である。二酸化
ケイ素の比誘電率は約３．９である。したがって、一般
に、低誘電率は約３．０未満の誘電率と考えられる。低
誘電率の物質は、層間キャパシタンスを減少させるた
め、誘電層に隣接する金属配線で運ばれる信号間の潜在
的クロストークを抑える。バリヤ層２０および絶縁層２
２は化学蒸着によって形成されうる。
しい処理が開始され、従来複数の能動要素を含む既存の
集積回路基板に複数の絶縁層が形成される。典型的に
は、従来の作製方法におけるこの時点では、能動デバイ
ス領域を接続する金属配線層は形成されず、能動デバイ
ス領域へのアクセスを得るためのバイアまたは窓のみが
形成されていた。バリヤ層２０が半導体基板の表面に重
なり、該バリヤ層２０は好ましくはタンタル、窒化タン
タル、チタンまたは窒化チタンから形成される。比較的
低誘電率の物質からなる絶縁層２２がバリヤ層２０に形
成される。低誘電率の二酸化ケイ素、黒色ダイヤモンド
およびサンゴは絶縁層２２の好適な候補である。二酸化
ケイ素の比誘電率は約３．９である。したがって、一般
に、低誘電率は約３．０未満の誘電率と考えられる。低
誘電率の物質は、層間キャパシタンスを減少させるた
め、誘電層に隣接する金属配線で運ばれる信号間の潜在
的クロストークを抑える。バリヤ層２０および絶縁層２
２は化学蒸着によって形成されうる。
【００１７】好ましい実施形態において、絶縁層２２に
重なる層２４は二酸化ケイ素のハード・マスクを含む。
ハード・マスクの下の１つまたは複数の層をエッチング
するために、ハード・マスク上にフォトレジスト材を塗
布し、フォトレジストをパターニングし、次いでそのパ
ターンをフォトレジストからハード・マスクに転写させ
る。フォトレジストを除去し、ハード・マスク・パター
ンを使用してエッチング・ステップを実行する。この処
理は、エッチングされた特徴に対する優れた寸法制御を
有利に提供する。ハード・マスクの代わりに、従来的な
フォトレジスト・パターニング・ステップやエッチング
・ステップを利用できる。いずれの場合も、図２に示さ
れるように、好適なエッチング駅を使用することによっ
て、バリヤ層２０、絶縁層２２およびハード・マスク層
２４に窓または溝３０が形成される。上面図では、溝３
０は円形または楕円形になる。一般に、パターニングお
よびエッチング・ステップでは、角の尖った形状の構造
体は形成されないため、上面から見た場合の窓および溝
は円形や楕円形であるか、または比較的真っ直ぐなエッ
ジを有し、エッジ巻の角が丸まっている。
重なる層２４は二酸化ケイ素のハード・マスクを含む。
ハード・マスクの下の１つまたは複数の層をエッチング
するために、ハード・マスク上にフォトレジスト材を塗
布し、フォトレジストをパターニングし、次いでそのパ
ターンをフォトレジストからハード・マスクに転写させ
る。フォトレジストを除去し、ハード・マスク・パター
ンを使用してエッチング・ステップを実行する。この処
理は、エッチングされた特徴に対する優れた寸法制御を
有利に提供する。ハード・マスクの代わりに、従来的な
フォトレジスト・パターニング・ステップやエッチング
・ステップを利用できる。いずれの場合も、図２に示さ
れるように、好適なエッチング駅を使用することによっ
て、バリヤ層２０、絶縁層２２およびハード・マスク層
２４に窓または溝３０が形成される。上面図では、溝３
０は円形または楕円形になる。一般に、パターニングお
よびエッチング・ステップでは、角の尖った形状の構造
体は形成されないため、上面から見た場合の窓および溝
は円形や楕円形であるか、または比較的真っ直ぐなエッ
ジを有し、エッジ巻の角が丸まっている。
【００１８】図３を参照すると、遮断およびシード層３
２が配置されている。典型的には、これは２つのステッ
プで達成される。まず、溝３０にバリヤ材をスパッタす
る。タンタル、窒化タンタル、チタンおよび窒化チタン
はバリヤ層の候補になる。次に、好ましくはスパッタリ
ングによって薄い銅シード層を蒸着する。該シード層
は、電気メッキ銅に対する開始層として必要である。遮
断およびシード層３２のバリヤ材およびシード材も、従
来の化学蒸着法および電気メッキ法によって蒸着するこ
とが可能である。ここで、好ましくは銅を電気メッキす
ることによって金属１のランナ層３４を形成する。電気
メッキは、低温で比較的安価に行うことができるため特
に有利である。低温積層の特徴は、ドーパント・プロフ
ィルの変化を避けることができるため有利である。次い
で、基板を化学および電気的に研磨して、金属１のラン
ナ３４以外のすべての領域から電気メッキ銅を除去す
る。絶縁層に銅層を蒸着する処理は、食刻修飾処理とし
て知られる。該処理は、バイアおよび配線が２つの別々
のステップで形成される従来の金属パターンおよびエッ
チング処理にもたらされる変動を排除するため、優れた
寸法制御を与えるものである。
２が配置されている。典型的には、これは２つのステッ
プで達成される。まず、溝３０にバリヤ材をスパッタす
る。タンタル、窒化タンタル、チタンおよび窒化チタン
はバリヤ層の候補になる。次に、好ましくはスパッタリ
ングによって薄い銅シード層を蒸着する。該シード層
は、電気メッキ銅に対する開始層として必要である。遮
断およびシード層３２のバリヤ材およびシード材も、従
来の化学蒸着法および電気メッキ法によって蒸着するこ
とが可能である。ここで、好ましくは銅を電気メッキす
ることによって金属１のランナ層３４を形成する。電気
メッキは、低温で比較的安価に行うことができるため特
に有利である。低温積層の特徴は、ドーパント・プロフ
ィルの変化を避けることができるため有利である。次い
で、基板を化学および電気的に研磨して、金属１のラン
ナ３４以外のすべての領域から電気メッキ銅を除去す
る。絶縁層に銅層を蒸着する処理は、食刻修飾処理とし
て知られる。該処理は、バイアおよび配線が２つの別々
のステップで形成される従来の金属パターンおよびエッ
チング処理にもたらされる変動を排除するため、優れた
寸法制御を与えるものである。
【００１９】特定の回路構成では、基板における下部領
域に金属１のランナ３４を接続することが必要になる。
例えば、金属１のランナの一端は、回路内の他の構成要
素に接続するためのトランスフォーマ端末としての役割
を果たすことができる。これは、まず金属１のランナの
一端を下部デバイス領域に接続するバイア孔を形成する
ことによって、二重食刻修飾処理により達成できる。第
２のステップでは溝３０を形成し、第３のステップでは
バイア孔および溝３０を同時に満たして導電性バイアお
よび金属１のランナ３４を形成する。したがって、この
技術により、金属１のランナが下部デバイス領域に接続
される。
域に金属１のランナ３４を接続することが必要になる。
例えば、金属１のランナの一端は、回路内の他の構成要
素に接続するためのトランスフォーマ端末としての役割
を果たすことができる。これは、まず金属１のランナの
一端を下部デバイス領域に接続するバイア孔を形成する
ことによって、二重食刻修飾処理により達成できる。第
２のステップでは溝３０を形成し、第３のステップでは
バイア孔および溝３０を同時に満たして導電性バイアお
よび金属１のランナ３４を形成する。したがって、この
技術により、金属１のランナが下部デバイス領域に接続
される。
【００２０】外側巻線の下部が金属１の層に形成される
（かつその上方巻線部が金属４の層に形成される）もの
として本発明を説明および図示し、金属１のランナを参
照しているが、本発明の教示を適用して、金属層１の上
の金属層に下方巻線部を形成することが可能である。例
えば、外側巻線の下方巻線部を金属２のランナから形成
し、上方巻線部を金属５のランナから形成することがで
きる。同様に、外側巻線の上方および下方巻線部の間に
形成する限り、内側巻線の上方および下方金属部を様々
な層に形成することができる。
（かつその上方巻線部が金属４の層に形成される）もの
として本発明を説明および図示し、金属１のランナを参
照しているが、本発明の教示を適用して、金属層１の上
の金属層に下方巻線部を形成することが可能である。例
えば、外側巻線の下方巻線部を金属２のランナから形成
し、上方巻線部を金属５のランナから形成することがで
きる。同様に、外側巻線の上方および下方巻線部の間に
形成する限り、内側巻線の上方および下方金属部を様々
な層に形成することができる。
【００２１】ここで、図４に示されるように、金属１の
ランナ３４、ならびに層２０、２２および２４の近隣領
域に第２の四層積層体を形成する。四層積層体の最下層
は、図示されているように、（好ましくは窒化チタン
の）バリヤ層４０を含む。好ましくは比較的低誘電率の
絶縁層４２をバリヤ層４０に形成し、この絶縁層４０は
低誘電率の二酸化ケイ素、黒色ダイヤモンドまたはサン
ゴを含む。低誘電率の物質を使用すると、層間キャパシ
タンスおよび層間クロストークを減少させるのに有利で
あるが、絶縁層４２が低誘電率の物質を含む必要はな
い。例えば窒化シリコンで形成されたエッチング停止層
４８を絶縁層４２に形成する。好ましくは低誘電率の他
の絶縁層５０をエッチング停止層４８に形成する。ハー
ド・マスク層５２を絶縁層５０に形成する。上述したよ
うに、ハード・マスク層５２の代わりに、従来のフォト
レジスト、マスキングおよびパターニング処理を用いる
ことができる。
ランナ３４、ならびに層２０、２２および２４の近隣領
域に第２の四層積層体を形成する。四層積層体の最下層
は、図示されているように、（好ましくは窒化チタン
の）バリヤ層４０を含む。好ましくは比較的低誘電率の
絶縁層４２をバリヤ層４０に形成し、この絶縁層４０は
低誘電率の二酸化ケイ素、黒色ダイヤモンドまたはサン
ゴを含む。低誘電率の物質を使用すると、層間キャパシ
タンスおよび層間クロストークを減少させるのに有利で
あるが、絶縁層４２が低誘電率の物質を含む必要はな
い。例えば窒化シリコンで形成されたエッチング停止層
４８を絶縁層４２に形成する。好ましくは低誘電率の他
の絶縁層５０をエッチング停止層４８に形成する。ハー
ド・マスク層５２を絶縁層５０に形成する。上述したよ
うに、ハード・マスク層５２の代わりに、従来のフォト
レジスト、マスキングおよびパターニング処理を用いる
ことができる。
【００２２】図５を参照すると、ハード・マスク層５２
を使用するマスキング・ステップでは、第２のレベルの
バイア孔６０および６２が形成される領域を定める。次
いで、定められたパターンを用いて、第２のレベルのバ
イア孔６０および６２をバリヤ層４０に向けて下方にエ
ッチングする。次いで、追加のエッチング・ステップを
用いて、バイア孔６０および６２のベースからバリヤ層
４０を除去する。作製方法におけるこの時点で、このレ
ベルでのバイア孔を必要とする集積回路の他の領域が存
在していてもよく、したがってこれらはバイア孔６０お
よび６２と同時に形成することが可能である。概して、
これは、トランスフォーマに伴ういずれの層が形成され
る場合にも当てはまり、集積回路の他の領域に必要とさ
れるバイア孔および溝を同時に形成することが可能であ
る。したがって、本発明の方法は、集積回路形成方法に
追加のマスキング・ステップを付加するものではない。
集積回路全体にバイアおよび配線を形成するのに使用さ
れるマスク内にトランスフォーマに対する追加の領域を
定めるだけでよい。
を使用するマスキング・ステップでは、第２のレベルの
バイア孔６０および６２が形成される領域を定める。次
いで、定められたパターンを用いて、第２のレベルのバ
イア孔６０および６２をバリヤ層４０に向けて下方にエ
ッチングする。次いで、追加のエッチング・ステップを
用いて、バイア孔６０および６２のベースからバリヤ層
４０を除去する。作製方法におけるこの時点で、このレ
ベルでのバイア孔を必要とする集積回路の他の領域が存
在していてもよく、したがってこれらはバイア孔６０お
よび６２と同時に形成することが可能である。概して、
これは、トランスフォーマに伴ういずれの層が形成され
る場合にも当てはまり、集積回路の他の領域に必要とさ
れるバイア孔および溝を同時に形成することが可能であ
る。したがって、本発明の方法は、集積回路形成方法に
追加のマスキング・ステップを付加するものではない。
集積回路全体にバイアおよび配線を形成するのに使用さ
れるマスク内にトランスフォーマに対する追加の領域を
定めるだけでよい。
【００２３】図６にさらに詳しく示されるように、エッ
チング停止層４８に向かって下方向に伸びる溝６３を形
成する。好ましい実施形態において、エッチング停止層
４８でエッチング処理を効果的に停止させるために、エ
ッチング処理を監視して、材料からエッチングされる副
生成物を分析する。この場合は、エッチング停止層４８
の物質が検出されたときにエッチング処理を終了する。
その結果、溝６３は、マスク層５２および絶縁層５０を
通じて下方に伸び、エッチング停止層４８内で終端す
る。図１２の完成構造についてわかるように、溝６３
は、溝６３の垂直面が金属１のランナ３４の垂直面の背
後にくるように、金属１のランナ３４の垂直面からずれ
て配置されるのが好ましい。
チング停止層４８に向かって下方向に伸びる溝６３を形
成する。好ましい実施形態において、エッチング停止層
４８でエッチング処理を効果的に停止させるために、エ
ッチング処理を監視して、材料からエッチングされる副
生成物を分析する。この場合は、エッチング停止層４８
の物質が検出されたときにエッチング処理を終了する。
その結果、溝６３は、マスク層５２および絶縁層５０を
通じて下方に伸び、エッチング停止層４８内で終端す
る。図１２の完成構造についてわかるように、溝６３
は、溝６３の垂直面が金属１のランナ３４の垂直面の背
後にくるように、金属１のランナ３４の垂直面からずれ
て配置されるのが好ましい。
【００２４】遮断およびシード層６４をバイア孔６０お
よび６２ならびに溝６３の中に配置する。方法および材
料は、図３の遮断およびシード層３２について説明した
のと同じである。図７に示されるように、次いで、バイ
ア孔６０および６２ならびに溝６３内に銅を電気メッキ
した後、化学および機械的研磨ステップを実施して上面
を平滑化するのが好ましい。ここで、バイア孔６０およ
び６２の下部の２つの銅領域を導電性バイア６５および
６６とする。バイア孔６０および６２の上部領域（すな
わち、溝６３と同じ水平面）における銅物質を、それぞ
れ金属２のバイア層６７および６８とする。溝６３にお
ける該銅物質を金属２のランナ６９とする。
よび６２ならびに溝６３の中に配置する。方法および材
料は、図３の遮断およびシード層３２について説明した
のと同じである。図７に示されるように、次いで、バイ
ア孔６０および６２ならびに溝６３内に銅を電気メッキ
した後、化学および機械的研磨ステップを実施して上面
を平滑化するのが好ましい。ここで、バイア孔６０およ
び６２の下部の２つの銅領域を導電性バイア６５および
６６とする。バイア孔６０および６２の上部領域（すな
わち、溝６３と同じ水平面）における銅物質を、それぞ
れ金属２のバイア層６７および６８とする。溝６３にお
ける該銅物質を金属２のランナ６９とする。
【００２５】図８に示されるように、既存の層に多層積
層体を形成し、好ましくは、個々の層の物質と図４につ
いて述べた多層積層体に使用される物質とが同一とな
る。特に、順次形成される層は、バリヤ層７０と、（好
ましくは低誘電率の物質を含む）絶縁層７２と、エッチ
ング停止層７４と、（やはり好ましくは低誘電率の物質
を含む）絶縁層７６と、ハード・マスク層７８とを含
む。
層体を形成し、好ましくは、個々の層の物質と図４につ
いて述べた多層積層体に使用される物質とが同一とな
る。特に、順次形成される層は、バリヤ層７０と、（好
ましくは低誘電率の物質を含む）絶縁層７２と、エッチ
ング停止層７４と、（やはり好ましくは低誘電率の物質
を含む）絶縁層７６と、ハード・マスク層７８とを含
む。
【００２６】図９に示されるように、ハード・マスク層
７８をパターニングし、エッチングして４つのバイア孔
を形成する。２つのバイア孔８０および８１は、ハード
・マスク層７８からバリヤ層７０の上面まで、それぞれ
実質的に金属２のバイア孔６７および６８と垂直方向に
整列しながら下方に伸びている。２つの追加のバイア孔
８２および８３は、ハード・マスク層７８からバリヤ層
７０の上面まで、金属２のランナ６９の末端領域８４お
よび８５と垂直方向に整列しながら下方に伸びている。
金属２のランナが金属１のランナ３４の背後の平面に存
在することを考慮すると、バイア孔８２および８３は、
バイア孔８０および８１の背後の垂直面に存在すること
になる。一実施形態において、バイア孔８０、８１、８
２および８３は、図９の水平方向に同じ寸法を有する。
次いで、バイア孔８０、８１、８２および８３の下部で
露出したバリヤ層７０を追加のエッチング・ステップに
よって除去する。再度ハード・マスク層７８をパターニ
ングし、エッチングして、ハード・マスク層７８からエ
ッチング停止層７４の上面まで垂直方向に伸びる溝８７
を形成する。図１２の上面図からわかるように、溝８７
は、金属２のランナ６９の垂直面と交差する垂直面に存
在する。したがって、溝８７は、金属２のランナ６９の
垂直面から後方に伸びて、２つの連続する平行な金属２
のランナ６９を接続する。
７８をパターニングし、エッチングして４つのバイア孔
を形成する。２つのバイア孔８０および８１は、ハード
・マスク層７８からバリヤ層７０の上面まで、それぞれ
実質的に金属２のバイア孔６７および６８と垂直方向に
整列しながら下方に伸びている。２つの追加のバイア孔
８２および８３は、ハード・マスク層７８からバリヤ層
７０の上面まで、金属２のランナ６９の末端領域８４お
よび８５と垂直方向に整列しながら下方に伸びている。
金属２のランナが金属１のランナ３４の背後の平面に存
在することを考慮すると、バイア孔８２および８３は、
バイア孔８０および８１の背後の垂直面に存在すること
になる。一実施形態において、バイア孔８０、８１、８
２および８３は、図９の水平方向に同じ寸法を有する。
次いで、バイア孔８０、８１、８２および８３の下部で
露出したバリヤ層７０を追加のエッチング・ステップに
よって除去する。再度ハード・マスク層７８をパターニ
ングし、エッチングして、ハード・マスク層７８からエ
ッチング停止層７４の上面まで垂直方向に伸びる溝８７
を形成する。図１２の上面図からわかるように、溝８７
は、金属２のランナ６９の垂直面と交差する垂直面に存
在する。したがって、溝８７は、金属２のランナ６９の
垂直面から後方に伸びて、２つの連続する平行な金属２
のランナ６９を接続する。
【００２７】次いで、バリヤ層９０を４つのバイア孔８
０、８１、８２および８３ならびに溝８７の内面に塗布
する。次いで、バイア孔８０、８１、８２および８３な
らびに溝８７内に金属を蒸着または電気メッキする。し
たがって、バイア孔８０および８１内に、それぞれ導電
性バイア９２および９４が形成される。バイア孔８２お
よび８３の下部の２つの導電領域を、それぞれ導電性バ
イア９６および９８とする。バイア孔８２および８３の
上部領域の導電体をそれぞれ金属３のバイア層１００お
よび１０２と呼ぶ。溝８７内の導電体を金属３のランナ
１０４とする。得られた構造体を図１０に示すが、必ず
しも図１０から明らかではないものの、ここでも金属３
のランナ１０４は２つの連続的な金属２のランナ６９を
接続していることに留意されたい。図１２の上面図によ
れば、金属３のランナ１０４の末端は、導電性バイア９
８および第１の垂直面における金属２のランナ６９と電
気的に接触し、金属３のランナ１０４の他端は、第１の
垂直面の背後の第２の垂直面にある、すぐ後方の金属２
のランナ６９の導電性バイア９６と電気的に接触してい
る。
０、８１、８２および８３ならびに溝８７の内面に塗布
する。次いで、バイア孔８０、８１、８２および８３な
らびに溝８７内に金属を蒸着または電気メッキする。し
たがって、バイア孔８０および８１内に、それぞれ導電
性バイア９２および９４が形成される。バイア孔８２お
よび８３の下部の２つの導電領域を、それぞれ導電性バ
イア９６および９８とする。バイア孔８２および８３の
上部領域の導電体をそれぞれ金属３のバイア層１００お
よび１０２と呼ぶ。溝８７内の導電体を金属３のランナ
１０４とする。得られた構造体を図１０に示すが、必ず
しも図１０から明らかではないものの、ここでも金属３
のランナ１０４は２つの連続的な金属２のランナ６９を
接続していることに留意されたい。図１２の上面図によ
れば、金属３のランナ１０４の末端は、導電性バイア９
８および第１の垂直面における金属２のランナ６９と電
気的に接触し、金属３のランナ１０４の他端は、第１の
垂直面の背後の第２の垂直面にある、すぐ後方の金属２
のランナ６９の導電性バイア９６と電気的に接触してい
る。
【００２８】本発明のトランスフォーマを完成させるた
めに、他の絶縁層集積体を図１０の構造体の上面に配置
する。図１１に示されるように、この絶縁層集積体は、
バリヤ層１１０と、（好ましくは比較的低誘電率の物質
から形成される）誘電層１１２と、（好ましくは窒化シ
リコンから形成される）エッチング停止層１１４と、
（このましくは比較的低誘電率の物質から形成される）
誘電層１１６と、ハード・マスク層１１８とを含む。ハ
ード・マスク層１１８にマスクされたパターンを用いた
パターンおよびエッチング方法は、ハード・マスク１１
８からバリヤ層１１０の上面まで、実質的に導電性バイ
ア９２および９４と垂直方向に整列しながら下方に伸び
る一対のバイア孔を形成する。次いで、該対のバイア孔
の下部におけるバリヤ層１１０の露出部を除去する。第
２のマスキングおよびエッチング・ステップでは、該対
のバイア孔間に伸び、下面がエッチング停止層１１４の
上面に隣接する溝を形成する。図１１に示されるバリヤ
層１２０は、対のバイアおよび溝の内面に配置される。
金属、好ましくは銅を配置して、導電性バイア１２２お
よび１２４、ならびにそれらとそれぞれ垂直方向に整列
する金属４のバイア層１２６および１２８を形成する。
図１１に示される２つの導電性バイア集積体を介して２
つの連続的な金属１のランナを接続するための接続用金
属４のランナ１３０をも形成する。したがって、金属４
のランナ１３０の一端は、導電性バイア１２４、および
金属１のランナ３４に接続された金属４のバイア層１２
８と同じ垂直面に存在し、金属４のランナの他端は、金
属４のバイア層１２６、および複数の平行する金属１の
ランナ３４のうちの次の金属１のランナ３４に接続され
た導電性バイア１２２に接続される。
めに、他の絶縁層集積体を図１０の構造体の上面に配置
する。図１１に示されるように、この絶縁層集積体は、
バリヤ層１１０と、（好ましくは比較的低誘電率の物質
から形成される）誘電層１１２と、（好ましくは窒化シ
リコンから形成される）エッチング停止層１１４と、
（このましくは比較的低誘電率の物質から形成される）
誘電層１１６と、ハード・マスク層１１８とを含む。ハ
ード・マスク層１１８にマスクされたパターンを用いた
パターンおよびエッチング方法は、ハード・マスク１１
８からバリヤ層１１０の上面まで、実質的に導電性バイ
ア９２および９４と垂直方向に整列しながら下方に伸び
る一対のバイア孔を形成する。次いで、該対のバイア孔
の下部におけるバリヤ層１１０の露出部を除去する。第
２のマスキングおよびエッチング・ステップでは、該対
のバイア孔間に伸び、下面がエッチング停止層１１４の
上面に隣接する溝を形成する。図１１に示されるバリヤ
層１２０は、対のバイアおよび溝の内面に配置される。
金属、好ましくは銅を配置して、導電性バイア１２２お
よび１２４、ならびにそれらとそれぞれ垂直方向に整列
する金属４のバイア層１２６および１２８を形成する。
図１１に示される２つの導電性バイア集積体を介して２
つの連続的な金属１のランナを接続するための接続用金
属４のランナ１３０をも形成する。したがって、金属４
のランナ１３０の一端は、導電性バイア１２４、および
金属１のランナ３４に接続された金属４のバイア層１２
８と同じ垂直面に存在し、金属４のランナの他端は、金
属４のバイア層１２６、および複数の平行する金属１の
ランナ３４のうちの次の金属１のランナ３４に接続され
た導電性バイア１２２に接続される。
【００２９】図１１によれば、トランスフォーマは、外
部および内側巻線を形成する２つの同軸の閉じ多角形
（図１１の長方形）となる。本発明の教示に従って構成
されたトランスフォーマの上面図が図１２に示されてい
るが、これは様々なトランスフォーマの構成要素の第３
の寸法方位を表している。平行する２つの連続的な金属
１のランナ３４が、垂直導電構造体１３０および１３２
を介して、ダイアゴナルな金属４のランナ１２６によっ
て接続されている。垂直導電構造体１３２は、導電性バ
イア６５と、金属２のバイア層６７と、導電性バイア９
２と、導電性バイア１２２と、金属４のバイア層１２６
とを含む。垂直導電構造体１３０は、導電性バイア６６
と、金属２のバイア層６８と、導電性バイア９４と、導
電性バイア１２４と、金属４のバイア層１２８とを含
む。同様に、平行する２つの連続的な金属２のランナ６
９が、垂直導電構造体１３６および１３８を介して、ダ
イアゴナルな金属３のランナ１０４によって接続されて
いる。垂直導電構造体１３８は、導電性バイア９６と金
属３のバイア層１００とを含む。垂直導電構造体１３６
は、導電性バイア９８と金属３のバイア層１０２とを含
む。
部および内側巻線を形成する２つの同軸の閉じ多角形
（図１１の長方形）となる。本発明の教示に従って構成
されたトランスフォーマの上面図が図１２に示されてい
るが、これは様々なトランスフォーマの構成要素の第３
の寸法方位を表している。平行する２つの連続的な金属
１のランナ３４が、垂直導電構造体１３０および１３２
を介して、ダイアゴナルな金属４のランナ１２６によっ
て接続されている。垂直導電構造体１３２は、導電性バ
イア６５と、金属２のバイア層６７と、導電性バイア９
２と、導電性バイア１２２と、金属４のバイア層１２６
とを含む。垂直導電構造体１３０は、導電性バイア６６
と、金属２のバイア層６８と、導電性バイア９４と、導
電性バイア１２４と、金属４のバイア層１２８とを含
む。同様に、平行する２つの連続的な金属２のランナ６
９が、垂直導電構造体１３６および１３８を介して、ダ
イアゴナルな金属３のランナ１０４によって接続されて
いる。垂直導電構造体１３８は、導電性バイア９６と金
属３のバイア層１００とを含む。垂直導電構造体１３６
は、導電性バイア９８と金属３のバイア層１０２とを含
む。
【００３０】複数の金属１のランナ３４および複数の金
属４のランナ１２６は、他の様々な方位および配線構成
をとることが可能である。例えば、各々の金属１のラン
ナ３４と金属４のランナ１２６の間の角度を９０°以上
にして上面にジグザグ・パターンを設けることができ
る。図１３を参照されたい。あるいは、金属１のランナ
３４および金属４のランナ１２６をＬ字形にし、１つの
ランナにおけるショート・レッグを次のランナのロング
・レッグと接続するように接続することができる。図１
４を参照されたい。典型的には、金属２のランナ６９と
金属３のランナ１０４とを含むトランスフォーマの二次
巻線は、一次巻線と同じ形状および方位を有する。図１
２、１３および１４を参照されたい。
属４のランナ１２６は、他の様々な方位および配線構成
をとることが可能である。例えば、各々の金属１のラン
ナ３４と金属４のランナ１２６の間の角度を９０°以上
にして上面にジグザグ・パターンを設けることができ
る。図１３を参照されたい。あるいは、金属１のランナ
３４および金属４のランナ１２６をＬ字形にし、１つの
ランナにおけるショート・レッグを次のランナのロング
・レッグと接続するように接続することができる。図１
４を参照されたい。典型的には、金属２のランナ６９と
金属３のランナ１０４とを含むトランスフォーマの二次
巻線は、一次巻線と同じ形状および方位を有する。図１
２、１３および１４を参照されたい。
【００３１】連続的な金属１のランナ３４の間の距離に
対する連続的な金属２のランナ６９の間の距離を、金属
２および金属３のランナ６９および１０４を含む多数ま
たは少数のコイルまたは巻き線が連続的な金属１のラン
ナ３４の間に配置されるように変化させることによっ
て、トランスフォーマの（いずれか一方が一次巻線とし
て機能し、他方が二次巻線として機能しうる）外側巻線
と内側巻線の巻数比を変更することができる。
対する連続的な金属２のランナ６９の間の距離を、金属
２および金属３のランナ６９および１０４を含む多数ま
たは少数のコイルまたは巻き線が連続的な金属１のラン
ナ３４の間に配置されるように変化させることによっ
て、トランスフォーマの（いずれか一方が一次巻線とし
て機能し、他方が二次巻線として機能しうる）外側巻線
と内側巻線の巻数比を変更することができる。
【００３２】図面および本文の説明は、集積回路の金属
１および金属４の層における外側巻線の金属最下層およ
び最上層の配置を示すものであるが、トランスフォーマ
構造が他の金属層に及ぶように、例えば外側巻線の下部
を金属２の層内に、また上部を金属５の層内に配置でき
るように、本発明の新奇の特徴を応用することが可能で
ある。内側巻線も同様に、外側巻線が及ぶ金属層の間の
任意の数の金属層に及ぶ。本発明の範囲内で、異なる金
属層に及ぶ他の実施形態が考えられる。
１および金属４の層における外側巻線の金属最下層およ
び最上層の配置を示すものであるが、トランスフォーマ
構造が他の金属層に及ぶように、例えば外側巻線の下部
を金属２の層内に、また上部を金属５の層内に配置でき
るように、本発明の新奇の特徴を応用することが可能で
ある。内側巻線も同様に、外側巻線が及ぶ金属層の間の
任意の数の金属層に及ぶ。本発明の範囲内で、異なる金
属層に及ぶ他の実施形態が考えられる。
【００３３】有利にも、本発明の教示に従って形成され
た多層トランスフォーマは、ＣＭＯＳバックフロー（す
なわち配線）処理に適応可能で、ＣＭＯＳデバイスの作
製する方法において追加のマスキング・ステップを一切
必要としない。導電構造体は銅で形成されているため、
得られる導体は、アルミニウムで形成されたものより比
較的抵抗が小さく、したがってＱが高くなる。内側巻線
は外側巻線内に完全に密閉されているため、結合率が比
較的高くなる。上述の処理ステップによって示されるよ
うに、該トランスフォーマは、他の能動要素を有するチ
ップ内であっても、あるいは共通基板上に構成されるマ
ルチ・モジュール・デバイスの一部としても高度な統合
性を有する。従来のように２つの巻線を同時に使用して
トランスフォーマ機能を与えるように設計しているが、
それらをインダクタとして独立的に使用することが可能
である。
た多層トランスフォーマは、ＣＭＯＳバックフロー（す
なわち配線）処理に適応可能で、ＣＭＯＳデバイスの作
製する方法において追加のマスキング・ステップを一切
必要としない。導電構造体は銅で形成されているため、
得られる導体は、アルミニウムで形成されたものより比
較的抵抗が小さく、したがってＱが高くなる。内側巻線
は外側巻線内に完全に密閉されているため、結合率が比
較的高くなる。上述の処理ステップによって示されるよ
うに、該トランスフォーマは、他の能動要素を有するチ
ップ内であっても、あるいは共通基板上に構成されるマ
ルチ・モジュール・デバイスの一部としても高度な統合
性を有する。従来のように２つの巻線を同時に使用して
トランスフォーマ機能を与えるように設計しているが、
それらをインダクタとして独立的に使用することが可能
である。
【００３４】食刻修飾処理を用いて、本発明によるトラ
ンスフォーマの外部および内側巻線の形成を説明した
が、本発明はそれに限定されるものではない。上方およ
び下方巻線部を形成する金属層が、少なくとも３つの金
属層に及ぶ垂直バイアによって接続される、すなわち上
方または下方巻線部を形成するのに少なくとも１つの金
属層を使用しない従来の金属蒸着およびエッチング・ス
テップを用いてもトランスフォーマ巻線を形成すること
が可能である。
ンスフォーマの外部および内側巻線の形成を説明した
が、本発明はそれに限定されるものではない。上方およ
び下方巻線部を形成する金属層が、少なくとも３つの金
属層に及ぶ垂直バイアによって接続される、すなわち上
方または下方巻線部を形成するのに少なくとも１つの金
属層を使用しない従来の金属蒸着およびエッチング・ス
テップを用いてもトランスフォーマ巻線を形成すること
が可能である。
【００３５】半導体基板上に薄膜多層高Ｑトランスフォ
ーマを形成するのに有用な構成および方法を説明した。
本発明の具体的な用途を示したが、ここに開示された原
理は、本発明を様々な方法で、かつ様々な回路構造で実
践するための基礎を与えるものである。任意の２つの金
属層を使用してトランスフォーマ巻線を形成することを
含めて、本発明の範囲内で数多くの変更が可能である。
本発明は請求項によってのみ制限される。
ーマを形成するのに有用な構成および方法を説明した。
本発明の具体的な用途を示したが、ここに開示された原
理は、本発明を様々な方法で、かつ様々な回路構造で実
践するための基礎を与えるものである。任意の２つの金
属層を使用してトランスフォーマ巻線を形成することを
含めて、本発明の範囲内で数多くの変更が可能である。
本発明は請求項によってのみ制限される。
【図１】連続的な作製ステップにおける本発明の実施形
態によるトランスフォーマの断面を示す図である。
態によるトランスフォーマの断面を示す図である。
【図２】連続的な作製ステップにおける本発明の実施形
態によるトランスフォーマの断面を示す図である。
態によるトランスフォーマの断面を示す図である。
【図３】連続的な作製ステップにおける本発明の実施形
態によるトランスフォーマの断面を示す図である。
態によるトランスフォーマの断面を示す図である。
【図４】連続的な作製ステップにおける本発明の実施形
態によるトランスフォーマの断面を示す図である。
態によるトランスフォーマの断面を示す図である。
【図５】連続的な作製ステップにおける本発明の実施形
態によるトランスフォーマの断面を示す図である。
態によるトランスフォーマの断面を示す図である。
【図６】連続的な作製ステップにおける本発明の実施形
態によるトランスフォーマの断面を示す図である。
態によるトランスフォーマの断面を示す図である。
【図７】連続的な作製ステップにおける本発明の実施形
態によるトランスフォーマの断面を示す図である。
態によるトランスフォーマの断面を示す図である。
【図８】連続的な作製ステップにおける本発明の実施形
態によるトランスフォーマの断面を示す図である。
態によるトランスフォーマの断面を示す図である。
【図９】連続的な作製ステップにおける本発明の実施形
態によるトランスフォーマの断面を示す図である。
態によるトランスフォーマの断面を示す図である。
【図１０】連続的な作製ステップにおける本発明の実施
形態によるトランスフォーマの断面を示す図である。
形態によるトランスフォーマの断面を示す図である。
【図１１】連続的な作製ステップにおける本発明の実施
形態によるトランスフォーマの断面を示す図である。
形態によるトランスフォーマの断面を示す図である。
【図１２】本発明のいくつかの実施形態によるトランス
フォーマ構造の上面図である。
フォーマ構造の上面図である。
【図１３】本発明のいくつかの実施形態によるトランス
フォーマ構造の上面図である。
フォーマ構造の上面図である。
【図１４】本発明のいくつかの実施形態によるトランス
フォーマ構造の上面図である。
フォーマ構造の上面図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ポール アーサー レイマン
アメリカ合衆国 32835 フロリダ，オー
ランド，キャノン レーク サークル
7893
(72)発明者 ジェー． ロス トムソン
アメリカ合衆国 34711 フロリダ，クレ
アモント，サマーウッド ドライヴ 556
(72)発明者 モハメッド ララドジ
アメリカ合衆国 34772 フロリダ，セイ
ント クラウド，サー ランセロット サ
ークル 1801
(72)発明者 ミッシェル デー． グリグリオン
アメリカ合衆国 32819 フロリダ，オー
ランド，オールドブリッジ レーン 8600
Ｆターム(参考） 5F033 HH11 HH18 HH21 HH32 HH33
JJ11 JJ18 JJ21 JJ32 JJ33
KK11 KK18 KK21 KK32 KK33
NN06 NN07 PP06 PP27 QQ48
RR04 VV08
5F038 AZ01 AZ04 BH18 CD05 CD13
EZ14 EZ15 EZ20
Claims (43)
- 【請求項１】 内側巻線および外側巻線を備えた集積回
路構造体を形成する方法であって、 上面を有する半導体基板を形成するステップを含み、 外側巻線を形成するステップは、 第１の上側導体層および第１の下側導体層を上面に形成
するステップと、 第１の上側導体層と第１の下側導体層とを相互接続して
螺旋形のインダクタ構造体を形成するステップとを含
み、 第１の上側導体層と第１の下側導体層との間に少なくと
も１つの未接続の導体が存在し、 内側巻線を形成するステップは、 第１の上側導体層と第１の下側導体層との間に第２の上
側導体層および第２の下側導体層を形成するステップ
と、 第２の上側導体層と第２の下側導体層とを相互接続して
螺旋形のインダクタ構造体を形成するステップとを含む
方法。 - 【請求項２】 第１の上側導体層および第１の下側導体
層は、それぞれ複数の第１の上側導電性ストリップおよ
び第１の下側導電性ストリップを含み、複数の第１の上
側導電性ストリップおよび第１の下側導電性ストリップ
は、交差する垂直面に存在し、複数の第１の上側導電性
ストリップの第１の導電性ストリップの第１の末端は、
複数の第１の下側導電性ストリップの第１の導電性スト
リップの第１の末端に重なり、複数の第１の上側導電性
ストリップの第１の導電性ストリップの第２の末端は、
複数の第１の下側導電性ストリップの第２の導電性スト
リップの第２の末端に重なり、複数の第１の上側導電性
ストリップの第１の導電性ストリップの第１の末端と、
複数の第１の下側導電性ストリップの第１の導電性スト
リップの第１の末端とを接続するための第１の実質的に
垂直な導電性バイアを形成するステップをさらに含み、
複数の第１の上側導電性ストリップの第１の導電性スト
リップの第２の末端と、複数の第１の下側導電性ストリ
ップの第２の導電性ストリップの第２の末端とを接続す
るための第２の実質的に垂直な導電性バイアを形成する
ステップをさらに含む、請求項１に記載の方法。 - 【請求項３】 集積回路構造体は複数の金属層を含み、
複数の金属層の１つに第１の下側導体層を形成し、第１
の導体層の上の少なくとも３つの金属層の１つの金属層
に第１の上側導体層を金属層に形成する、請求項１に記
載の方法。 - 【請求項４】 第１の下側導体層の末端をそれに重なる
第１の上側導体層の一端に、少なくとも２つの垂直に整
列した導電性バイアを間に挟むように接続する、請求項
３に記載の方法。 - 【請求項５】 第２の上側導体層および第２の下側導体
層は、それぞれ複数の第２の上側導電性ストリップおよ
び第２の下側導電性ストリップを含み、複数の第２の上
側導電性ストリップおよび第２の下側導電性ストリップ
は、交差する垂直面に存在し、複数の第２の上側導電性
ストリップの第１の導電性ストリップの第１の末端は、
複数の第２の下側導電性ストリップの第１の導電性スト
リップの第１の末端に重なり、複数の第２の上側導電性
ストリップの第１の導電性ストリップの第２の末端は、
複数の第２の下側導電性ストリップの第２の導電性スト
リップの第２の末端に重なり、複数の第２の上側導電性
ストリップの第１の導電性ストリップの第１の末端と、
複数の第２の下側導電性ストリップの第１の導電性スト
リップの第１の末端とを接続するための第１の実質的に
垂直な導電性バイアを形成するステップをさらに含み、
複数の第２の上側導電性ストリップの第１の導電性スト
リップの第２の末端と、複数の第２の下側導電性ストリ
ップの第２の導電性ストリップの第２の末端とを接続す
るための第２の実質的に垂直な導電性バイアを形成する
ステップをさらに含む、請求項１に記載の方法。 - 【請求項６】 集積回路構造体は複数の金属層を含み、
集積回路の少なくとも第２の金属層に第２の下側導体層
を形成し、第２の下側導体層の上の少なくとも１つの金
属層に第２の上側導体層を形成する、請求項１に記載の
方法。 - 【請求項７】 第２の下側導体層の末端をそれに重なる
第２の上側導体層の一端に、少なくとも１つの導電性バ
イアがその間に伸びるように接続する、請求項６に記載
の方法。 - 【請求項８】 半導体基板内に多層トランスフォーマを
形成する方法であって、 半導体基板を設けるステップと、 半導体基板に第１の絶縁層を形成するステップと、 第１の絶縁層に複数の平行する第１のレベルの金属ラン
ナを形成するステップと、 第１の絶縁層に第２の絶縁層を形成するステップと、 第２の絶縁層内に複数の第１の導電性バイアおよび第２
の導電性バイアを形成するステップであって、その下部
末端において、複数の第１の導電性バイアおよび第２の
導電性バイアの各々が、それぞれ複数の第１のレベルの
金属ランナの各々の第１の末端および第２の末端と電気
的に接触するステップと、 第２の絶縁層の上部に複数の第２のレベルの金属ランナ
を形成するステップと、 第２の絶縁層に第３の絶縁層を形成するステップと、 第３の絶縁層内に複数の第３、第４、第５および第６の
導電性バイアを形成するステップであって、複数の第３
の導電性バイアおよび第４の導電性バイアの各々が実質
的に垂直方向に整列するとともに、それぞれ複数の第１
の導電性バイアおよび第２の導電性バイアの１つと電気
的に接触し、複数の第５の導電性バイアおよび第６の導
電性バイアの各々が、それぞれ複数の第２のレベルの金
属ランナの各々の第１の末端部および第２の末端部と電
気的に接触するステップと、 その上部末端において第５の導電性バイアと第６の導電
性バイアを接続する複数の平行する第３のレベルの金属
ランナを形成するステップであって、第３の絶縁層の上
部に複数の第３のレベルの金属ランナを形成するステッ
プと、 第３の絶縁層に第４の絶縁層を形成するステップと、 第４の絶縁層内に複数の第７の導電性バイアおよび第８
の導電性バイアを形成するステップであって、複数の第
７の導電性バイアおよび第８の導電性バイアの各々が、
実質的に垂直方向に整列するとともに、それぞれ複数の
第３の導電性バイアおよび第４の導電性バイアの１つと
電気的に接触するステップと、 その上部末端において第７の導電性バイアと第８の導電
性バイアを接続する複数の平行する第４のレベルの金属
ランナを形成するステップであって、第４の絶縁層の上
部に複数の第４のレベルの金属ランナを形成するステッ
プとを含み、 複数の第４のレベルの金属ランナの各々が連続的な第１
のレベルの金属ランナと交差し、第４のレベルの金属ラ
ンナの第１の末端が、第１、第３および第７の導電性バ
イアにより第１の第１のレベルの金属ランナの第１の末
端と電気的に接続され、第４のレベルの金属ランナの第
２の末端が、第２、第４および第８の導電性バイアによ
り第２の第１のレベルの金属ランナの第２の末端と電気
的に接続され、 複数の第３のレベルの金属ランナの各々が連続的な第２
のレベルの金属ランナを接続し、第３のレベルの金属ラ
ンナの第１の末端が、第５の導電性バイアにより第１の
第２のレベルの金属ランナの第１の末端と電気的に接続
され、第３のレベルの金属ランナの第２の末端部が、第
６の導電性バイアにより第２の第２のレベルの金属ラン
ナの第２の末端部と電気的に接続される方法。 - 【請求項９】 半導体基板は、第４の絶縁層の上に追加
の絶縁層を含み、複数の第１のレベルの金属ランナを第
１の絶縁層の内部またはその上に形成し、複数の第４の
レベルの金属ランナを第１のレベルの金属ランナの上の
少なくとも３つの絶縁層に形成する、請求項８に記載の
方法。 - 【請求項１０】 半導体基板は、第４の絶縁層の上に追
加の絶縁層を含み、複数の第２のレベルの金属ランナを
第２の絶縁層の内部またはその上に形成し、複数の第３
のレベルの金属ランナを第２のレベルの金属ランナの上
の少なくとも１つの絶縁層に形成する、請求項８に記載
の方法。 - 【請求項１１】 半導体基板内に少なくとも２つの多層
同心コイルを形成する方法であって、 半導体基板を設けるステップと、 半導体基板に第１の層の集積体を形成するステップと、 同心軸に沿って、かつ第１の層の集積体の中に複数の実
質的に平行な第１の溝を形成するステップと、 複数の第１の溝の各々の溝の中に導電体を形成し、複数
の第１のレベルの金属ランナを形成するステップと、 第１の層の集積体に重なる第２の層の集積体を形成する
ステップと、 第２の層の集積体の中に複数の第１のバイア孔および第
２のバイア孔を形成するステップであって、複数の第１
のバイア孔および第２のバイア孔の各々が、それぞれ複
数の第１のレベルの金属ランナの各々の第１の末端およ
び第２の末端と接触するステップと、 第２の層の集積体の所定の数の層の中に、複数の第１の
溝から垂直方向にずらせて複数の実質的に平行な第２の
溝を形成するステップであって、複数の第２の溝の水平
面は、複数の第１の溝の水平面と実質的に平行であるス
テップと、 複数の第１のバイア孔および第２のバイア孔の中に導電
体を形成して第１の導電性バイアおよび第２の導電性バ
イアを形成し、複数の第２の溝の中に導電体を形成して
複数の第２のレベルの金属ランナを形成するステップ
と、 第２の層の集積体に重なる第３の層の集積体を形成する
ステップと同様の複数の第３、第４、第５および第６の
バイア孔を第３の層の集積体の中に形成するステップで
あって、複数の第３のバイア孔および第４のバイア孔の
各々は、それぞれ複数の第１のバイア孔および第２のバ
イア孔の１つと垂直方向に整列し、複数の第５のバイア
孔および第６のバイア孔の各々は、それぞれ複数の第２
のレベルの金属ランナの各々の第１の末端および第２の
末端と垂直方向に整列するステップと、 第３の層の集積体の所定の数の層の中に複数の実質的に
平行な第３の溝を形成するステップであって、複数の第
３の溝の各々は、複数の第２のレベルの金属ランナの１
つと整列した第６のバイア孔と、複数の第２のレベルの
金属ランナの次の平行ランナと整列した第５のバイア孔
とを接続するステップと、 複数の第３、第４、第５および第６のバイア孔ならびに
複数の第３の溝の中に導電体を形成して、複数の第３の
導電性バイアおよび第４の導電性バイアを形成するとと
もに、複数の第５の導電性バイアおよび第６の導電性バ
イア、ならびにそれらと電気的に接触する複数の第３の
レベルの金属ランナを形成するステップと、 第３の層の集積体に重なる第４の層の集積体を形成する
ステップと、 同様の複数の第７のバイア孔および第８のバイア孔を第
４の層の集積体の中に形成するステップであって、複数
の第７のバイア孔および第８のバイア孔の各々は、それ
ぞれ複数の第３の導電性バイアおよび第４の導電性バイ
アの１つと垂直方向に整列するステップと、 同様の複数の実質的に平行な第４の溝を第４の層の集積
体の所定の数の層の中に形成するステップであって、複
数の第７のバイア孔および第８のバイア孔の各々は、そ
れぞれ複数の第３の導電性バイアおよび第４の導電性バ
イアの１つと垂直方向に整列するステップと、 第４の層の集積体の所定の数の層の中に同様の複数の実
質的に平行な第４の溝を形成するステップであって、複
数の第４の溝の各々は、複数の第１のレベルの金属ラン
ナの１つと整列した第８のバイア孔と、複数の第１のレ
ベルの金属ランナの次の平行ランナと整列した第７のバ
イア孔とを接続し、複数の第４の溝の水平面は、複数の
第１のレベルの金属ランナの水平面と平行であるステッ
プと、 複数の第７のバイア孔および第８のバイア孔ならびに複
数の第３の溝の中に導電体を形成して複数の第７の導電
性バイアおよび第８の導電性バイア、ならびにそれらと
電気的に接触する複数の第４のレベルの金属ランナを形
成するステップとを含み、 複数の第４のレベルの金属ランナの１つは、第４のレベ
ルの金属ランナの第１の末端において複数の第１、第３
および第７の導電性バイアの１つにより、また第４のレ
ベルの金属ランナの第２の末端において複数の第２、第
４および第８の導電性バイアの１つにより、２つの連続
的な第１のレベルの金属ランナの間に電気的に接続さ
れ、 複数の第３のレベルの金属ランナの１つは、第３のレベ
ルの金属ランナの第１の末端において複数の第５の導電
性バイアの１つにより、また第３のレベルの金属ランナ
の第２の末端において複数の第６の導電性バイアの１つ
により、２つの連続的な第２のレベルの金属ランナの間
に電気的に接続される方法。 - 【請求項１２】 第１の積層体は、下部バリヤ層と誘電
層とを含む、請求項１１に記載の方法。 - 【請求項１３】 バリヤ層の物質は、タンタル、窒化タ
ンタル、チタンおよび窒化チタンの中から選択される、
請求項１２に記載の方法。 - 【請求項１４】 誘電層の物質は、比誘電率が約３．０
未満の物質を含む、請求項１２に記載の方法。 - 【請求項１５】 誘電層の物質は、二酸化ケイ素を含
む、請求項１２に記載の方法。 - 【請求項１６】 第１の積層体は、誘電層に重なるハー
ド・マスク層をさらに含み、複数の第１の溝は、ハード
・マスク層を通じてパターニングおよびエッチングを行
うことによって形成される、請求項１２に記載の方法。 - 【請求項１７】 複数の第１、第２、第３および第４の
溝、ならびに複数の第１、第２、第３、第４、第５、第
６、第７および第８のバイア孔は、基部層にフォトレジ
スト層を配置し、フォトレジスト材を通じてパターニン
グおよびエッチングを行うことによって形成される、請
求項１１に記載の方法。 - 【請求項１８】 複数の第１のレベルの金属ランナを形
成するステップは、 複数の第１の溝の各々の内面に沿ってバリヤ層を形成す
るステップと、 バリヤ層に隣接するシード層を形成するステップと、 複数の第１の溝の各々に金属を電気メッキするステップ
と、 基板の上面を平滑化するステップとを含む、請求項１１
に記載の方法。 - 【請求項１９】 バリヤ層の物質は、タンタル、窒化タ
ンタル、チタンおよび窒化チタンの中から選択され、バ
リヤ層は化学蒸着によって形成される、請求項１８に記
載の方法。 - 【請求項２０】 シード層の物質は銅を含み、シード層
は化学蒸着によって形成される、請求項１８に記載の方
法。 - 【請求項２１】 金属は銅を含む、請求項１８に記載の
方法。 - 【請求項２２】 第２、第３、第４の層の積層体は、 下部バリヤ層と、 下部バリヤ層に重なる第１の誘電層と、 第１の誘電層に重なるエッチング停止層と、 エッチング停止層に重なる第２の誘電層とを含む、請求
項１１に記載の方法。 - 【請求項２３】 下部バリヤ層の物質は、タンタル、窒
化タンタル、チタンおよび窒化チタンの中から選択され
る、請求項２２に記載の方法。 - 【請求項２４】 第１および第２の誘電層の物質は、比
誘電率が約３．０未満の物質を含む、請求項２２に記載
の方法。 - 【請求項２５】 第１および第２の誘電層の物質は、二
酸化ケイ素を含む、請求項２２に記載の方法。 - 【請求項２６】 第２、第３および第４の積層体は、第
２の誘電層に重なるハード・マスク層をさらに含み、複
数の第２、第３および第４の溝、ならびに複数の第１、
第２、第３、第４、第５、第６、第７および第８のバイ
ア孔は、ハード・マスク層を通じてパターニングおよび
エッチングを行うことによって形成される、請求項２２
に記載の方法。 - 【請求項２７】 所定の数の第２、第３および第４の層
の積層体は第２の誘電層を含む、請求項１１に記載の方
法。 - 【請求項２８】 複数の第１、第２、第３および第４の
導電性バイアを形成するステップは、 導電性バイアが形成される層の積層体にマスク層を形成
するステップと、 マスク層にパターニングおよびエッチングを行ってバイ
ア孔を形成するステップと、 バリヤ層にシード層を形成するステップと、 バイア孔に金属を電気メッキするステップと、 上面を平滑化するステップとをさらに含む、請求項１１
に記載の方法。 - 【請求項２９】 バリヤ層の物質は、タンタル、窒化タ
ンタル、チタンおよび窒化チタンの中から選択され、バ
リヤ層は化学蒸着によって形成される、請求項２８に記
載の方法。 - 【請求項３０】 シード層の物質は銅を含み、シード層
は化学蒸着によって形成される、請求項２８に記載の方
法。 - 【請求項３１】 複数の第５のバイア孔および第６のバ
イア孔ならびに第３の溝の中に導電体を形成するステッ
プは、 複数の第５のバイア孔および第６のバイア孔の各々なら
びに第３の溝の中にバリヤ層を形成するステップと、 バリヤ層に重なるシード層を形成するステップと、 複数の第５のバイア孔および第６のバイア孔の各々なら
びに第３の溝に金属を電気メッキするステップと、 基板の上面を平滑化するステップとをさらに含む、請求
項１１に記載の方法。 - 【請求項３２】 バリヤ層の物質は、タンタル、窒化タ
ンタル、チタンおよび窒化チタンの中から選択され、バ
リヤ層は化学蒸着によって形成される、請求項３１に記
載の方法。 - 【請求項３３】 シード層の物質は銅を含み、シード層
は化学蒸着によって形成される、請求項３１に記載の方
法。 - 【請求項３４】 複数の第７のバイア孔および第８のバ
イア孔ならびに第４の溝の中に導電体を形成するステッ
プは、 複数の第７のバイア孔および第８のバイア孔の各々なら
びに第４の溝の中にバリヤ層を形成するステップと、 バリヤ層に重なるシード層を形成するステップと、 複数の第７のバイア孔および第８のバイア孔の各々なら
びに第４の溝に金属を電気メッキするステップと、 基板の上面を平滑化するステップとをさらに含む、請求
項１１に記載の方法。 - 【請求項３５】 バリヤ層の物質は、タンタル、窒化タ
ンタル、チタンおよび窒化チタンの中から選択され、バ
リヤ層は化学蒸着によって形成される、請求項３４に記
載の方法。 - 【請求項３６】 シード層の物質は銅を含み、シード層
は化学蒸着によって形成される、請求項３４に記載の方
法。 - 【請求項３７】 第１、第２、第３および第４のレベル
の金属ランナの各々は、半導体基板の上面にＬ字形構造
体を含み、各々のＬ字形構造体は、ショート・レッグ部
およびロング・レッグ部を含む。 - 【請求項３８】 複数の第１のレベルの金属ランナのう
ちの１つのショート・レッグ部が、第２、第４および第
８の導電性バイアを介して複数の第４のレベルの金属ラ
ンナのうちの隣接する１つのロング・レッグ部と電気的
に接続され、複数の第２のレベルの金属ランナのうちの
１つのショート・レッグ部が、第６の導電性バイアを介
して、複数の第３のレベルの金属ランナのうちの隣接す
る１つのロング・レッグ部と電気的に接続される、請求
項３７に記載の方法。 - 【請求項３９】 複数の第１のレベルの金属ランナの１
つを含む平面と、第４のレベルの金属ランナの１つを含
む平面とが鋭角で交差し、複数の第２のレベルの金属ラ
ンナの１つを含む平面と、第３のレベルの金属ランナの
１つを含む平面とが鋭角で交差する、請求項１１に記載
の方法。 - 【請求項４０】 複数の接続された第１のレベルの金属
ランナと第４のレベルの金属ランナが、０でないインダ
クタンスを有する第１の螺旋構造体を形成し、複数の接
続された第２のレベルの金属ランナと第３のレベルの金
属ランナが、０でないインダクタンスを有する第２の螺
旋構造体を形成し、第１および第２の螺旋構造体によっ
て生成された磁場がトランスフォーマ作用を生じる、請
求項１１に記載の方法。 - 【請求項４１】 半導体基板は複数の金属層を有し、複
数の第１のレベルの金属ランナは、複数の金属層の１つ
の金属層の中に形成され、複数の第４のレベルの金属ラ
ンナは、複数の第１のレベルの金属ランナの上の少なく
とも３つの金属層に形成され、複数の第２のレベルの金
属ランナは、複数の第１のレベルの金属ランナと第４の
レベルの金属ランナの間の複数の金属層の１つの金属層
の中に形成され、複数の第３の金属ランナは、複数の第
２のレベルの金属ランナの上の少なくとも１つの層に形
成される、請求項１１に記載の方法。 - 【請求項４２】 半導体基板と、 外側コイルと、 前記外側コイルの内側に配置された内側コイルとを備
え、 前記外側コイルは、 前記半導体基板に重なる複数の平行する第１の導電性ス
トリップと、 複数の第１の導電性ストリップの各々のストリップの第
１の末端と電気的に接続された１つまたは複数の導電性
バイアの第１の集積体と、 複数の第１の導電性ストリップの各々のストリップの第
２の末端と電気的に接続された１つまたは複数の導電性
バイアの第２の集積体と、 第２の導電性ストリップが、２つの連続的な第１の導電
性ストリップの間に配置されそれらを接続するように、
複数の第１の導電性ストリップのうちの第１の１つのス
トリップと電気的に接続された１つまたは複数の導電性
バイアの第１の集積体の最上位のバイアと電気的に接続
された第１の末端と、複数の第１の導電性ストリップの
うちの第２の１つのストリップと電気的に接続された１
つまたは複数の導電性バイアの第２の集積体の最上位の
バイアと電気的に接続された第２の末端とを有する、複
数の平行する第２の導電性ストリップとをさらに備え、 前記内側コイルは、 前記半導体基板に重なる複数の平行する第３の導電性ス
トリップと、 複数の第３の導電性ストリップの各々のストリップの第
１の末端と電気的に接続された１つまたは複数の導電性
バイアの第３の集積体と、 複数の第３の導電性ストリップの各々のストリップの第
２の末端と電気的に接続された１つまたは複数の導電性
バイアの第４の集積体と、 第４の導電性ストリップが、２つの連続的な第３の導電
性ストリップの間に配置されそれらを接続するように、
複数の第３の導電性ストリップのうちの第１の１つのス
トリップと電気的に接続された１つまたは複数の導電性
バイアの第３の集積体の最上位のバイアと電気的に接続
された第１の末端と、複数の第３の導電性ストリップの
うちの第２の１つのストリップと電気的に接続された１
つまたは複数の導電性バイアの第４の集積体の最上位の
バイアと電気的に接続された第２の末端とを有する、複
数の平行する第４の導電性ストリップとをさらに備えた
集積回路構造体。 - 【請求項４３】 複数の絶縁層と、その間に複数の導電
層とを有する半導体基板と、 外側巻線と、 前記外側巻線の内側に少なくとも部分的に配置された内
側巻線とを備え、 前記外側巻線は、 ランナ導電部と垂直導電部とをさらに備え、 半導体基板の下部導電層に下側ランナ部が形成され、 下側ランナ部の上の少なくとも３つの導電層に上側ラン
ナ部が形成され、 垂直方向に整列した２つ以上の第１のバイア部は、第１
の下側ランナ部の第１の末端と、それに重なる第１の上
側ランナ部の第１の末端との間の電気的接続を果たし、 垂直方向に整列した２つ以上の第２のバイア部は、第２
の下側ランナ部の第１の末端と、それに重なる第１の上
側ランナ部の第２の末端との間の電気的接続を果たし、 前記外側巻線は、 ランナ導電部と垂直導電部とをさらに備え、 半導体基板の下部導電層に下側ランナ部が形成され、 前記下側ランナ部の上の少なくとも１つの導電層に上側
ランナ部が形成され、 垂直方向に整列した２つ以上の第１のバイア部は、第１
の下側ランナ部の第１の末端と、それに重なる第１の上
側ランナ部の第１の末端との間の電気的接続を果たし、 垂直方向に整列した２つ以上の第２のバイア部は、第２
の下側ランナ部の第１の末端と、それに重なる前記第１
の上側ランナ部の第２の末端との間の電気的接続を果た
すマルチレベル集積回路構造体。
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