JP4903971B2 - 半導体基板に形成された多層インダクタ - Google Patents
半導体基板に形成された多層インダクタ Download PDFInfo
- Publication number
- JP4903971B2 JP4903971B2 JP2002291750A JP2002291750A JP4903971B2 JP 4903971 B2 JP4903971 B2 JP 4903971B2 JP 2002291750 A JP2002291750 A JP 2002291750A JP 2002291750 A JP2002291750 A JP 2002291750A JP 4903971 B2 JP4903971 B2 JP 4903971B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductive
- forming
- metal
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 93
- 239000002184 metal Substances 0.000 claims description 93
- 238000000034 method Methods 0.000 claims description 59
- 230000004888 barrier function Effects 0.000 claims description 38
- 239000000463 material Substances 0.000 claims description 35
- 239000004020 conductor Substances 0.000 claims description 28
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 27
- 229910052802 copper Inorganic materials 0.000 claims description 27
- 239000010949 copper Substances 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 238000009713 electroplating Methods 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 7
- 229910052715 tantalum Inorganic materials 0.000 claims description 7
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 7
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 7
- 239000010936 titanium Substances 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 238000001465 metallisation Methods 0.000 claims description 4
- 238000009499 grossing Methods 0.000 claims 3
- 230000001154 acute effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 95
- 238000004519 manufacturing process Methods 0.000 description 24
- 238000004804 winding Methods 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000004891 communication Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 3
- 235000014653 Carica parviflora Nutrition 0.000 description 2
- 241000243321 Cnidaria Species 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000002500 effect on skin Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
本特許出願は、２００１年６月２８日に提出され、出願番号６０／３０１，２８５が与えられた仮特許出願に対する優先権を主張するものである。
【０００２】
【発明の属する技術分野】
本発明は、一般には集積回路基板上に形成されたインダクタに関し、より詳細には、集積回路基板の少なくとも３つの金属層に及ぶコアを有するインダクタに関する。
【０００３】
【従来の技術】
無線通信における最近の進歩、ならびにより小型の無線通信装置に対する需要により、無線通信電子装置の最適化および小型化に向けて多大な努力がなされてきた。これらの装置の受動的構成要素（インダクタ、キャパシタ、トランスフォーマなど）は、装置の動作において必要な役割を果たすため、当該構成要素の小型化、およびその製造効率の改善に向けて努力がなされている。
【０００４】
電子通信装置の性能において不可欠な役割を果たすインダクタは、典型的には、磁性体または絶縁体から構成されるコアを覆う複数の巻線を含む電磁構成要素である。磁気コアを使用するとより高いインダクタンス値が得られる。インダクタンスは、実質的にコイル巻き線の数にも影響され、インダクタンス値は、特に巻き線の数の二乗に比例する。インダクタンスは、コアの半径および他の物理的要因にも影響される。従来のインダクタは、螺旋（管形とも呼ばれる）またはトロイドとして形成される。
【０００５】
使用通信周波数をより高い周波数帯域に連続的に割り当てると、渦電流および表皮効果損失が大きくなることによりインダクタの損失が増加する。比較的低い周波数で動作するデバイスに使用する場合は、特定の能動デバイスを採用することによってインダクタをシミュレートすることが可能である。しかし、シミュレートされたインダクタは、より高い周波数を実現するのが困難で、ダイナミック・レンジが限定され、付加的で望ましくないノイズを動作回路にもたらす。
【０００６】
Ｑ（または品質係数）は、重要なインダクタの効果尺度である。Ｑは、誘導リアクタンスと誘導抵抗の比の測定値である。高Ｑインダクタは、インダクタ電流を入力信号周波数の関数としてグラフ化した場合に狭いピークを示し、そのピークは、インダクタが共鳴する周波数を示す。高Ｑインダクタは、狭い帯域幅で動作する周波数依存回路での使用において特に重要である。Ｑ値は、インダクタ抵抗の逆関数であるため、抵抗を最小限にしてＱを高めることが特に重要である。
【０００７】
たいていのパーソナル通信装置は、シリコンや砒化ガリウムなどの半導体技術を使用して作製された集積回路能動構成要素を取り入れている。従来技術では、シリコン系集積回路作製方法への適合性を達成するために開発された（トロイド形または螺旋形を含む）特定の集積平面インダクタが教示されている。しかしながら、当該平面インダクタは、損失が大きく、対象とする使用周波数でのＱ係数が低い。これらの損失およびＱ係数の低下は、一般には、寄生的キャパシタンスによって生じる誘電損失、および薄くて比較的固有抵抗の高い導体の使用による抵抗損失に起因するものと考えられる。従来の平面インダクタの他の短所は、半導体基板表面に垂直な磁場線に起因する。これらの閉ループ磁場線は、インダクタの上側、側方および下側の物質に入り込む。誘電体の浸透によって、誘電損失が増加するとともに、インダクタのＱ係数が低下する。また、インダクタが、シリコン内に形成された下側の能動回路要素から十分離れた位置に配置されていなければ、インダクタの磁場が電流を誘導するため、下側の能動構成要素の動作が妨害される。
【０００８】
集積回路能動装置が小さくなり、より高速で動作するようになると、配線システムが装置信号に処理遅れを付加することはなくなる。従来のアルミニウム金属配線を使用すると、配線が長くなるとともに配線断面が小さくなって配線抵抗を大きくするため、回路の動作速度が制限される。また、アルミニウム表面とシリコン表面の間の接触抵抗が比較的小さいことにより、回路構成要素の数が増えるに従って全抵抗が著しく大きくなる。アスペクト比が大きなアルミニウムをバイアおよびプラグに蒸着するのは困難である（ただし、アスペクト比はプラグの厚さの直径に対する比として定められる）。
【０００９】
これらの欠点を考慮すると、アルミニウムよりすぐれた導電体であり（アルミニウムの抵抗が３．１マイクロ・オームであるのに対して１．７マイクロ・オーム）、エレクトロマイグレーションの影響が小さく、より低温で積層でき（それによってデバイス・ドーパント分布に対する悪影響が防止され）、高アスペクト比のプラグ材料の使用に適するといった理由から、配線に銅が選択される傾向にある。銅相互接続は、化学気相堆積、スパッタリング、電気めっきおよび電解めっきによって形成できる。
【００１０】
ダマシーン処理は、能動デバイスの銅配線を形成するための一技術である。表面の誘電層に溝を形成し、次いでそこに銅材を蒸着する。通常は、溝を十分に満たし、表面を再平滑化するために化学および機械的研磨ステップを必要とする。この処理は、典型的なパターンおよびエッチング処理にもたらされる寸法変動を防ぐため、優れた寸法制御を与えるものである。二重ダマシーン処理はダマシーン処理を拡大したもので、銅から下側の導電バイアと配線溝の両方を同時に形成する。まずプラグ・バイアを形成し、次に金属溝を形成する。次の金属積層ステップでは、バイアと溝の両方を満たし、一体の金属層を形成する。化学および機械的研磨ステップでは、上面または基板を平滑化する。
【００１１】
米国特許第６，００８，１０２号には、従来の多重パターニング、エッチングおよび積層ステップによって形成された銅層を使用して三次元または螺旋形のインダクタを形成する１つの方法が記載されている。溝の形成および充填とは別のステップで多重接続バイアを形成し、金属を充填する。
【００１２】
【発明が解決しようとする課題】
半導体基板上のインダクタならびに能動デバイスの製作をさらに進歩させるために、従来の集積回路の金属層に当該インダクタを形成するための構成および処理であって、インダクタのコア領域が従来技術のインダクタより大きいために、より高いインダクタンス値およびより高いＱの効果尺度が得られる構成および処理を提供する。また、本発明の教示に従って形成されたインダクタは、集積回路の比較的小さな領域に低い抵抗（よって高いＱ値）を有するため望ましい。当該インダクタを形成するための１つの技術としては、二重ダマシーン処理がある。
【００１３】
【課題を解決するための手段】
本発明の一実施形態によれば、能動構成要素が既に形成された半導体基板の基礎を成す複数の平行下側導電性ストリップを形成する。各々の下側導電性ストリップの対向する第１および第２のエッジに第１および第２の垂直導電性バイア孔を形成し、バイア孔の内部に導電体を積層して第１および第２の導電性バイアを形成する。２つの追加のバイア孔を第１および第２の導電性バイアと垂直方向に整列するように形成し、それを金属で満たして第３および第４の導電性バイアを形成する。次いで、１つの上側導電性ストリップの第１のエッジが下側導電性ストリップの第１のエッジに重なり、２つのエッジが第１および第３の導電性バイアによって接続されるように、上側導電性ストリップの平面が下側導電性ストリップの平面と交差する複数の上側導電性ストリップを形成する。上側導電性ストリップの第２のエッジは、次の平行下側導電性ストリップの第２のエッジに重なり、これらのエッジは第２および第４の導電性バイアによって電気的に接続される。したがって、インダクタは、個々の巻線からなる螺旋体を含む。
【００１４】
本発明の他の実施形態によれば、既存の基板に重なる誘電層の第１の多層集積体に複数の平行する下側ダマシーン溝または窓を形成する。溝に銅を充填する。各々の下側ダマシーン溝の各エッジと電気的に接続する２つの垂直導電性バイアを形成し、そこに銅を積層する。次に、二重ダマシーン処理により、第１の集積体に重なる絶縁層の第２の多層集積体に追加の複数のバイアおよび上側溝を形成する。下側ダマシーン溝の垂直面は、上側ダマシーン溝の垂直面と交差する。上側溝の各々に関連する一対のバイアと、下側溝に接続される形成済みのバイアとを垂直方向に整列させる。追加の複数のバイアおよび上側溝に、好ましくは電気メッキによって銅を積層し、その表面に化学および機械的な研磨ステップを施す。下側ダマシーン溝と上側ダマシーン溝の平面が交差するため、導電性バイアによって接続された上側および下側ダマシーン溝の螺旋体が形成される。
【００１５】
本発明の詳細な説明、および添付の図面に照らし合わせて考察すると、本発明をより容易に理解することができるとともに、そのさらなる利点および使用法がより明らかになるであろう。
【００１６】
一般的慣習に従って、それぞれ記載のデバイス特徴は正確な縮尺に基づいて描かれているわけではなく、本発明に関わる具体的な特徴を強調するように描かれている。図面および本文を通じて、同様の符号は同様の構成要素を表す。
【００１７】
【発明の実施の形態】
本発明によるインダクタを形成するための１つの方法は、図１に示されるように、従来の方法では複数の能動要素を含む既存の集積回路基板１０上にに複数の絶縁層を形成するところから開始される。典型的には、従来の作製方法におけるこの時点では、能動デバイスに金属配線が形成されず、能動デバイス領域にアクセスするためのバイアまたは窓のみが形成されていた。バリヤ層２０が半導体基板１０の表面に重なり、そのバリヤ層２０は好ましくはタンタル、窒化タンタル、チタンまたは窒化チタンで形成される。次に、好ましくは比較的低誘電率の物質から形成された絶縁層２２をバリヤ層２０に形成する。低誘電率の酸化ケイ素、黒色ダイアモンドおよびサンゴは、絶縁層２２の好適な候補である。二酸化ケイ素の比誘電率は約３．９である。したがって、低比誘電率とは、一般に約３．０未満であると考えられる。低誘電率の材料は、内側層キャパシタンスを低下させるため、信号間の潜在的なクロストークも低下させるが、他の実施形態では、従来の酸化ケイ素を使用することが可能である。バリヤ層２０および絶縁層２２は、化学蒸着によって形成することができる。
【００１８】
絶縁層２２に重なる層２４は二酸化ケイ素のハード・マスクを含む。ハード・マスクの下の１つまたは複数の層をエッチングするために、ハード・マスク上にフォトレジスト材を塗布し、フォトレジストをパターニングし、次いでそのパターンをフォトレジストからハード・マスクに転写させる。フォトレジストを除去し、ハード・マスク・パターンを使用してエッチング・ステップを実行する。この処理は、エッチングされた特徴に対する優れた寸法制御を有利に提供する。ハード・マスクの代わりに、従来的なフォトレジスト・パターニング・ステップやエッチング・ステップを利用できる。いずれの場合も、図２に示されるように、好適なエッチング液を使用することによって、絶縁層２２およびハード・マスク層２４に窓または溝３０が形成される。次いで、溝３０の底部におけるバリヤ層２０の露出領域をエッチングによって除去する。上面図では、溝３０は円形または楕円形になる。一般に、パターニングおよびエッチング・ステップでは、角の尖った形状の構造体は形成されないため、上面から見た場合の窓および溝は円形や楕円形であるか、または比較的真っ直ぐなエッジを有し、エッジ巻の角が丸まっている。
【００１９】
図３を参照すると、バリヤおよびシード層３２が配置されている。典型的には、これは２つのステップで達成される。まず、溝３０にバリヤ材をスパッタする。タンタル、窒化タンタル、チタンおよび窒化チタンはバリヤ層の候補になる。次に、好ましくはスパッタリングによって薄い銅シード層を蒸着する。該シード層は、電気メッキ銅に対する開始層として必要である。バリヤおよびシード層３２のバリヤ材およびシード材も、従来の化学蒸着法および電気メッキ法によって蒸着することが可能である。ここで、好ましくは銅を電気メッキすることによって金属１のランナ層３４を形成する。電気メッキは、低温で、かつ比較的安価に行うことができるため特に有利である。低温積層の特徴は、半導体基板の活性領域におけるドーパント・プロフィルの変化を避けることができるため有利である。次いで、基板を化学および電気的に研磨して、金属１のランナ３４以外のすべての領域から電気メッキ銅を除去する。絶縁層に銅層を蒸着する処理は、ダマシーン処理として知られる。該処理は、バイアおよび配線が２つのステップで形成される従来の金属パターンおよびエッチング処理にもたらされる変動を排除するため、優れた寸法制御を与えるものである。ダマシーンおよび二重ダマシーン処理の詳細は、本願に引用して援用する以下の文献、すなわちＣ．Ｋ．Ｈｕ他、ＶＬＳＩに関するＭＲＳシンポジウム回報（Ｐｒｏｃｅｅｄｉｎｇｓ ＭＲＳ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ）第５巻、ｐ．３６９（１９９０年）；Ｂ．Ｌｕｔｈｅｒ他、ＶＭＩＣ回報（Ｐｒｏｃｅｅｄｉｎｇｓ ＶＭＩＣ）、第１０巻、ｐ．１５（１９９４年）；Ｄ．Ｅｄｅｌｓｔｅｉｎ、ＥＣＳ回報（Ｐｒｏｃｅｅｄｉｎｇｓ ＥＣＳ Ｍｔｇ．、第９６−２巻、ｐ．３３５（１９９６年）に記載されている。
【００２０】
特定の回路構成では、基板における下側の能動デバイス領域に金属１のランナ３４を接続することが必要になる。例えば、金属１のランナの一端は、回路内の他の構成要素に接続するためのインダクタ端末としての役割を果たす。これは、まず金属１のランナの一端を下側デバイス領域に接続するためのバイア孔を形成することによって、二重ダマシーン処理により達成できる。第２のステップでは窓３０を形成し、第３のステップではバイア孔および溝３０を同時に満たして導電性バイアおよび金属１のランナ３４を形成する。この技術により、金属１のランナ３４が下側デバイス領域に接続される。従来の方法によって導電性バイアを形成し、次いでそれと電気的に接触する金属１のランナ３４を形成することもできる。
【００２１】
ここで、図４に示されるように、金属１のランナ３４、ならびに層２０、２２および２４の近隣領域に四層積層体を形成する。まず、図示されるように（好ましくは窒化チタンの）バリヤ層４０を配置する。好ましくは比較的低誘電率の絶縁層４２をバリヤ層４０に形成し、この絶縁層４０は低誘電率の二酸化ケイ素、黒色ダイアモンドまたはサンゴを含む。低誘電率の物質を使用すると、層間キャパシタンスおよび層間クロストークを減少させるのに有利であるが、絶縁層４２が低誘電率の物質を含む必要はない。例えば窒化シリコンで形成されたエッチング停止層４８を絶縁層４２に形成する。好ましくは低誘電率の他の絶縁層５０をエッチング停止層４８に形成する。ハード・マスク層５２を絶縁層５０に形成する。上述したように、ハード・マスク層５２の代わりに、従来のフォトレジストおよびマスキング材を用いることができる。
【００２２】
図５を参照すると、ハード・マスク層５２を採用するマスキング・ステップでは、バリヤ層４０に向かって下側に伸びるバイア孔６０および６２が形成される領域を定める。バイア孔６０および６２を通じて露出したバリヤ層４０の領域をエッチングによって除去する。その作製方法におけるこの時点では、金属２と下側のデバイス領域とを接続する配線を必要とする集積回路の他の領域が存在する可能性が高いため、バイア孔６０および６２が形成されるときにこれらの配線のためのバイア孔をパターニングおよびエッチングする。この時点において、図５に示される金属１のランナ３４を半導体基板の前面と平行に配置することができるため（ただし、これは必ずしも必要とされない）、バイア孔６０（および以下に説明するその上のすべての要素）、ならびにバイア孔６２（およびその上に形成されるすべての要素）が同一の垂直面に存在することに留意されたい。図１０を参照のこと。
【００２３】
図６に示されるように、バリヤおよびシード層６４をバイア孔６０および６２の中に配置する。方法および材料は、図３のバリヤおよびシード層３２について説明したのと同じである。次いで、バイア孔６０および６２内に銅を電気メッキした後、化学および機械的研磨ステップを実施して上面を平滑化するのが好ましい。この時点において、バイア孔６０および６２の下側の銅領域を導電性バイア６５および６６とする。バイア孔６０および６２の上側領域における銅物質を、それぞれ金属２のバイア層６７および６８とする。
【００２４】
図７に示されるように、既存の層に多層積層体を形成し、好ましくは、個々の層の物質と図４について述べた多層積層体に使用される物質とが同一となる。特に、順次形成される層は、バリヤ層７０と、（好ましくは低誘電率の物質を含む）絶縁層７２と、エッチング停止層７４と、（やはり好ましくは低誘電率の物質を含む）絶縁層７６と、ハード・マスク層７８とを含む。表面をパターニングおよびエッチングするためのハード・マスク層７８を用いて、バイア孔８４および８６をそこに形成する。バイア孔８４および８６内のバリヤ層７０の露出領域を除去する。この時点において、金属２のバイア層６７および６８の上面を、それぞれバイア孔８４および８６と整列させる。次に、図８に示されるように、基板に溝１００を形成する。溝１００は、エッチング停止層７４に向かって下側に伸びている。好ましい実施形態において、エッチング停止層７４でエッチング処理を効果的に停止するために、エッチング処理を監視して、材料からエッチングされる複製物を分析する。この場合は、エッチング停止層７４の物質が検出されたときにエッチング処理が終了する。その結果、溝１００は、単にエッチング停止層７４に向かって下側に伸びる。溝１００は金属１のランナ３４と同じ平面に存在しないことに留意されたい。その代わり、溝１００の端部１０１は図８の前景に位置し、端部１０２は後景に位置する。この方向づけは図１０の上面図に明確に示されている。したがって、以下に説明するように、後に溝１００に形成される導電体が、連続する２つの金属１のランナを接続することになる。
【００２５】
図９に示されるように、バリヤおよびシード層１０４を配置して、絶縁層への銅の拡散を制限するとともに、続く銅の電気メッキ処理のためのシード材を供給する。エッチング停止層７４がバリヤとしての役割を果たすため、溝１００の底面にバリヤ層を形成する必要はなく、また第３のレベルのバイア８４および８６の側壁から水平方向に銅が電気メッキされるため、メッキ用シード層を必要としない。次いで、図９に示されるように、銅を積層、好ましくは電気メッキし、バイア孔８４および８６を埋めて導電性バイア１０６および１０７、金属３のバイア層１０８および１０９ならびに金属３のランナ１１０をその間に形成する。次いで、その構造体を化学的および機械的に研磨して、望ましくない領域から銅を除去するとともに上面を平滑化する。
【００２６】
上述したように、金属３のランナ１０８は、金属１のランナ３４と同じ垂直面に存在しない。さらに、図１０の上面図に示すように接続された、平行に方向付けられた複数の金属１のランナ３４および金属３のランナ１１０が存在し、接続構造がＺ形構造を形成する。本実施形態において、金属１のランナ３４はＩ形で、金属１および金属３のランナ３４および１０８の組合せは、上から見ると文字「Ｚ」に似ている。したがって、金属３のランナ１０８は、（導電性バイア６６と、金属２のバイア層６８と、導電性バイア１０７と、金属３のバイア層１０９とを含む）垂直の導電性積層体１２０、ならびに（導電性バイア６５と、金属２のバイア層６７と、導電性バイア１０６と、金属３のバイア層１０８とを含む）垂直の導電性積層体１２２を介して金属１のランナ３４を接続する接続構造体としての役割を果たす。さらに他の実施形態では、金属１および金属３のランナ３４および１０８を代替的なジグザグ・パターンで接続して、連続導電構造体を形成する。図１１を参照のこと。
【００２７】
図１２の実施形態において、金属１のランナ３４はＬ字形で、ショート・レッグが後方に伸びて、導電性バイア６６と、金属２のバイア層６８と、導電性バイア１０７と、金属３のバイア層１０９とを含む垂直導電性積層他１２０により金属３のランナ１０８と接触する。図示されているように、金属３のランナ１０８もＬ字形で、ショート・レッグが、導電性バイア６５と、金属２のバイア層６７と、導電性バイア１０６と、金属３のバイア層１０８とを含む、導電性積層体１２２を介して隣接する金属１のランナ３４と電気的に接続されている。
【００２８】
図面およびそれに伴う本明細書の説明は、集積回路の金属１および金属３の層におけるインダクタの金属最下層および最上層の配置を示すものであるが、インダクタが他の金属層に及ぶように、例えば巻線の下側を金属２の層内に、また巻線の上側を金属４の層または金属５の層の中に配置できるような本発明の新奇の特徴を応用することが可能である。異なる金属層または異なる数の金属層を配置した他の実施形態も本発明の範囲に含まれるものと考えられる。さらに、一実施形態では、ダマシーン処理を用いて、本発明によるインダクタが形成されるが、本発明はこの技術の使用に限定されるものではない。
【００２９】
ダマシーン処理を用いて、本発明によるインダクタの形成を説明したが、本発明はこれに限定されるものではない。上側および下側巻線部を形成する金属層が少なくとも３つの金属層に及ぶ垂直バイアによって接続される、すなわち上側または下側巻線部を形成するのに少なくとも１つの金属層を使用しない従来の金属蒸着およびエッチング・ステップを用いてインダクタを形成するも可能である。
【００３０】
有利にも、本発明の教示に従って形成された多層インダクタは、ＣＭＯＳバックフロー（すなわち配線）処理に適応可能で、ＣＭＯＳデバイスの作製する方法において追加のマスキング・ステップを一切必要としない。導電構造体は銅で形成されているため、得られる導体は、アルミニウムで形成されたものより比較的抵抗が小さく、したがってＱが高くなる。インダクタの断面積が大きくなるのは、基板の異なるレベルにそれぞれの金属層（例えば金属１から金属３の層、または金属３から金属５の層）を使用することに起因し、それによってインダクタンス値が高くなる。上述の処理ステップによって示されるように、該インダクタは、他の能動要素を有するチップ内であっても、あるいは共通基板上に構成されるマルチ・モジュール・デバイスの一部としても高度な統合性を有する。インダクタ構造体に使用する導電体の量を減少させると、渦電流損失が小さくなる、また、インダクタ構造の小型化により磁気回路線の密度が大きくなるため、インダクタンスが高くなり、集積回路の近隣領域に対する影響が減じられる。
【００３１】
半導体基板上に薄膜多層高Ｑトランスフォーマを形成するのに有用な構成および方法を説明した。本発明の具体的な用途を示したが、ここに開示された原理は、本発明を様々な方法で、かつ様々な回路構造で実践するための基礎を与えるものである。任意の２つの金属層を使用してトランスフォーマ巻線を形成することを含めて、本発明の範囲内で数多くの変更が可能である。本発明は特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【図１】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図２】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図３】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図４】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図５】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図６】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図７】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図８】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図９】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図１０】本発明の教示に従って形成された代替的なインダクタ構造の上面図である。
【図１１】本発明の教示に従って形成された代替的なインダクタ構造の上面図である。
【図１２】本発明の教示に従って形成された代替的なインダクタ構造の上面図である。
本特許出願は、２００１年６月２８日に提出され、出願番号６０／３０１，２８５が与えられた仮特許出願に対する優先権を主張するものである。
【０００２】
【発明の属する技術分野】
本発明は、一般には集積回路基板上に形成されたインダクタに関し、より詳細には、集積回路基板の少なくとも３つの金属層に及ぶコアを有するインダクタに関する。
【０００３】
【従来の技術】
無線通信における最近の進歩、ならびにより小型の無線通信装置に対する需要により、無線通信電子装置の最適化および小型化に向けて多大な努力がなされてきた。これらの装置の受動的構成要素（インダクタ、キャパシタ、トランスフォーマなど）は、装置の動作において必要な役割を果たすため、当該構成要素の小型化、およびその製造効率の改善に向けて努力がなされている。
【０００４】
電子通信装置の性能において不可欠な役割を果たすインダクタは、典型的には、磁性体または絶縁体から構成されるコアを覆う複数の巻線を含む電磁構成要素である。磁気コアを使用するとより高いインダクタンス値が得られる。インダクタンスは、実質的にコイル巻き線の数にも影響され、インダクタンス値は、特に巻き線の数の二乗に比例する。インダクタンスは、コアの半径および他の物理的要因にも影響される。従来のインダクタは、螺旋（管形とも呼ばれる）またはトロイドとして形成される。
【０００５】
使用通信周波数をより高い周波数帯域に連続的に割り当てると、渦電流および表皮効果損失が大きくなることによりインダクタの損失が増加する。比較的低い周波数で動作するデバイスに使用する場合は、特定の能動デバイスを採用することによってインダクタをシミュレートすることが可能である。しかし、シミュレートされたインダクタは、より高い周波数を実現するのが困難で、ダイナミック・レンジが限定され、付加的で望ましくないノイズを動作回路にもたらす。
【０００６】
Ｑ（または品質係数）は、重要なインダクタの効果尺度である。Ｑは、誘導リアクタンスと誘導抵抗の比の測定値である。高Ｑインダクタは、インダクタ電流を入力信号周波数の関数としてグラフ化した場合に狭いピークを示し、そのピークは、インダクタが共鳴する周波数を示す。高Ｑインダクタは、狭い帯域幅で動作する周波数依存回路での使用において特に重要である。Ｑ値は、インダクタ抵抗の逆関数であるため、抵抗を最小限にしてＱを高めることが特に重要である。
【０００７】
たいていのパーソナル通信装置は、シリコンや砒化ガリウムなどの半導体技術を使用して作製された集積回路能動構成要素を取り入れている。従来技術では、シリコン系集積回路作製方法への適合性を達成するために開発された（トロイド形または螺旋形を含む）特定の集積平面インダクタが教示されている。しかしながら、当該平面インダクタは、損失が大きく、対象とする使用周波数でのＱ係数が低い。これらの損失およびＱ係数の低下は、一般には、寄生的キャパシタンスによって生じる誘電損失、および薄くて比較的固有抵抗の高い導体の使用による抵抗損失に起因するものと考えられる。従来の平面インダクタの他の短所は、半導体基板表面に垂直な磁場線に起因する。これらの閉ループ磁場線は、インダクタの上側、側方および下側の物質に入り込む。誘電体の浸透によって、誘電損失が増加するとともに、インダクタのＱ係数が低下する。また、インダクタが、シリコン内に形成された下側の能動回路要素から十分離れた位置に配置されていなければ、インダクタの磁場が電流を誘導するため、下側の能動構成要素の動作が妨害される。
【０００８】
集積回路能動装置が小さくなり、より高速で動作するようになると、配線システムが装置信号に処理遅れを付加することはなくなる。従来のアルミニウム金属配線を使用すると、配線が長くなるとともに配線断面が小さくなって配線抵抗を大きくするため、回路の動作速度が制限される。また、アルミニウム表面とシリコン表面の間の接触抵抗が比較的小さいことにより、回路構成要素の数が増えるに従って全抵抗が著しく大きくなる。アスペクト比が大きなアルミニウムをバイアおよびプラグに蒸着するのは困難である（ただし、アスペクト比はプラグの厚さの直径に対する比として定められる）。
【０００９】
これらの欠点を考慮すると、アルミニウムよりすぐれた導電体であり（アルミニウムの抵抗が３．１マイクロ・オームであるのに対して１．７マイクロ・オーム）、エレクトロマイグレーションの影響が小さく、より低温で積層でき（それによってデバイス・ドーパント分布に対する悪影響が防止され）、高アスペクト比のプラグ材料の使用に適するといった理由から、配線に銅が選択される傾向にある。銅相互接続は、化学気相堆積、スパッタリング、電気めっきおよび電解めっきによって形成できる。
【００１０】
ダマシーン処理は、能動デバイスの銅配線を形成するための一技術である。表面の誘電層に溝を形成し、次いでそこに銅材を蒸着する。通常は、溝を十分に満たし、表面を再平滑化するために化学および機械的研磨ステップを必要とする。この処理は、典型的なパターンおよびエッチング処理にもたらされる寸法変動を防ぐため、優れた寸法制御を与えるものである。二重ダマシーン処理はダマシーン処理を拡大したもので、銅から下側の導電バイアと配線溝の両方を同時に形成する。まずプラグ・バイアを形成し、次に金属溝を形成する。次の金属積層ステップでは、バイアと溝の両方を満たし、一体の金属層を形成する。化学および機械的研磨ステップでは、上面または基板を平滑化する。
【００１１】
米国特許第６，００８，１０２号には、従来の多重パターニング、エッチングおよび積層ステップによって形成された銅層を使用して三次元または螺旋形のインダクタを形成する１つの方法が記載されている。溝の形成および充填とは別のステップで多重接続バイアを形成し、金属を充填する。
【００１２】
【発明が解決しようとする課題】
半導体基板上のインダクタならびに能動デバイスの製作をさらに進歩させるために、従来の集積回路の金属層に当該インダクタを形成するための構成および処理であって、インダクタのコア領域が従来技術のインダクタより大きいために、より高いインダクタンス値およびより高いＱの効果尺度が得られる構成および処理を提供する。また、本発明の教示に従って形成されたインダクタは、集積回路の比較的小さな領域に低い抵抗（よって高いＱ値）を有するため望ましい。当該インダクタを形成するための１つの技術としては、二重ダマシーン処理がある。
【００１３】
【課題を解決するための手段】
本発明の一実施形態によれば、能動構成要素が既に形成された半導体基板の基礎を成す複数の平行下側導電性ストリップを形成する。各々の下側導電性ストリップの対向する第１および第２のエッジに第１および第２の垂直導電性バイア孔を形成し、バイア孔の内部に導電体を積層して第１および第２の導電性バイアを形成する。２つの追加のバイア孔を第１および第２の導電性バイアと垂直方向に整列するように形成し、それを金属で満たして第３および第４の導電性バイアを形成する。次いで、１つの上側導電性ストリップの第１のエッジが下側導電性ストリップの第１のエッジに重なり、２つのエッジが第１および第３の導電性バイアによって接続されるように、上側導電性ストリップの平面が下側導電性ストリップの平面と交差する複数の上側導電性ストリップを形成する。上側導電性ストリップの第２のエッジは、次の平行下側導電性ストリップの第２のエッジに重なり、これらのエッジは第２および第４の導電性バイアによって電気的に接続される。したがって、インダクタは、個々の巻線からなる螺旋体を含む。
【００１４】
本発明の他の実施形態によれば、既存の基板に重なる誘電層の第１の多層集積体に複数の平行する下側ダマシーン溝または窓を形成する。溝に銅を充填する。各々の下側ダマシーン溝の各エッジと電気的に接続する２つの垂直導電性バイアを形成し、そこに銅を積層する。次に、二重ダマシーン処理により、第１の集積体に重なる絶縁層の第２の多層集積体に追加の複数のバイアおよび上側溝を形成する。下側ダマシーン溝の垂直面は、上側ダマシーン溝の垂直面と交差する。上側溝の各々に関連する一対のバイアと、下側溝に接続される形成済みのバイアとを垂直方向に整列させる。追加の複数のバイアおよび上側溝に、好ましくは電気メッキによって銅を積層し、その表面に化学および機械的な研磨ステップを施す。下側ダマシーン溝と上側ダマシーン溝の平面が交差するため、導電性バイアによって接続された上側および下側ダマシーン溝の螺旋体が形成される。
【００１５】
本発明の詳細な説明、および添付の図面に照らし合わせて考察すると、本発明をより容易に理解することができるとともに、そのさらなる利点および使用法がより明らかになるであろう。
【００１６】
一般的慣習に従って、それぞれ記載のデバイス特徴は正確な縮尺に基づいて描かれているわけではなく、本発明に関わる具体的な特徴を強調するように描かれている。図面および本文を通じて、同様の符号は同様の構成要素を表す。
【００１７】
【発明の実施の形態】
本発明によるインダクタを形成するための１つの方法は、図１に示されるように、従来の方法では複数の能動要素を含む既存の集積回路基板１０上にに複数の絶縁層を形成するところから開始される。典型的には、従来の作製方法におけるこの時点では、能動デバイスに金属配線が形成されず、能動デバイス領域にアクセスするためのバイアまたは窓のみが形成されていた。バリヤ層２０が半導体基板１０の表面に重なり、そのバリヤ層２０は好ましくはタンタル、窒化タンタル、チタンまたは窒化チタンで形成される。次に、好ましくは比較的低誘電率の物質から形成された絶縁層２２をバリヤ層２０に形成する。低誘電率の酸化ケイ素、黒色ダイアモンドおよびサンゴは、絶縁層２２の好適な候補である。二酸化ケイ素の比誘電率は約３．９である。したがって、低比誘電率とは、一般に約３．０未満であると考えられる。低誘電率の材料は、内側層キャパシタンスを低下させるため、信号間の潜在的なクロストークも低下させるが、他の実施形態では、従来の酸化ケイ素を使用することが可能である。バリヤ層２０および絶縁層２２は、化学蒸着によって形成することができる。
【００１８】
絶縁層２２に重なる層２４は二酸化ケイ素のハード・マスクを含む。ハード・マスクの下の１つまたは複数の層をエッチングするために、ハード・マスク上にフォトレジスト材を塗布し、フォトレジストをパターニングし、次いでそのパターンをフォトレジストからハード・マスクに転写させる。フォトレジストを除去し、ハード・マスク・パターンを使用してエッチング・ステップを実行する。この処理は、エッチングされた特徴に対する優れた寸法制御を有利に提供する。ハード・マスクの代わりに、従来的なフォトレジスト・パターニング・ステップやエッチング・ステップを利用できる。いずれの場合も、図２に示されるように、好適なエッチング液を使用することによって、絶縁層２２およびハード・マスク層２４に窓または溝３０が形成される。次いで、溝３０の底部におけるバリヤ層２０の露出領域をエッチングによって除去する。上面図では、溝３０は円形または楕円形になる。一般に、パターニングおよびエッチング・ステップでは、角の尖った形状の構造体は形成されないため、上面から見た場合の窓および溝は円形や楕円形であるか、または比較的真っ直ぐなエッジを有し、エッジ巻の角が丸まっている。
【００１９】
図３を参照すると、バリヤおよびシード層３２が配置されている。典型的には、これは２つのステップで達成される。まず、溝３０にバリヤ材をスパッタする。タンタル、窒化タンタル、チタンおよび窒化チタンはバリヤ層の候補になる。次に、好ましくはスパッタリングによって薄い銅シード層を蒸着する。該シード層は、電気メッキ銅に対する開始層として必要である。バリヤおよびシード層３２のバリヤ材およびシード材も、従来の化学蒸着法および電気メッキ法によって蒸着することが可能である。ここで、好ましくは銅を電気メッキすることによって金属１のランナ層３４を形成する。電気メッキは、低温で、かつ比較的安価に行うことができるため特に有利である。低温積層の特徴は、半導体基板の活性領域におけるドーパント・プロフィルの変化を避けることができるため有利である。次いで、基板を化学および電気的に研磨して、金属１のランナ３４以外のすべての領域から電気メッキ銅を除去する。絶縁層に銅層を蒸着する処理は、ダマシーン処理として知られる。該処理は、バイアおよび配線が２つのステップで形成される従来の金属パターンおよびエッチング処理にもたらされる変動を排除するため、優れた寸法制御を与えるものである。ダマシーンおよび二重ダマシーン処理の詳細は、本願に引用して援用する以下の文献、すなわちＣ．Ｋ．Ｈｕ他、ＶＬＳＩに関するＭＲＳシンポジウム回報（Ｐｒｏｃｅｅｄｉｎｇｓ ＭＲＳ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ）第５巻、ｐ．３６９（１９９０年）；Ｂ．Ｌｕｔｈｅｒ他、ＶＭＩＣ回報（Ｐｒｏｃｅｅｄｉｎｇｓ ＶＭＩＣ）、第１０巻、ｐ．１５（１９９４年）；Ｄ．Ｅｄｅｌｓｔｅｉｎ、ＥＣＳ回報（Ｐｒｏｃｅｅｄｉｎｇｓ ＥＣＳ Ｍｔｇ．、第９６−２巻、ｐ．３３５（１９９６年）に記載されている。
【００２０】
特定の回路構成では、基板における下側の能動デバイス領域に金属１のランナ３４を接続することが必要になる。例えば、金属１のランナの一端は、回路内の他の構成要素に接続するためのインダクタ端末としての役割を果たす。これは、まず金属１のランナの一端を下側デバイス領域に接続するためのバイア孔を形成することによって、二重ダマシーン処理により達成できる。第２のステップでは窓３０を形成し、第３のステップではバイア孔および溝３０を同時に満たして導電性バイアおよび金属１のランナ３４を形成する。この技術により、金属１のランナ３４が下側デバイス領域に接続される。従来の方法によって導電性バイアを形成し、次いでそれと電気的に接触する金属１のランナ３４を形成することもできる。
【００２１】
ここで、図４に示されるように、金属１のランナ３４、ならびに層２０、２２および２４の近隣領域に四層積層体を形成する。まず、図示されるように（好ましくは窒化チタンの）バリヤ層４０を配置する。好ましくは比較的低誘電率の絶縁層４２をバリヤ層４０に形成し、この絶縁層４０は低誘電率の二酸化ケイ素、黒色ダイアモンドまたはサンゴを含む。低誘電率の物質を使用すると、層間キャパシタンスおよび層間クロストークを減少させるのに有利であるが、絶縁層４２が低誘電率の物質を含む必要はない。例えば窒化シリコンで形成されたエッチング停止層４８を絶縁層４２に形成する。好ましくは低誘電率の他の絶縁層５０をエッチング停止層４８に形成する。ハード・マスク層５２を絶縁層５０に形成する。上述したように、ハード・マスク層５２の代わりに、従来のフォトレジストおよびマスキング材を用いることができる。
【００２２】
図５を参照すると、ハード・マスク層５２を採用するマスキング・ステップでは、バリヤ層４０に向かって下側に伸びるバイア孔６０および６２が形成される領域を定める。バイア孔６０および６２を通じて露出したバリヤ層４０の領域をエッチングによって除去する。その作製方法におけるこの時点では、金属２と下側のデバイス領域とを接続する配線を必要とする集積回路の他の領域が存在する可能性が高いため、バイア孔６０および６２が形成されるときにこれらの配線のためのバイア孔をパターニングおよびエッチングする。この時点において、図５に示される金属１のランナ３４を半導体基板の前面と平行に配置することができるため（ただし、これは必ずしも必要とされない）、バイア孔６０（および以下に説明するその上のすべての要素）、ならびにバイア孔６２（およびその上に形成されるすべての要素）が同一の垂直面に存在することに留意されたい。図１０を参照のこと。
【００２３】
図６に示されるように、バリヤおよびシード層６４をバイア孔６０および６２の中に配置する。方法および材料は、図３のバリヤおよびシード層３２について説明したのと同じである。次いで、バイア孔６０および６２内に銅を電気メッキした後、化学および機械的研磨ステップを実施して上面を平滑化するのが好ましい。この時点において、バイア孔６０および６２の下側の銅領域を導電性バイア６５および６６とする。バイア孔６０および６２の上側領域における銅物質を、それぞれ金属２のバイア層６７および６８とする。
【００２４】
図７に示されるように、既存の層に多層積層体を形成し、好ましくは、個々の層の物質と図４について述べた多層積層体に使用される物質とが同一となる。特に、順次形成される層は、バリヤ層７０と、（好ましくは低誘電率の物質を含む）絶縁層７２と、エッチング停止層７４と、（やはり好ましくは低誘電率の物質を含む）絶縁層７６と、ハード・マスク層７８とを含む。表面をパターニングおよびエッチングするためのハード・マスク層７８を用いて、バイア孔８４および８６をそこに形成する。バイア孔８４および８６内のバリヤ層７０の露出領域を除去する。この時点において、金属２のバイア層６７および６８の上面を、それぞれバイア孔８４および８６と整列させる。次に、図８に示されるように、基板に溝１００を形成する。溝１００は、エッチング停止層７４に向かって下側に伸びている。好ましい実施形態において、エッチング停止層７４でエッチング処理を効果的に停止するために、エッチング処理を監視して、材料からエッチングされる複製物を分析する。この場合は、エッチング停止層７４の物質が検出されたときにエッチング処理が終了する。その結果、溝１００は、単にエッチング停止層７４に向かって下側に伸びる。溝１００は金属１のランナ３４と同じ平面に存在しないことに留意されたい。その代わり、溝１００の端部１０１は図８の前景に位置し、端部１０２は後景に位置する。この方向づけは図１０の上面図に明確に示されている。したがって、以下に説明するように、後に溝１００に形成される導電体が、連続する２つの金属１のランナを接続することになる。
【００２５】
図９に示されるように、バリヤおよびシード層１０４を配置して、絶縁層への銅の拡散を制限するとともに、続く銅の電気メッキ処理のためのシード材を供給する。エッチング停止層７４がバリヤとしての役割を果たすため、溝１００の底面にバリヤ層を形成する必要はなく、また第３のレベルのバイア８４および８６の側壁から水平方向に銅が電気メッキされるため、メッキ用シード層を必要としない。次いで、図９に示されるように、銅を積層、好ましくは電気メッキし、バイア孔８４および８６を埋めて導電性バイア１０６および１０７、金属３のバイア層１０８および１０９ならびに金属３のランナ１１０をその間に形成する。次いで、その構造体を化学的および機械的に研磨して、望ましくない領域から銅を除去するとともに上面を平滑化する。
【００２６】
上述したように、金属３のランナ１０８は、金属１のランナ３４と同じ垂直面に存在しない。さらに、図１０の上面図に示すように接続された、平行に方向付けられた複数の金属１のランナ３４および金属３のランナ１１０が存在し、接続構造がＺ形構造を形成する。本実施形態において、金属１のランナ３４はＩ形で、金属１および金属３のランナ３４および１０８の組合せは、上から見ると文字「Ｚ」に似ている。したがって、金属３のランナ１０８は、（導電性バイア６６と、金属２のバイア層６８と、導電性バイア１０７と、金属３のバイア層１０９とを含む）垂直の導電性積層体１２０、ならびに（導電性バイア６５と、金属２のバイア層６７と、導電性バイア１０６と、金属３のバイア層１０８とを含む）垂直の導電性積層体１２２を介して金属１のランナ３４を接続する接続構造体としての役割を果たす。さらに他の実施形態では、金属１および金属３のランナ３４および１０８を代替的なジグザグ・パターンで接続して、連続導電構造体を形成する。図１１を参照のこと。
【００２７】
図１２の実施形態において、金属１のランナ３４はＬ字形で、ショート・レッグが後方に伸びて、導電性バイア６６と、金属２のバイア層６８と、導電性バイア１０７と、金属３のバイア層１０９とを含む垂直導電性積層他１２０により金属３のランナ１０８と接触する。図示されているように、金属３のランナ１０８もＬ字形で、ショート・レッグが、導電性バイア６５と、金属２のバイア層６７と、導電性バイア１０６と、金属３のバイア層１０８とを含む、導電性積層体１２２を介して隣接する金属１のランナ３４と電気的に接続されている。
【００２８】
図面およびそれに伴う本明細書の説明は、集積回路の金属１および金属３の層におけるインダクタの金属最下層および最上層の配置を示すものであるが、インダクタが他の金属層に及ぶように、例えば巻線の下側を金属２の層内に、また巻線の上側を金属４の層または金属５の層の中に配置できるような本発明の新奇の特徴を応用することが可能である。異なる金属層または異なる数の金属層を配置した他の実施形態も本発明の範囲に含まれるものと考えられる。さらに、一実施形態では、ダマシーン処理を用いて、本発明によるインダクタが形成されるが、本発明はこの技術の使用に限定されるものではない。
【００２９】
ダマシーン処理を用いて、本発明によるインダクタの形成を説明したが、本発明はこれに限定されるものではない。上側および下側巻線部を形成する金属層が少なくとも３つの金属層に及ぶ垂直バイアによって接続される、すなわち上側または下側巻線部を形成するのに少なくとも１つの金属層を使用しない従来の金属蒸着およびエッチング・ステップを用いてインダクタを形成するも可能である。
【００３０】
有利にも、本発明の教示に従って形成された多層インダクタは、ＣＭＯＳバックフロー（すなわち配線）処理に適応可能で、ＣＭＯＳデバイスの作製する方法において追加のマスキング・ステップを一切必要としない。導電構造体は銅で形成されているため、得られる導体は、アルミニウムで形成されたものより比較的抵抗が小さく、したがってＱが高くなる。インダクタの断面積が大きくなるのは、基板の異なるレベルにそれぞれの金属層（例えば金属１から金属３の層、または金属３から金属５の層）を使用することに起因し、それによってインダクタンス値が高くなる。上述の処理ステップによって示されるように、該インダクタは、他の能動要素を有するチップ内であっても、あるいは共通基板上に構成されるマルチ・モジュール・デバイスの一部としても高度な統合性を有する。インダクタ構造体に使用する導電体の量を減少させると、渦電流損失が小さくなる、また、インダクタ構造の小型化により磁気回路線の密度が大きくなるため、インダクタンスが高くなり、集積回路の近隣領域に対する影響が減じられる。
【００３１】
半導体基板上に薄膜多層高Ｑトランスフォーマを形成するのに有用な構成および方法を説明した。本発明の具体的な用途を示したが、ここに開示された原理は、本発明を様々な方法で、かつ様々な回路構造で実践するための基礎を与えるものである。任意の２つの金属層を使用してトランスフォーマ巻線を形成することを含めて、本発明の範囲内で数多くの変更が可能である。本発明は特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【図１】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図２】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図３】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図４】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図５】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図６】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図７】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図８】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図９】連続的な作製ステップにおける本発明の一製造実施形態によるインダクタ構造の断面を示す図である。
【図１０】本発明の教示に従って形成された代替的なインダクタ構造の上面図である。
【図１１】本発明の教示に従って形成された代替的なインダクタ構造の上面図である。
【図１２】本発明の教示に従って形成された代替的なインダクタ構造の上面図である。
Claims (33)
- 集積回路構造体を形成する方法であって、
上面を有する半導体基板を形成するステップと、
複数の導体層を上面上に形成するステップと、前記複数の導体層は上側導体層及び下側導体層を含み、前記上側導体層と前記下側導体層の間に配置された少なくとも一つの導体層を有し、前記上側導体層と前記下側導体層は各々、複数の導電性ストリップを含み、下側導電性ストリップは第１の垂直面に形成され、上側導電性ストリップは第２の垂直面に形成され、前記第１の垂直面は前記第２の垂直面と交差し、
１つの前記上側導電性ストリップが２つの前記下側導電性ストリップと電気的に相補接続するように、上側導体層と下側導体層を相互接続して螺旋形のインダクタ構造体を形成するステップであって、
相互接続された２つの上側及び下側導体層の間に少なくとも１つの導体層が存在し、前記上側及び下側導体層へ電気的に相互接続するステップとを含み、
複数の前記上側導電性ストリップの第１の導電性ストリップの第１の末端は、複数の前記下側導電性ストリップの第１の導電性ストリップの第１の末端に重なり、複数の前記上側導電性ストリップの第１の導電性ストリップの第２の末端は、複数の前記下側導電性ストリップの第２の導電性ストリップの第１の末端に重なり、複数の前記上側導電性ストリップの第１の導電性ストリップの第１の末端と、複数の前記下側導電性ストリップの第１の導電性ストリップの第１の末端とを相互接続するための第１の垂直な導電性バイアを形成するステップをさらに含み、複数の前記上側導電性ストリップの第１の導電性ストリップの第２の末端と、複数の前記下側導電性ストリップの第２の導電性ストリップの第１の末端とを相互接続するための第２の垂直な導電性バイアを形成するステップをさらに含む方法。 - 相互接続された２つの導体層の一方は、集積回路構造体の第１の金属層に形成され、接続された２つの導体層の他方は、集積回路構造体の少なくとも第３の金属層に形成される、請求項１に記載の方法。
- 第１の金属層における導体層の一端は、少なくとも第３の金属層における上側導体層に相互接続され、第１の導電性バイアが、第１の金属層から集積回路構造体の第２の金属層に伸び、さらに追加の導電性バイアがそれぞれ第１の導電性バイアと垂直方向に整列して、少なくとも第３の金属層に形成された導体層に到達する、請求項２に記載の方法。
- 半導体基板内に多層インダクタを形成する方法であって、
半導体基板を設けるステップと、
半導体基板に第１の絶縁層の集積体を形成するステップと、
第１の絶縁層の集積体の１つまたは複数の層の中に複数の平行する第１の溝を形成するステップと、
複数の第１の溝の各々の中に導電体を形成し、複数の第１のレベルの金属ランナを形成するステップと、
第１の絶縁層の集積体に重なる第２の絶縁層の集積体を形成するステップと、
第２の絶縁層の集積体の中に複数の第１の導電性バイアおよび第２の導電性バイアを形成するステップであって、その下端において、複数の第１の導電性バイアおよび第２の導電性バイアの各々が、それぞれ複数の第１のレベルの金属ランナの各々の第１の末端部および第２の末端部と電気的に接触するステップと、
第２の絶縁層の集積体に重なる第３の絶縁層の集積体を形成するステップと、
第３の絶縁層の集積体の中に複数の第３のバイア孔および第４のバイア孔を形成するステップであって、複数の第３のバイア孔および第４のバイア孔の各々が、それぞれ複数の第１の導電性バイアおよび第２の導電性バイアの各々と垂直方向に整列するステップと、
第３の絶縁層の集積体の所定の数の層の中に複数の平行する第２の溝を形成するステップであって、複数の第２の溝の各々の第１の端部および第２の端部が、それぞれ複数の第３のバイア孔および第４のバイア孔の１つと整列するステップと、
複数の第３のバイア孔および第４のバイア孔、ならびに第２の溝の中に導電体を形成して、複数の第３の導電性バイアおよび第４の導電性バイア、ならびにそれらと電気的に接触する複数の第２のレベルの金属ランナを形成するステップであって、複数の第３の導電性バイアおよび第４の導電性バイアの各々が、それぞれ第１の複数の導電性バイアおよび第２の複数の導電性バイアの１つと電気的に接触するステップとを含み、
複数の第１のレベルの金属ランナの各々を含む垂直面が、複数の第２のレベルの金属ランナの各々を含む垂直面と交差し、複数の第２のレベルの金属ランナの各々は、第１の導電性バイアおよび第３の導電性バイア、ならびに第２の導電性バイアおよび第４の導電性バイアにより連続的な第１のレベルの金属ランナを接続する方法。 - 第１の絶縁積層体は、下側バリヤ層と中間誘電層を含む、請求項４に記載の方法。
- バリヤ層の物質は、タンタル、窒化タンタル、チタンおよび窒化チタンの中から選択される、請求項５に記載の方法。
- 中間誘電層の物質は、比誘電率が３．０未満の物質を含む、請求項５に記載の方法。
- 中間誘電層の物質は二酸化ケイ素を含む、請求項５に記載の方法。
- 第１の絶縁積層体は、中間誘電層に重なるハード・マスク層をさらに含み、複数の第１の溝は、ハード・マスク層を通じてパターニングおよびエッチングを行うことによって形成される、請求項５に記載の方法。
- 第１の絶縁層の集積体にフォトレジスト層を形成するステップをさらに含み、複数の第１の溝は、フォトレジスト層を通じてパターニングおよびエッチングを行うことによって形成される、請求項４に記載の方法。
- 複数の第１のレベルの金属ランナを形成するステップは、
複数の第１の溝の各々の内面に沿ってバリヤ層を形成するステップと、
バリヤ層に隣接するシード層を形成するステップと、
複数の第１の溝の各々に金属を電気メッキするステップと、
基板の上面を平滑化するステップとを含む、請求項４に記載の方法。 - バリヤ層の物質は、タンタル、窒化タンタル、チタンおよび窒化チタンの中から選択され、バリヤ層は化学蒸着によって形成される、請求項１１に記載の方法。
- シード層の物質は銅を含み、シード層は化学蒸着によって形成される、請求項１１に記載の方法。
- 金属は銅を含む、請求項１１に記載の方法。
- 第２の絶縁積層体および第３の絶縁積層体は、
下側バリヤ層と、
下側バリヤ層に重なる第１の誘電層と、
第１の誘電層に重なるエッチング停止層と、
エッチング停止層に重なる第２の誘電層とを含む、請求項４に記載の方法。 - 下側バリヤ層の物質は、タンタル、窒化タンタル、チタンおよび窒化チタンの中から選択される、請求項１５に記載の方法。
- 第１および第２の誘電層の物質は、比誘電率が３．０未満の物質を含む、請求項１５に記載の方法。
- 第１および第２の誘電層の物質は、二酸化ケイ素を含む、請求項１５に記載の方法。
- 第２の絶縁積層体および第３の絶縁積層体は、第２の誘電層に重なるハード・マスク層をさらに含み、第２の溝および第３の溝は、ハード・マスク層を通じてパターニングおよびエッチングを行うことによって形成される、請求項１５に記載の方法。
- 第２の絶縁積層体および第３の絶縁積層体は、第２の誘電層に重なるフォトレジスト層をさらに含み、第２の溝および第３の溝は、フォトレジスト層を通じてパターニングおよびエッチングを行うことによって形成される、請求項１５に記載の方法。
- 第３の絶縁層の所定の数の層は第２の誘電層を含む、請求項１７に記載の方法。
- 複数の第１の導電性バイアおよび第２の導電性バイアを形成するステップは、
第２の絶縁層の集積体にマスク層を形成するステップと、
マスク層にパターニングおよびエッチングを行って複数の第１のバイア孔および第２のバイア孔を形成するステップと、
複数の第１のバイア孔および第２のバイア孔の中にバリヤ層を形成するステップと、
バリヤ層にシード層を形成するステップと、
複数の第１のバイア孔および第２のバイア孔の各々に金属を電気メッキするステップと、
基板の上面を平滑化するステップとを含む、請求項４に記載の方法。 - バリヤ層の物質は、タンタル、窒化タンタル、チタンおよび窒化チタンの中から選択され、バリヤ層は化学蒸着によって形成される、請求項２２に記載の方法。
- シード層の物質は銅を含み、シード層は化学蒸着によって形成される、請求項２２に記載の方法。
- 複数の第３のバイア孔および第４のバイア孔ならびに第２の溝の中に導電体を形成するステップは、
複数の第３のバイア孔および第４のバイア孔の各々ならびに第２の溝の中にバリヤ層を形成するステップと、
バリヤ層に重なるシード層を形成するステップと、
複数の第３のバイア孔および第４のバイア孔の各々ならびに第２の溝に金属を電気メッキするステップと、
基板の上面を平滑化するステップとをさらに含む、請求項４に記載の方法。 - バリヤ層の物質は、タンタル、窒化タンタル、チタンおよび窒化チタンの中から選択され、バリヤ層は化学蒸着によって形成される、請求項２５に記載の方法。
- シード層の物質は銅を含み、シード層は化学蒸着によって形成される、請求項２５に記載の方法。
- 第１のレベルの金属ランナおよび第２のレベルの金属ランナの各々は、インダクタの上面にＬ字形構造体を含み、各々のＬ字形構造体は、ショート・レッグ部およびロング・レッグ部を含む、請求項４に記載の方法。
- 複数の第１のレベルの金属ランナのうちの１つのランナのショート・レッグ部は、１つまたは複数の第１、第２、第３および第４の導電性バイアによって複数の第２のレベルの金属ランナのうちの隣接する１つのランナのロング・レッグ部と電気的に接続される、請求項２８に記載の方法。
- 複数の第１のレベルのランナの１つを含む平面と、第２のレベルの金属ランナの１つを含む平面が鋭角で交差する、請求項４に記載の方法。
- 接続された複数の第１のレベルの金属ランナと、第２のレベルの金属ランナとが、０でないインダクタンスを有する導電性螺旋構造体を形成する、請求項４に記載の方法。
- 半導体基板と、
前記半導体基板に重なる第１のメタライゼーションレベルにて配置される複数の第１の導電性ストリップと、
複数の第１の導電性ストリップの各々の第１の末端と電気的に接続される第１の導電性バイアの集積体と、
複数の第１の導電性ストリップの各々の第２の末端と電気的に接続される第２の導電性バイアの集積体と、
第２のメタライゼーションレベルにて配置される複数の第２の導電性ストリップとを備え、これら複数の第２の導電性ストリップの１つが、前記第１および第２の導電性バイアを通して２つの連続する第１の導電性ストリップにまたがり、これを相互接続し、および前記複数の第２の導電性ストリップのうちの各１つが、前記２つの連続する第１の導電性ストリップを相互接続するための、前記第１の導電性バイアの集積体の上部表面と電気的に接続される第１の末端と、前記第２の導電性バイアの集積体の上部表面と電気的に接続される第２の末端とを有し、および前記複数の第２の導電性ストリップが前記第１の導電性ストリップ上部の少なくとも２以上のメタライゼーションレベルに形成されている集積回路構造体。 - 複数の絶縁層と、その間に複数の導電層とを有する半導体基板と、
ランナ導電部と
垂直導電部とを備え、
半導体基板の下側導電層に下側ランナ部が形成され、
下側ランナ部の上の少なくとも２つ以上の導電層に上側ランナ部が形成され、
垂直方向に整列した２つ以上の第１のバイア部は、第１の下側ランナ部の第１の末端と、それに重なる第１の上側ランナ部の第１の末端との間の電気的接続を果たし、
垂直方向に整列した２つ以上の第２のバイア部は、第２の下側ランナ部の第１の末端と、それに重なる第１の上側ランナ部の第２の末端との間の電気的接続を果たすマルチレベル集積回路構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/972,482 US6639298B2 (en) | 2001-06-28 | 2001-10-05 | Multi-layer inductor formed in a semiconductor substrate |
| US09/972482 | 2001-10-05 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003179151A JP2003179151A (ja) | 2003-06-27 |
| JP2003179151A5 JP2003179151A5 (ja) | 2005-11-17 |
| JP4903971B2 true JP4903971B2 (ja) | 2012-03-28 |
Family
ID=25519707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002291750A Expired - Lifetime JP4903971B2 (ja) | 2001-10-05 | 2002-10-04 | 半導体基板に形成された多層インダクタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6639298B2 (ja) |
| JP (1) | JP4903971B2 (ja) |
| KR (1) | KR100939648B1 (ja) |
| GB (1) | GB2381130B (ja) |
| TW (1) | TW557583B (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573148B1 (en) * | 2000-07-12 | 2003-06-03 | Koninklljke Philips Electronics N.V. | Methods for making semiconductor inductor |
| US6635948B2 (en) * | 2001-12-05 | 2003-10-21 | Micron Technology, Inc. | Semiconductor device with electrically coupled spiral inductors |
| US7129561B2 (en) * | 2003-11-19 | 2006-10-31 | International Business Machines Corporation | Tri-metal and dual-metal stacked inductors |
| US7262680B2 (en) | 2004-02-27 | 2007-08-28 | Illinois Institute Of Technology | Compact inductor with stacked via magnetic cores for integrated circuits |
| DE102004014752B4 (de) * | 2004-03-25 | 2008-11-20 | Infineon Technologies Ag | Halbleiterbauelement mit kernlosem Wandler und Halbbrücke |
| JP4541847B2 (ja) * | 2004-11-22 | 2010-09-08 | Ｏｋｉセミコンダクタ株式会社 | 位置合わせ精度検出方法 |
| US7714688B2 (en) * | 2005-01-20 | 2010-05-11 | Avx Corporation | High Q planar inductors and IPD applications |
| US7867787B2 (en) * | 2007-12-31 | 2011-01-11 | Intel Corporation | Forming inductor and transformer structures with magnetic materials using damascene processing for integrated circuits |
| EP2341531A4 (en) * | 2008-09-26 | 2012-05-16 | Rohm Co Ltd | SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE |
| US8410576B2 (en) * | 2010-06-16 | 2013-04-02 | National Semiconductor Corporation | Inductive structure and method of forming the inductive structure with an attached core structure |
| US8692608B2 (en) | 2011-09-19 | 2014-04-08 | United Microelectronics Corp. | Charge pump system capable of stabilizing an output voltage |
| US9030221B2 (en) | 2011-09-20 | 2015-05-12 | United Microelectronics Corporation | Circuit structure of test-key and test method thereof |
| US8395455B1 (en) | 2011-10-14 | 2013-03-12 | United Microelectronics Corp. | Ring oscillator |
| US8421509B1 (en) | 2011-10-25 | 2013-04-16 | United Microelectronics Corp. | Charge pump circuit with low clock feed-through |
| US8588020B2 (en) | 2011-11-16 | 2013-11-19 | United Microelectronics Corporation | Sense amplifier and method for determining values of voltages on bit-line pair |
| US8493806B1 (en) | 2012-01-03 | 2013-07-23 | United Microelectronics Corporation | Sense-amplifier circuit of memory and calibrating method thereof |
| US8970197B2 (en) | 2012-08-03 | 2015-03-03 | United Microelectronics Corporation | Voltage regulating circuit configured to have output voltage thereof modulated digitally |
| US8724404B2 (en) | 2012-10-15 | 2014-05-13 | United Microelectronics Corp. | Memory, supply voltage generation circuit, and operation method of a supply voltage generation circuit used for a memory array |
| US8669897B1 (en) | 2012-11-05 | 2014-03-11 | United Microelectronics Corp. | Asynchronous successive approximation register analog-to-digital converter and operating method thereof |
| US8711598B1 (en) | 2012-11-21 | 2014-04-29 | United Microelectronics Corp. | Memory cell and memory cell array using the same |
| US8873295B2 (en) | 2012-11-27 | 2014-10-28 | United Microelectronics Corporation | Memory and operation method thereof |
| US8643521B1 (en) | 2012-11-28 | 2014-02-04 | United Microelectronics Corp. | Digital-to-analog converter with greater output resistance |
| US9030886B2 (en) | 2012-12-07 | 2015-05-12 | United Microelectronics Corp. | Memory device and driving method thereof |
| US8953401B2 (en) | 2012-12-07 | 2015-02-10 | United Microelectronics Corp. | Memory device and method for driving memory array thereof |
| US8917109B2 (en) | 2013-04-03 | 2014-12-23 | United Microelectronics Corporation | Method and device for pulse width estimation |
| US9577023B2 (en) * | 2013-06-04 | 2017-02-21 | Globalfoundries Inc. | Metal wires of a stacked inductor |
| US9105355B2 (en) | 2013-07-04 | 2015-08-11 | United Microelectronics Corporation | Memory cell array operated with multiple operation voltage |
| US8859384B1 (en) | 2013-08-01 | 2014-10-14 | International Business Machines Corporation | Inductor formation with sidewall image transfer |
| US8947911B1 (en) | 2013-11-07 | 2015-02-03 | United Microelectronics Corp. | Method and circuit for optimizing bit line power consumption |
| US8866536B1 (en) | 2013-11-14 | 2014-10-21 | United Microelectronics Corp. | Process monitoring circuit and method |
| US9143143B2 (en) | 2014-01-13 | 2015-09-22 | United Microelectronics Corp. | VCO restart up circuit and method thereof |
| CN105742251B (zh) | 2014-12-09 | 2019-10-18 | 联华电子股份有限公司 | 具有电感和金属-绝缘层-金属电容的结构 |
| JP6507027B2 (ja) * | 2015-05-19 | 2019-04-24 | 新光電気工業株式会社 | インダクタ及びその製造方法 |
| CN106876253B (zh) * | 2017-03-10 | 2019-06-04 | 成都海威华芯科技有限公司 | 一种锐角金属图形剥离方法 |
| US10672704B2 (en) * | 2017-11-30 | 2020-06-02 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device with polygonal inductive device |
| US10672859B2 (en) | 2018-06-27 | 2020-06-02 | Intel Corporation | Embedded magnetic inductor |
Family Cites Families (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3614554A (en) | 1968-10-24 | 1971-10-19 | Texas Instruments Inc | Miniaturized thin film inductors for use in integrated circuits |
| NL7900244A (nl) | 1979-01-12 | 1980-07-15 | Philips Nv | Vlakke tweelaags electrische spoel. |
| JPH0269971A (ja) * | 1988-09-05 | 1990-03-08 | Seiko Epson Corp | インダクタンス内蔵型半導体装置 |
| JPH02181961A (ja) * | 1989-01-09 | 1990-07-16 | Nec Corp | 集積回路装置 |
| JPH0377360A (ja) | 1989-08-18 | 1991-04-02 | Mitsubishi Electric Corp | 半導体装置 |
| JP3048592B2 (ja) | 1990-02-20 | 2000-06-05 | ティーディーケイ株式会社 | 積層複合部品 |
| US5227659A (en) | 1990-06-08 | 1993-07-13 | Trustees Of Boston University | Integrated circuit inductor |
| JPH04335531A (ja) * | 1991-05-10 | 1992-11-24 | Mitsubishi Electric Corp | 半導体装置 |
| US5336921A (en) | 1992-01-27 | 1994-08-09 | Motorola, Inc. | Vertical trench inductor |
| US5610433A (en) | 1995-03-13 | 1997-03-11 | National Semiconductor Corporation | Multi-turn, multi-level IC inductor with crossovers |
| US5541442A (en) | 1994-08-31 | 1996-07-30 | International Business Machines Corporation | Integrated compact capacitor-resistor/inductor configuration |
| US5446311A (en) * | 1994-09-16 | 1995-08-29 | International Business Machines Corporation | High-Q inductors in silicon technology without expensive metalization |
| US5559360A (en) | 1994-12-19 | 1996-09-24 | Lucent Technologies Inc. | Inductor for high frequency circuits |
| EP0725407A1 (en) | 1995-02-03 | 1996-08-07 | International Business Machines Corporation | Three-dimensional integrated circuit inductor |
| US5717243A (en) | 1996-04-24 | 1998-02-10 | Harris Corporation | Integrated circuit with an improved inductor structure and method of fabrication |
| US5861647A (en) * | 1996-10-02 | 1999-01-19 | National Semiconductor Corporation | VLSI capacitors and high Q VLSI inductors using metal-filled via plugs |
| US5736749A (en) | 1996-11-19 | 1998-04-07 | Lucent Technologies Inc. | Integrated circuit device with inductor incorporated therein |
| TW308741B (en) | 1996-11-22 | 1997-06-21 | United Microelectronics Corp | Micro-coil structure of integrated circuit and process thereof |
| EP0862218B1 (en) | 1997-02-28 | 2007-02-28 | Telefonaktiebolaget LM Ericsson (publ) | An improved-q inductor with multiple metalization levels |
| US6160303A (en) | 1997-08-29 | 2000-12-12 | Texas Instruments Incorporated | Monolithic inductor with guard rings |
| KR100268906B1 (ko) | 1997-09-29 | 2000-10-16 | 김영환 | 반도체소자의인덕터제조방법 |
| FR2771843B1 (fr) * | 1997-11-28 | 2000-02-11 | Sgs Thomson Microelectronics | Transformateur en circuit integre |
| TW363278B (en) | 1998-01-16 | 1999-07-01 | Winbond Electronics Corp | Preparation method for semiconductor to increase the inductive resonance frequency and Q value |
| US6008102A (en) | 1998-04-09 | 1999-12-28 | Motorola, Inc. | Method of forming a three-dimensional integrated inductor |
| US6166422A (en) | 1998-05-13 | 2000-12-26 | Lsi Logic Corporation | Inductor with cobalt/nickel core for integrated circuit structure with high inductance and high Q-factor |
| JPH11354330A (ja) * | 1998-06-08 | 1999-12-24 | Mitsubishi Materials Corp | 積層チップ部品およびその使用方法 |
| JP3578644B2 (ja) * | 1998-10-12 | 2004-10-20 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| US6249191B1 (en) | 1998-11-23 | 2001-06-19 | Micron Technology, Inc. | Monolithic integrated circuit oscillators, complementary metal oxide semiconductor (CMOS) voltage-controlled oscillators, integrated circuit oscillators, oscillator-forming methods, and oscillation methods |
| JP2000232202A (ja) * | 1998-12-11 | 2000-08-22 | Matsushita Electric Ind Co Ltd | 高周波用高ｑインダクタ |
| US6083802A (en) | 1998-12-31 | 2000-07-04 | Winbond Electronics Corporation | Method for forming an inductor |
| JP2000269418A (ja) * | 1999-03-17 | 2000-09-29 | Sony Corp | 配線構造、インダクタ及びそれらの形成方法 |
| US6037649A (en) | 1999-04-01 | 2000-03-14 | Winbond Electronics Corp. | Three-dimension inductor structure in integrated circuit technology |
| US6255714B1 (en) | 1999-06-22 | 2001-07-03 | Agere Systems Guardian Corporation | Integrated circuit having a micromagnetic device including a ferromagnetic core and method of manufacture therefor |
| US6240622B1 (en) | 1999-07-09 | 2001-06-05 | Micron Technology, Inc. | Integrated circuit inductors |
| US6140197A (en) | 1999-08-30 | 2000-10-31 | Chartered Semiconductor Manufacturing Ltd. | Method of making spiral-type RF inductors having a high quality factor (Q) |
| US6187647B1 (en) | 1999-10-12 | 2001-02-13 | Lucent Technologies Inc. | Method of manufacturing lateral high-Q inductor for semiconductor devices |
| KR20010075974A (ko) * | 2000-01-21 | 2001-08-11 | 이서헌 | 반도체 집적회로 공정에 의한 인덕터 및 제조 방법 |
| US6429504B1 (en) * | 2000-05-16 | 2002-08-06 | Tyco Electronics Corporation | Multilayer spiral inductor and integrated circuits incorporating the same |
| TW516213B (en) | 2000-08-04 | 2003-01-01 | Infineon Technologies Ag | Integrated electronic circuit having at least two inductors and method for producing it |
| US6420773B1 (en) * | 2000-10-04 | 2002-07-16 | Winbond Electronics Corp. | Multi-level spiral inductor structure having high inductance (L) and high quality factor (Q) |
-
2001
- 2001-10-05 US US09/972,482 patent/US6639298B2/en not_active Expired - Lifetime
-
2002
- 2002-09-13 GB GB0221301A patent/GB2381130B/en not_active Expired - Fee Related
- 2002-09-13 TW TW091121020A patent/TW557583B/zh not_active IP Right Cessation
- 2002-10-04 KR KR1020020060412A patent/KR100939648B1/ko not_active IP Right Cessation
- 2002-10-04 JP JP2002291750A patent/JP4903971B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030029491A (ko) | 2003-04-14 |
| TW557583B (en) | 2003-10-11 |
| US6639298B2 (en) | 2003-10-28 |
| GB2381130B (en) | 2006-02-01 |
| GB0221301D0 (en) | 2002-10-23 |
| KR100939648B1 (ko) | 2010-02-03 |
| GB2381130A (en) | 2003-04-23 |
| JP2003179151A (ja) | 2003-06-27 |
| US20030001231A1 (en) | 2003-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4903971B2 (ja) | 半導体基板に形成された多層インダクタ | |
| JP4948756B2 (ja) | 集積回路内に形成されたインダクタ及びその製造方法 | |
| US7969274B2 (en) | Method to improve inductance with a high-permeability slotted plate core in an integrated circuit | |
| JP4584533B2 (ja) | 半導体基板中に形成された薄膜多層高ｑトランスフォーマ | |
| US6031445A (en) | Transformer for integrated circuits | |
| KR100308437B1 (ko) | 금속충전비아플러그를사용한vlsi커패시터와하이qvlsi인덕터및그제조방법 | |
| JP4772495B2 (ja) | インダクター及びインダクター形成方法 | |
| KR100773256B1 (ko) | 평행한 커패시터들에 대한 스택형 구조 및 제조 방법 | |
| US20050124131A1 (en) | Method of forming an inductor with continuous metal deposition | |
| WO1997045873A1 (en) | Conductors for integrated circuits | |
| JPH09162354A (ja) | 集積インダクタ構造およびその製造方法 | |
| US6781236B2 (en) | Semiconductor device using a multilayer wiring structure | |
| KR20210139210A (ko) | 적층형 도체 라인 및 에어 갭을 구비한 반도체 칩 | |
| US8004061B1 (en) | Conductive trace with reduced RF impedance resulting from the skin effect | |
| JP5090688B2 (ja) | 半導体装置 | |
| US6864581B1 (en) | Etched metal trace with reduced RF impendance resulting from the skin effect | |
| US7223680B1 (en) | Method of forming a dual damascene metal trace with reduced RF impedance resulting from the skin effect | |
| US6740956B1 (en) | Metal trace with reduced RF impedance resulting from the skin effect |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051003 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051003 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090423 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090715 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20091015 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20091020 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100329 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100629 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100702 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100929 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20100929 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101104 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110204 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110209 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110502 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110523 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110823 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110826 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111124 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111212 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120106 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4903971 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150113 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |