KR20210139210A - 적층형 도체 라인 및 에어 갭을 구비한 반도체 칩 - Google Patents

적층형 도체 라인 및 에어 갭을 구비한 반도체 칩 Download PDF

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KR20210139210A
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리차드 슐츠
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

다양한 반도체 칩 금속화 층 및 그의 제조 방법이 개시된다. 하나의 양태에서, 기판(50)과, 기판 상의 복수의 금속화 층(75, 80)과, 금속화 층 중 하나의 금속화 층 내의 제 1 도체 라인(175b) 및 제 1 도체 라인에 대해 이격된 관계에 있는 금속화 층 중 하나의 금속화 층 내의 제 2 도체 라인(175c) - 제 1 도체 라인과 제 2 도체 라인 각각은 제 1 라인 부분(190)과 상기 제 1 라인 부분 상에 적층된 제 2 라인 부분(200)을 가짐 - 과, 제 1 도체 라인과 제 2 도체 라인 사이에 위치된 부분 - 부분은 에어 갭(185a)을 가짐 - 을 갖는 유전체 층(187)을 포함하는 반도체 칩(15)이 제공된다.

Description

적층형 도체 라인 및 에어 갭을 구비한 반도체 칩
현재 가용 집적 회로는 일상적으로 수백만 개의 개별 트랜지스터 및 기타 전자 구성 요소를 포함하고 있다. 이러한 회로 내의 수많은 구성 요소에 대한 대부분의 상호 연결은 글로벌 상호 연결 레벨 역할을 하는 하나 이상의 금속화 층을 통해 제공된다. 하나의 종래 감산 프로세스에서, 각각의 금속화 층은 일반적으로 집적 회로의 기판 상에 단일 연속 층으로서 증착되며, 그 후 리소그래피 방식으로 패터닝되고, 금속 라인이 필요하지 않은 영역으로부터 금속을 제거하기 위해 에칭된다. 다른 프로세스에서, 이중 다마신(double damascene) 공정이 사용된다.
다층 금속화 회로에서, 개별 금속층은 일반적으로 하나 이상의 레벨간 유전체 층(Interlevel Dielectric Layer, ILD)에 의해 수직으로 분리된다. 인접한 금속층 간의 전기적 접촉은 ILD의 개구부 또는 비아에 의해 제공된다. 비아는 전형적으로 ILD의 선택된 부분의 마스킹 및 후속 에칭에 의해 형성된다. 그 다음 비아는 도체 물질 또는 때로는 전도성 물질의 조합으로 채워진다. 반도체 제조 서클에서 사용되는 용어 "비아"는 개구부 자체뿐만 아니라 전도성 물질로 채워진 개구부를 의미하게 된다.
금속화에서 컨덕터 라인 사이의 간격이 줄어듬에 따라, 인접한 라인 사이의 커패시턴스가 증가하고 용량성 지연으로 인해 성능이 저하된다. 감소된 라인 간격으로 인한 용량성 증가를 방지하는 데 사용되는 하나의 종래 기술은 인접한 라인 사이에 에어 갭을 사용하는 것이다. 단일 층 도체 라인은 유전체 물질로 채워진 갭으로 구성된다. 유전체 물질이 화학 기상 증착에 의해 증착됨에 따라, 인접한 라인의 반대쪽 벽은 유전체로 코팅된다. 결국, 유전체 물질이 연결되어 라인 사이의 유전체에 에어 갭이 남는다.
본 발명의 상술한 장점 및 다른 장점은 다음의 상세한 설명을 읽고 도면을 참조하면 명백해질 것이다.
도 1은 예시적인 반도체 칩 장치 배열의 부분 분해도이다.
도 2는 도 1의 반도체 칩의 측면 직교도이다.
도 3은 섹션 3-3을 따라 절단한 도 1의 단면도이다.
도 4는 금속화 층으로부터 분해된 일부 예시적인 도체 라인의 도면이다.
도 5는 섹션 5-5를 따라 절단한 도 3의 단면도이다.
도 6은 2 개의 예시적인 금속화 층의 초기 프로세싱을 도시하는 단면도이다.
도 7은 도 6과 유사하지만 추가 금속화 층을 생성하는 추가 프로세싱을 도시하는 단면도이다.
도 8은 도 7과 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 9는 도 8과 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 10은 도 9와 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 11은 도 10과 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 12는 도 11과 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 13은 도 12와 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 14는 도 13과 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 15는 도 14와 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 16은 도 15와 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 17은 도 16과 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 18은 도 17과 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 19는 도 18과 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 20은 도 19와 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 21은 도 20과 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 22는 도 21과 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 23은 도 22와 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 24는 도 23과 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 25는 도 24와 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 26은 도 25와 유사하지만 추가 금속화 층을 구성하는 추가 프로세싱을 도시하는 단면도이다.
도 27은 도 3과 유사하지만 대안의 예시적인 반도체 칩 금속화 층 배열을 도시하는 단면도이다.
도 28은 도 3과 유사하지만 반도체 칩을 위한 다른 대안의 예시적인 금속화 층 배열을 도시하는 단면도이다.
도 29는 반도체 칩 디바이스가 분해된 전자 디바이스의 도면이다.
개시된 배열은 감소된 라인 간격과 관련된 커패시턴스 증가를 상쇄하기 위해 인접한 도체 라인 사이의 층간 유전체 층 내의 에어 갭을 이용하는 반도체 칩 금속화를 제공한다. 그러나, 더 좁은 라인 간격으로 전기 성능을 더욱 향상시키기 위해, 개시된 기술은 적층된 라인으로 구성된 도체 와이어를 사용한다. 에어 갭에 의해 분리된 각각의 인접 라인은 제 1 라인과 제 1 라인에 적층된 제 2 라인으로 구성된다. 프로세싱은 비아 상호 연결을 제공하는 공지의 이중 다마신 금속화 프로세스에 직접 통합될 수 있다. 이러한 방식으로, 종래 기술에 의해 허용된 것보다 더 높은 종횡비를 갖는 도체 라인이 구성될 수 있고 매우 어려운 매우 높은 종횡비의 딥 트렌치 에칭 기술에 의지할 필요없이 구성될 수 있다. 기존 유형의 배리어 층 및 물질이 사용될 수 있다. 상당한 저항 감소 및 커패시턴스와의 트레이드 오프가 달성될 수 있다. 저항이 낮으면, 다른 것을 라우팅하는 데 필요한 라인 수가 감소될 수 있으며 라우팅 정체 타이밍과 소비되는 칩 영역이 개선될 수 있다. 개시된 배열은 더 나은 일렉트로 마이그레이션 및 전력 강하 성능을 제공하고 도체 와이어 저항에 대한 출력 드라이버 감도를 감소시킬 수 있다.
본 발명의 하나의 양태에 따르면, 기판, 기판 상의 복수의 금속화 층, 금속화 층 중 하나의 금속화 층 내의 제 1 도체 라인 및 제 1 도체 라인에 대해 이격된 관계에 있는 금속화 층 중 하나의 금속화 층 내의 제 2 도체 라인 - 제 1 도체 라인과 제 2 도체 라인 각각은 제 1 라인 부분과 제 1 라인 부분 상에 적층된 제 2 라인 부분을 가짐 - 및 제 1 도체 라인과 제 2 도체 라인 사이에 위치된 부분 - 부분은 에어 갭을 가짐 - 을 갖는 유전체 층을 포함하는 반도체 칩이 제공된다.
반도체 칩으로서, 금속화 층 중 하나의 금속화 층의 제 3 도체 라인은 제 1 라인 부분 및 제 1 라인 부분 상에 적층된 제 2 라인 부분을 포함하고, 금속화 층 중 하나의 금속화 층은 전도성 비아를 가지며, 제 1 라인 부분 및 전도성 비아는 공유된 연속 벌크 도체 부분과 공유된 연속 배리어 층을 갖는다.
반도체 칩으로서, 제 2 라인 부분은 제 1 두께를 갖고, 에어 갭은 제 1 두께보다 큰 제 2 두께를 갖는다.
반도체 칩으로서, 금속화 층 중 다른 금속화 층 내의 복수의 도체 라인을 포함하며, 복수의 도체 라인 각각은 제 1 두께를 가지며, 하나의 금속화 층의 제 1 도체 라인은 제 1 두께보다 큰 제 2 두께를 갖는다.
반도체 칩으로서, 금속화 층 중 다른 금속화 층 내의 복수의 전도성 비아를 포함하며, 복수의 전도성 비아 각각은 제 1 두께를 가지며, 금속화 층 중 하나의 금속화 층의 제 3 도체 라인은 제 1 라인 부분과 제 1 라인 부분 상에 적층된 제 2 라인 부분을 포함하며, 금속화 층 중 하나의 금속화 층은 제 1 라인 부분에 연결된 전도성 비아를 가지며, 전도성 비아는 제 1 두께보다 큰 제 2 두께를 갖는다.
반도체 칩으로서, 금속화 층 중 하나의 금속화 층은 제 1 유전체 층과 제 1 유전체 층 상에 적층된 제 2 유전체 층을 포함하고, 제 1 도체 라인 및 제 2 도체 라인 각각은 부분적으로 제 1 유전체 층 내에 및 부분적으로 제 2 유전체 층 내에 위치된다.
반도체 칩으로서, 금속화 층 중 다른 금속화 층 내의 복수의 도체 라인을 포함하며, 복수의 도체 라인은 제 1 측면 간격을 가지며, 하나의 금속화 층의 제 1 도체 라인 및 제 2 도체 라인은 제 1 측면 간격보다 작은 제 2 측면 간격을 갖는다.
반도체 칩으로서, 회로 기판을 포함하며, 반도체 칩은 회로 기판 상에 장착된다.
본 발명의 다른 양태에 따르면, 기판, 기판 상의 제 1 금속화 층 및 제 1 금속화 층 상의 제 2 금속화 층, 제 1 금속화 층 내의 복수의 도체 라인 - 도체 라인 각각은 종횡비를 가짐 -, 제 2 금속화 층 내의 제 1 도체 라인 및 제 1 도체 라인에 대해 이격된 관계에 있는 제 2 금속화 층 내의 제 2 도체 라인 - 제 1 도체 라인과 제 2 도체 라인 각각은 제 1 라인 부분 및 제 1 라인 부분 상에 적층된 제 2 라인 부분을 가지며, 제 1 도체 라인 및 제 2 도체 라인 각각은 복수의 도체 라인의 종횡비보다 큰 종횡비를 가짐 -, 및 제 1 도체 라인과 제 2 도체 라인 사이에 위치한 부분 - 부분은 에어 갭을 가짐 - 을 갖는 유전체 층을 포함하는 반도체 칩이 제공된다.
반도체 칩으로서, 제 2 금속화 층의 제 3 도체 라인은 제 1 라인 부분 및 제 1 라인 부분 상에 적층된 제 2 라인 부분을 포함하고, 제 2 금속화 층은 전도성 비아를 가지며, 제 1 라인 부분 및 전도성 비아는 공유된 연속 벌크 도체 부분 및 공유된 연속 배리어 층을 갖는다.
반도체 칩으로서, 제 1 금속화 층 내의 복수의 전도성 비아를 포함하며, 복수의 전도성 비아 각각은 제 1 두께를 가지며, 제 2 금속화 층의 제 3 도체 라인은 제 1 라인 부분 및 제 1 라인 부분 상에 적층된 제 2 라인 부분을 포함하고, 제 2 금속화 층은 제 1 라인 부분에 연결된 전도성 비아를 가지며, 전도성 비아는 제 1 두께보다 큰 제 2 두께를 갖는다.
반도체 칩으로서, 제 2 금속화 층은 제 1 유전체 층 및 제 1 유전체 층 상에 적층된 제 2 유전체 층을 포함하고, 제 1 도체 라인 및 제 2 도체 라인 각각은 부분적으로 제 1 유전체 층 내에 그리고 부분적으로 제 2 유전체 층 내에 위치한다.
반도체 칩으로서, 복수의 도체 라인은 제 1 측면 간격을 갖고, 제 2 금속화 층의 제 1 도체 라인 및 제 2 도체 라인은 제 1 측면 간격보다 작은 제 2 측면 간격을 갖는다.
반도체 칩으로서, 회로 기판을 포함하며, 반도체 칩은 회로 기판 상에 장착된다.
본 발명의 또 다른 양태에 따르면, 반도체 칩을 제조하는 방법이 제공된다. 본 방법은 기판 상에 복수의 금속화 층을 제조하는 단계와, 금속화 층 중 하나의 금속화 층 내의 제 1 도체 라인 및 제 1 도체 라인에 대해 이격된 관계에 있는 금속화 층 중 하나의 금속화 내의 제 2 도체 라인을 제조하는 단계 - 제 2 도체 라인 및 제 2 도체 라인 각각은 제 1 라인 부분 및 제 1 라인 부분 상에 적층된 제 2 라인 부분을 가짐 - 와, 제 1 도체 라인과 제 2 라인 사이에 위치된 부분 - 부분은 에어 갭을 가짐 - 을 갖는 유전체 층을 제조하는 단계를 포함한다.
방법으로서, 제 1 라인 부분 및 상기 제 1 라인 부분 상에 적층된 제 2 라인 부분을 갖는 금속화 층 중 하나의 금속화 층 내에 제 3 도체 라인을 제조하는 단계, 및 금속화 층 중 하나의 금속화 층 내의 전도성 비아를 제조하는 단계 - 제 1 라인 부분과 전도성 비아는 공유된 연속 벌크 도체 부분 및 공유된 연속 배리어 층을 가짐 - 를 포함한다.
방법으로서, 제 2 라인 부분은 제 1 두께를 갖고, 에어 갭은 제 1 두께보다 큰 제 2 두께를 갖는다.
방법으로서, 금속화 층 중 다른 금속화 층 내의 복수의 도체 라인을 제조하는 단계를 포함하며, 복수의 도체 라인 각각은 제 1 두께를 가지며, 하나의 금속화 층의 제 1 도체 라인은 제 1 두께보다 큰 제 2 두께를 갖는다.
방법으로서, 금속화 층 중 다른 금속화 층 내의 복수의 전도성 비아를 제조하는 단계 - 복수의 전도성 비아 각각은 제 1 두께를 가짐 - 와, 제 1 라인 부분 및 제 1 라인 부분 상에 적층된 제 2 라인 부분을 갖는 금속화 층 중 하나의 금속화 층의 제 3 도체 라인을 제조하는 단계 - 금속화 층 중 하나의 금속화 층은 제 1 라인 부분에 연결된 전도성 비아를 가지며, 전도성 비아는 제 1 두께보다 큰 제 2 두께를 가짐 - 를 포함한다.
방법으로서, 금속화 층 중 하나의 금속화 층은 제 1 유전체 층 및 제 1 유전체 층 상에 적층된 제 2 유전체 층을 포함하고, 제 1 도체 라인 및 제 2 도체 라인 각각은 부분적으로 제 1 유전체 층 내에 그리고 부분적으로 제 2 유전체 층 내에 위치한다.
방법으로서, 금속화 층 중 다른 금속화 층 내에 복수의 도체 라인을 제조하는 단계를 포함하며, 복수의 도체 라인은 제 1 측면 간격을 가지며, 하나의 금속화 층의 제 1 도체 라인 및 제 2 도체 라인은 제 1 측면 간격보다 작은 제 2 측면 간격을 갖는다.
방법으로서, 회로 기판 상에 반도체 칩을 장착하는 단계를 포함한다.
아래에 설명되는 도면에서, 동일한 요소가 하나 이상의 도면에 나타나는 경우 일반적으로 참조 번호가 반복된다. 이제 도면, 특히 도 1을 참조하면, 회로 기판(20) 상에 장착될 수 있는 반도체 칩(15)을 포함하는 반도체 칩 디바이스(10)의 예시적인 실시형태의 부분 분해도가 도시되어 있다. 반도체 칩(15)은 회로 기판으로부터 분해된 것으로 도시되어 있다. 반도체 칩(15)은 회로 기판(20)에 금속적으로 결합하도록 그리고 반도체 칩(15)이 회로 기판(20)에 장착될 때 복수의 조인트 또는 다른 유형의 솔더 연결을 형성하도록 설계된 다중 상호 연결 구조(25)를 포함한다. 반도체 칩(15)의 2 개의 에지(30 및 40)는 도 1에서 볼 수 있다.
본 명세서에 개시된 예시적인 배열은 반도체 칩(15) 또는 회로 기판(20)의 특정 기능에 의존하지 않는다. 따라서, 반도체 칩(15)은 예를 들어 인터포저(interposer), 마이크로 프로세서, 그래픽 프로세서, 결합된 마이크로 프로세서/그래픽 프로세서, 주문형 집적 회로, 메모리 디바이스 등과 같은 전자 장치에 사용되는 상이한 유형의 회로 디바이스 중 하나일 수 있으며, 단일 또는 다중 코어가 될 수 있다. 반도체 칩(15)은 실리콘 또는 게르마늄과 같은 벌크 반도체, 또는 실리콘-온-절연체 물질 또는 심지어 절연체 물질과 같은 반도체-온-절연체 재료로 구성될 수 있다. 따라서, "반도체 칩"이라는 용어는 심지어 절연 물질을 고려한다. 원하는 경우 적층된 다이스(dice)가 사용될 수 있다.
회로 기판(20)은 전술한 유형의 다른 반도체 칩, 반도체 칩 패키지 기판, 회로 카드, 또는 사실상 임의의 다른 유형의 인쇄 회로 기판일 수 있다. 모놀리식 또는 라미네이트 구조가 사용될 수 있다. 빌드 업 설계는 라미네이트의 하나의 예이다. 이와 관련하여, 회로 기판(20)은, 위에는 하나 이상의 빌드 업 층이 형성되고 아래에는 추가적인 하나 이상의 빌드 업 층이 형성되는 중앙 코어로 구성될 수 있다. 코어 자체는 하나 이상의 층의 스택으로 구성될 수 있다. 소위 "코어리스(coreless)" 설계도 사용될 수 있다. 회로 기판(20)의 층은 금속 상호 연결로 분산 배치된 다양한 공지의 에폭시 또는 다른 수지와 같은 절연 물질로 구성될 수 있다. 빌드 업 이외의 다층 구성이 사용될 수 있다. 선택적으로, 회로 기판(20)은 공지의 세라믹 또는 패키지 기판 또는 다른 인쇄 회로 기판에 적합한 다른 물질로 구성될 수 있다.
반도체 칩(15)의 추가 세부 사항은 확대된 반도체 칩(15)의 측면(30)의 직교도인 도 2를 참조하여 이해될 수 있다. 도 2에 도시된 바와 같이, 반도체 칩(15)은 기판 또는 벌크 반도체 층(50), 벌크 층(50) 상에 위치된 디바이스 층(55) 및 복수의 금속화 층(60, 65, 70, 75, 80, 85 및 90)을 포함한다. 아래에서 더 상세히 설명되는 바와 같이, 각각의 금속화 층은 레벨간 유전체 층(Interlevel Dielectric Layer, ILD) 내에 분산 배치되고 전도성 비아를 통해 인접 금속화 층과 수직으로 상호 연결된 금속화 트레이스의 층을 포함한다. 이 예시적인 배열에서, 7 개의 금속화 층(60, 65, 70, 75, 80, 85 및 90)이 도시되어 있다. 그러나, 당업자는 금속화 층의 수가 7 개가 아닐 수 있음을 이해할 것이다.
반도체 칩(15)의 추가 세부 사항은 이제 섹션 3-3을 따라 절단한 도 1의 단면도인 도 3과 도 4의 금속화 층(70) 내의 일부 도체의 부분 분해도인 도 4를 참조하여 이해할 수 있다. 섹션 3-3에 대한 절단면의 위치와 크기로 인해 반도체 칩(15)의 아주 작은 부분만이 도 3에 도시되어 있으며, 실제로 도 3의 초점은 금속화 층(60, 65, 70, 75, 80, 85 및 90), 특히 금속화 층(70, 75, 80 및 85)의 서브세트에만 있다는 것을 알아야 한다. 금속화 층(85)의 일부만이 도 3에 도시되어 있다는 것을 알아야 한다. 금속화 층(70)을 먼저 살펴본다. 금속화 층(70)은 ILD(97)에 분산 배치된 복수의 도체 라인(95a, 95b, 95c, 95d 및 95e)(및 보이지 않는 다른 도체 라인)을 포함한다. 몇 개의 도체 라인(95a, 95b, 95c, 95d 및 95e)만이 도시되어 있지만, 금속화 층(70) 및 다른 금속화 층(60, 75, 80, 85 및 90) 중 어느 하나는 도면에 도시된 것보다 훨씬 더 많을 수 있음을 이해해야 한다. 도체 라인(95a, 95b, 95c, 95d 및 95e) 각각은 배리어 층(100) 및 벌크 도체(105)로 구성되며, 일부 전형적인 라인 폭(x1) 및 전형적인 간격(x2)으로 제조된다. 배리어 층(100)은 금속 이온 및 기타 불순물의 이동을 방지하도록 설계된다. 도체 라인(95a, 95b, 95c, 95d 및 95e)의 일부 또는 전부는 복수의 비아를 통해 아래의 다음 금속화 층(이 경우 도 2에 도시된 층(65))과 상호 연결되며, 여기서 복수의 비아 중 2 개는 110a 및 110b로 각각 표시되어 도 3 및 도 4에서 볼 수 있으며 다른 비아는 110c로 표시되어 도 4에서 볼 수 있다. 비아(110a, 110b 및 110c)는 도면에 도시된 것보다 훨씬 더 많을 수 있다. 실제로, 비아(110a)의 배리어 층(100) 및 벌크 도체가 라인(95a)의 배리어 층(100) 및 벌크 도체(105)와 인접하고, 비아(110b)가 라인(95d)에 대해, 비아(110c)가 라인(95e)에 대해 마찬가지로 인접하도록, 비아(110a, 110b 및 110c)는 바람직하게는 이중 다마신 프로세스를 사용하여 구성된다. 비아(110a, 110b 및 110c)는 원통형, 정사각형 또는 기타 풋 프린트일 수 있다. 비아(110a 및 110b)는 도 4에서 라인(95a 및 95d)의 하부 측면(112a 및 112d)으로부터 각각 가상으로 분해된 것으로 도시되어 도 4에서의 이러한 원통형 배열을 나타낸다. 하부 측면(112a 및 112d)은 도 3에서 보이지 않으며 따라서 가상으로 보여진다는 것을 알아야 한다. 배리어 층(100)은 Ti, TiN, Ta, TaN, Ta, Ru, Co 등과 이들의 라미네이트로 구성될 수 있다. 벌크 도체(105)는 원하는 경우 구리, 은, 알루미늄, 백금, 금, 팔라듐, Co, Ru, 이들 또는 다른 도체 물질의 조합 또는 라미네이트로 구성될 수 있다. 도금, 화학 기상 증착, 물리적 기상 증착 등과 같은 공지의 물질 증착 프로세스가 사용될 수 있다. ILD(97)는 테트라-에틸-오르토-실리케이트, 다양한 기타 유리, 또는 변위된 도체 층 사이의 기생을 감소시킬 수 있는, K 값이 약 3.0 미만인 "로우-K" 물질 또는 K 값이 약 2.7 미만인 "울트라 로우-K" 물질과 같은 다양한 레벨간 유전체 물질로 구성될 수 있다. 예시적인 물질은 예를 들어 다공성 탄소 도핑 산화물(p-SiCOH), 나노 다공성 유기 규산염 및 블랙 다이아몬드 필름을 포함한다. 본 명세서에 개시된 다른 도체 라인 및 ILD는 동일한 물질로 제조될 수 있다.
도체 라인(95a, 95b, 95c 및 95d)은 어떤 원하는 두께(z1)로 제조되고, 비아(110a 및 110b)는 어떤 원하는 높이(z2)로 제조되며, ILD(97)는 비아(110a, 110b) 및 라인(95a, 95b, 95c 및 95d) 둘 모두 이전에 어떤 원하는 두께(z3)로 제조된다. 이러한 두께(z1, z2 및 z3)는 도 2에 그리고 적어도 부분적으로 도 3에 도시된 다수의 금속화 층(60, 65, 70, 75, 80, 85 및 90)을 통해 사용될 수 있는 표준 설계 규칙 결정 두께일 수 있다. 그러나, 아래에서 더 상세히 언급되는 바와 같이, 다른 금속화 층, 특히 아래에 설명될 금속화 층(80)은 밀접하게 이격된 라인에 대해 상이한 RC 행동을 달성하기 위해 표준 두께 및 높이(z1, z2 및 z3)에서 벗어날 것이다.
다시 도 3을 참조하면, 금속화 층(75)은 금속화 층(70) 상에 제조된 에칭 정지 층(130)으로 구성된다. 에칭 정지 층(130)의 용도는 아래에서 더 자세히 설명된다. 금속화 층(75)은 복수의 도체 라인(135a, 135b, 135c, 135d 및 135e)(및 보이지 않는 다른 도체 라인) 및 ILD(137)에 분산 배치된 복수의 전도성 비아(140a 및 140b)를 포함한다. 단지 몇 개의 도체 라인(135a, 135b, 135c, 135d 및 135e)이 도시되어 있지만, 금속화 층(75) 및 다른 금속화 층(60, 75, 80, 85 및 90) 중 임의의 것이 더 많은 이러한 라인을 포함할 수 있다는 것을 이해해야 한다. 이 예시적인 배열에서, 도체 라인(135a, 135b, 135c, 135d 및 135e) 및 도체 라인(95a, 95b, 95c, 95d 및 95e)은 동일한 일반적인 방향으로 배열, 즉 페이지 안팎으로 연장된다. 그러나, 다른 배열에서, 도체 라인은 하나의 금속화 층에서 다음 금속화 층으로 방향을 변경할 수 있다. 예를 들어, 금속화 층(70)의 도체 라인(95a, 95b, 95c, 95d 및 95e)은 페이지로 들어오고 나갈 수 있는 반면, 도체 라인(135a, 135b, 135c, 135d 및 135e)은 페이지에 평행하게 정렬될 수 있어 도체 라인(95a, 95b, 95c, 95d 및 95e)에 직교하게 진행하거나 그 반대의 경우도 마찬가지로 진행한다. 이러한 교번하는 정렬 방향은 금속화 층의 일부 또는 전부에 대해 적용될 수 있다. 도체 라인(135a, 135b, 135c, 135d 및 135e) 및 전도성 비아(140a 및 140b)는 전술한 금속화 층(70)의 도체 라인(95a, 95b, 95c, 95d 및 95e) 및 전도성 비아(110a, 110b 및 110c)와 유사할 수 있다. 따라서, 라인(135a, 135b 및 135d)은 각각 배리어 층(145) 및 벌크 도체 부분(150)을 포함할 수 있고 라인(135c 및 135e) 및 전도성 비아(140a 및 140b)는 유사하게 연속 배리어 층(145) 및 벌크 도체 부분(150)을 포함할 수 있다. ILD(137)는 전술한 ILD(97)와 유사할 수 있다. 동일한 치수(z 1 , z 2 및 z 3 )가 라인(135a, 135b, 135c, 135d 및 135e), 비아(140a 및 140b) 및 ILD(137)에 대해 사용될 수 있다. 라벨이 없는 가상 라인이 도체 라인(135c)과 비아(140a) 및 라인(135a)과 비아(140b)를 구분한다는 것을 알아야 한다. 이들 점선은 단순히 하부 표면(112a 및 112b)과 마찬가지로 도체 라인(135c 및 135e)의 보이지 않는 하부 표면을 나타낸다.
또한, 도 3을 참조하면, 비아(140a 및 140b)는 금속화 층(70)의 하나 이상의 도체 라인(95c 및 95e)과 전기적으로 상호 연결된다. 이들 비아(140a 및 140b)가 하부 라인(95c 및 95e)에 연결되는 경우, 배리어 금속 층(160)이 제조된다. 배리어 층(160)은 Ti, TiN, Ta, TaN, Ta, Ru, Co 등 및 이들의 라미네이트로 구성될 수 있다. 배리어 층(160)의 용도는 제조 동안, 특히 공기에 노출 또는 다른 프로세스가 도체 라인(95c 및 95e)의 벌크 도체(105)를 손상시킬 수 있는 시점 동안 도체 라인(95c 및 95e)의 벌크 도체(105)를 보호하는 것이다.
금속화 층(70)의 도체 라인(95a, 95b, 95c, 95d 및 95e)과 금속화 층(75)의 도체 라인(135a, 135b, 135c, 135d 및 135e)은 어떤 미리 선택된 두께(z1)로 제조될 수 있고, 비아(110 및 140)는 어떤 미리 선택된 비아 높이(z2)로 제조될 수 있고, ILD(97 및 137)는 어떤 미리 선택된 높이(z3)로 제조될 수 있다. 치수(z1, z2 및 z3)은 아래에서 상세히 설명되는 몇 가지 예외를 제외하고 다양한 금속화 층(65, 70, 75, 80, 85 및 90)에 걸쳐 사용될 수 있다. 표준 두께 및 높이(z1, z2 및 z3)을 사용하면 하나의 층에서 다음 층으로의 프로세싱을 단순화할 수 있지만, 이들 파라미터는 또한 층마다 변할 수 있다는 것을 이해해야 한다. 금속화 층(70)의 도체 라인(95a, 95b, 95c, 95d 및 95e)과 금속화 층의 도체 라인(135a, 135b, 135c, 135d 및 135e)은 이하에 주어지는 설계 종횡비(A1)로 구성된다는 점을 알아야 한다:
Figure pct00001
(1)
이제 도 3과 관련하여 금속화 층(80)이 설명될 것이다. 금속화 층(75)은 몇 가지 중요한 점에서 금속화 층(75 및 70)과는 실질적으로 다르다. 금속화 층(75 및 70)과 같이, 금속화 층(80)은 복수의 도체 라인(175a, 175b, 175c, 175d 및 175e) 및 복수의 전도성 비아를 포함하며, 여기서 비아 중 하나는 180a로 표시된다. 비아(180a) 외에 이러한 전도성 비아가 많이 있을 수 있다. 배리어 층(182)이 전도성 비아(180a)와 하부 도체 라인(135a) 사이에 형성된다는 점을 알아야 한다. 배리어 층(182)은 배리어 층(160)에 대해 전술한 동일한 유형의 물질을 사용하여 구성될 수 있다. 그러나, 도체 라인(175a, 175b, 175c, 175d, 175e)은 이중 다마신 층 프로세스 상의 단일 다마신 층을 사용하여 구성된다. 도체 라인(175b, 175c, 175d 및 175e)은 도체 라인(175b, 175c, 175d 및 175e) 사이에 분산 배치된 부분을 갖는 유전체 층(187)에 형성된 에어 갭(185a, 185b 및 185c) 각각에 의해 측면으로 분리된다. 도체 라인(175a, 175b, 175c, 175d 및 175e) 각각은 제 1 ILD(195)에 위치하는 제 1 라인 부분(190)과, 하부 부분(190)에 형성되고 일반적으로 다른 ILD(205)에 위치하며 어느 정도는 에어 갭(185a, 185b 및 185c)이 형성된 유전체 층(187)의 부분에 위치하는 제 2 라인 부분(200)으로 구성된다. 제 1 라인 부분(190)은 이중 다마신 프로세스를 사용하여 제 1 라인 부분(190)과 전도성 비아(180a)(및 보이지 않는 다른 전도성 비아)를 동시에 제조하도록 구성된다. 다른 에칭 정지 층(213)은 ILD(195 및 137) 사이에 제조된다. 도체 라인(175a, 175b, 175c, 175d, 175e)의 제 2 라인 부분(200)은 각각 배리어 층(215) 및 벌크 도체 부분(220)을 포함할 수 있다. 라인(175a, 175b, 175d, 175d 및 175e)의 제 1 라인 부분(190)은 각각 배리어 층(225) 및 벌크 도체 부분(230)을 포함할 수 있지만, 비아(180a)와 도체 라인(175a)의 제 1 라인 부분(190)의 배리어 층(225) 및 벌크 도체 부분(230)은 이중 다마신으로 제조되어 인접해 있다. 라벨이 없는 가상 라인이 라인(175a) 및 비아(180a)의 제 1 라인 부분(190)을 구분한다는 것을 알아야 한다. 이 점선은 단순히 도체 라인(95a 및 95d)의 하부 표면(112a 및 112d)과 매우 유사하게, 라인(175a)의 제 1 라인 부분(190)의 보이지 않는 하부 표면을 나타낸다. 에칭 정지 층(210)은 ILD(195 및 205) 사이에 제조된다.
개선된 패킹 밀도를 제공하기 위해 금속화 층(80)에서의 인접한 도체 라인(175b 및 175c 또는 175d 및 175e) 사이의 간격(x 3 )을 가능한 한 작게 만들 수 있는 것이 바람직하다. 따라서, 인접한 도체 라인(175b 및 175c 또는 175d 및 175e) 사이의 간격(x 3 )은 다른 곳에서 사용된 간격(x 2 )과 동일하거나 x 2 보다 작을 수 있다. 그러나 간격(x 3 )을 x 2 보다 작게 만들면 라인(175d 및 175e)와 같은 동일한 층 내의 라인 간의 측면 커패시턴스가 비례적으로 증가한다. 라인(175d 및 175e)과 같은 인접한 도체 라인 간의 커패시턴스를 증가시킬 수 있는 다른 고려 사항은 이러한 인접한 라인(175d 및 175e)의 전단 길이이다. 예를 들어, 금속화 층(80)이 신호의 상당한 수평 라우팅에 사용되는 경우, 도체 라인(175a, 175b, 175d, 175d 및 175e)은 긴 길이의 동작을 갖는 경향이 있을 것이다. 더 긴 길이의 동작은 커패시턴스 증가로 이어진다. 측면 간격의 x 3 에서 x 2 로의 감소 및/또는 라인 길이의 증가에 따른 커패시턴스 증가에 대응하기 위해, 유전체 층(187)은 바람직하게는 전술한 것과 같은 로우-K 또는 울트라 로우-K 물질로 제조되며 에어 갭(185a, 185b 및 185c)으로 제조된다. 에어 갭(185a, 185b 및 185c)을 갖는 로우-K 유전체 층(187)의 사용은 라인(175b 및 175c) 사이 및 라인(175c 및 175d) 사이 등과 같은 인접한 라인 사이의 커패시턴스를 감소시킨다.
도체 라인(175a, 175b, 175c, 175d 및 175e) 및 비아(180a)는 도체 라인(95a, 95b, 95c, 95d 및 95e) 및 비아(110a) 또는 라인(135a, 135b, 135c, 135d 및 135e) 및 비아(140a 및 140b)의 종횡비(A 1 )보다 더 높은 종횡비로 제조될 수 있다. 상대적으로 더 커서 더 큰 도체 라인(175a, 175b, 175c, 175d 및 175e)은 비교 가능한 폭 라인(95a, 95b, 95c, 95d 및 95e) 및 비교 가능한 폭 라인(135a, 135b, 135c, 135d 및 135e)보다 상대적으로 적은 저항을 갖는다. 이 예시적인 배열에서, 도체 라인(175a, 175b, 175c, 175d 및 175e)은 금속화 층(70 및 75)과 같은 다른 곳에서 사용되는 라인 두께(z1)의 배수인 어떤 두께(z4)로 제조될 수 있다. 예를 들어, z4는 다음과 같이 주어질 수 있다:
Figure pct00002
(2)
여기서 k 1 은 어떤 승수이다. 두께(z4)는 제 2 라인 부분(200)의 두께(z 5 )와 제 1 라인 부분(190)의 두께(z 6 )의 조합임을 알아야 한다. 제 2 라인 부분(200)의 두께(z 5 )는 금속화 층(70, 75)과 같은 다른 곳에서 사용되는 라인 두께(z 1 )의 배수이다. 예를 들어, z 5 는 다음과 같이 주어질 수 있다:
Figure pct00003
(3)
여기서 k 2 는 어떤 승수이다. 제 1 라인 부분(190)의 두께(z 6 )는 금속화 층(70, 75)과 같은 다른 곳에서 사용되는 라인 두께(z 1 )의 배수이다. 예를 들어, z 6 는 다음과 같이 주어질 수 있다:
Figure pct00004
(4)
여기서 k 3 은 어떤 승수이다. 비아(180a)는 금속화 층(70 및 75)과 같은 다른 곳에서 사용되는 비아 높이(z 2 )의 배수인 어떤 높이(z 7 )로 제조될 수 있다. 예를 들어, z 7 은 다음과 같이 주어진다:
Figure pct00005
여기서 k 4 는 어떤 승수이다. ILD(195)는 어떤 미리 선택된 높이(z 8 )로 제조되며, 여기서 z 8 는 다음과 같이 주어진다:
Figure pct00006
(5)
ILD(205)는 어떤 미리 선택된 높이(z 5 )로 제조된다. 물론, 제 1 라인 부분(190)을 생성하기 위한 두께(z 8 ) 및 에칭 깊이가 z7 및 z6의 값을 결정할 것이다. 일부 예시적인 값이 이하의 표에 나열되어 있다:
표 1
Figure pct00007
제 1 라인 부분(190)과 제 2 라인 부분(200)을 적층함으로써, 더 낮은 저항을 갖는 더 큰 도체 라인(175a, 175b, 175c, 175d 및 175e)이 매우 어려운 고 종횡비 유전체 지향성 에칭 기술을 시도하지 않고도 표준 종횡비(A2)보다 큰 다음과 같은 종횡비(A2)로 구성될 수 있다:
Figure pct00008
(6)
그러나 종횡비(A 2 )가 증가할 때, 도체 라인(175a, 175b, 175b) 등과 같은 인접 라인 사이의 커패시턴스(C)는 인접 라인(175a, 175b) 사이의 중첩 면적이 증가하는 것 등으로 인해 증가한다. 그러나 증가된 커패시턴스(C)가 감소된 저항(R)에 의해 오프셋되므로, 전체 RC 곱, 즉 커패시턴스를 곱한 저항은 상대적으로 동일하게 유지되어야 한다. 이 예시적인 배열에서, 프로세스는 도체 라인(175a, 175b, 175c, 175d 및 175e)의 두께를 도체 라인(95a, 95b, 95c, 95d, 95e, 135a, 135b, 135c, 135d 및 135e)보다 1.5 배 더 두껍게 그리고 비아(180a)를 비아(110a, 140a 등)보다 1.5 배 더 두껍게 만들도록 조정된다. 그러나 승수(k 1 , k 2 , k 3 및 k 4 )는 다양한 값을 가질 수 있음을 이해해야 한다. z 7 의 값은 도체 라인(175a, 175b 등)과 도체 라인(135a, 135b 등)과 같은 하부 도체 사이에 허용 가능한 수직 커패시턴스를 생성하도록 선택될 수 있다. 또한, z 7 의 값은 제 1 라인 부분 높이(z 6 )와 조합된 비아 높이(z 7 )의 값을 설정하며, z 7 및 z 6 은 다음과 같이 대략 반비례한다:
Figure pct00009
(7)
에어 갭(185a, 185b 및 185c)은 반도체 칩(15)의 전체 넓이를 가로 질러(즉, 페이지 안팎으로 그리고 도 1에 도시된 y 축을 따라) 반드시 연장되는 것은 아니라는 것을 이해해야 한다. 실제로, 에어 갭(185a, 185b 및 185c)은 다양한 길이일 수 있고 비 연속적일 수 있으며, 즉 세그먼트로 구성되어 비아 위치 근처에 위치하는 것을 피할 수 있다. 이와 관련하여, 섹션 5-5를 따라 절단한 도 3의 단면도인 도 5를 살펴본다. 섹션 5-5는 ILD(205), 유전체 층(187) 및 에어 갭(185a, 185b, 185c) 및 도 3에서 보이지 않는 다른 에어 갭(185d)을 통과한다는 점을 알아야 한다. 도체 라인(175a, 175b, 175c, 175d 및 175)의 제 2 라인 부분(200)은 섹션 5-5에 도시되어 있고 배리어 층(215) 및 벌크 도체(220)를 드러낸다. 도 5로부터 명백한 바와 같이, 에어 갭(185a 및 185b)은 점선 원(235)으로 표시된 비아 위치에서 끝나고 에어 갭(185c 및 185d) 둘 모두는 점선 원(235)으로 표시된 비아 위치에서 종료된다. 비아 위치(235 및 240)를 에어 갭(185a, 185b 등)에 대한 차단 구역으로 취급하면 후속 비아 마스킹 및 에칭 정의 동안 프로세스 오정렬시 비아 물질 누출 가능성을 방지할 수 있다.
금속화 층(80)을 제조하기 위한 예시적인 방법이 도 6 내지 도 26과 함께 이제 설명될 것이다. 이하에 설명될 프로세스 단계 중 일부는 금속화 층(70, 75)과 같은 다른 금속화 층을 제조하는 공정에 대해서는 공통이며, 이러한 경우 공통성이 지적될 것이다. 프로세스는 웨이퍼 레벨 또는 다이 레벨 기준으로 수행될 수 있다. 도 3과 같은 단면도이지만 제조된 금속화 층(70 및 75) 및 도 2 및 도 3에 도시된 금속화 층(80)을 제조하는 초기 프로세스만을 도시하는 도 6을 살펴본다. 금속화 층(70)은 ILD(97), 도체 라인(95a, 95b, 95c, 95d 및 95e) 및 비아(110a 및 110b) 및 에칭 정지 층(130)을 제조하기 위해 다수의 프로세싱 단계가 이미 수행되었다는 것과, 금속화 층(75) 및 ILD(137)의 구성, 도체 트레이스 또는 라인(135a, 135b, 135c, 135d 및 135e) 및 비아(140a 및 140b)에 대해서도 마찬가지임을 이해해야 한다. 이중 다마신 프로세싱은 도체 라인(95a 및 95d) 및 하부 비아(110a 및 110b)뿐만 아니라 도체 라인(135c 및 135e) 및 하부 비아(140a 및 140b)와 같은 라인 및 비아를 동시에 제조하는 데 사용된다. 도 2 및 도 3에 도시된 금속화 층(80)의 초기 제조를 다시 살펴본다. 도 6에 도시된 바와 같이, 초기에 에칭 정지 층(213)은 금속화 층(75) 상에 제조된다. 에칭 정지 층(213)은 바람직하게는 도 3에 도시된 추후 증착 ILD(195) 내의 트렌치 및 비아를 에칭하는 데 사용되는 에칭 프로세스에 상대적으로 내성이 있는 물질로 제조된다. 에칭 정지 층(213)을 위한 예시적인 물질은 ALOX, SiCN, 실리콘산 질화물 등을 포함한다. 공지의 CVD 기술이 에칭 정지 층(213)을 제조하는데 사용될 수 있다.
다음으로, 도 7에 도시된 바와 같이 ILD(195)는 에칭 정지 층(213) 및 하부 금속화 층(70 및 75) 상에 제조된다. 위에서 언급한 바와 같이, ILD(195)는 ILD(97)에 대해 설명된 유형의 물질로 구성되고 두께(z8)로 증착될 수 있다. 에칭 정지 층(213)의 두께는 상부 ILD(195)의 두께에 비해 상대적으로 얇고 따라서 깊이(z8)는 에칭 정지 층(213)의 두께를 포함하는 것으로 예상된다. 위에서 언급한 바와 같이, 공지의 CVD 공정을 사용하여 ILD(195)를 증착할 수 있다.
다음으로, 도 8에 도시된 바와 같이, 하드 마스크 층(250)이 ILD(195)에 도포되고 레지스트 마스크(255)가 하드 마스크 층(250)에 도포되고 적절한 개구(260)로 패터닝된다. 하드 마스크 물질 층(250)은 바람직하게는 실리콘 질화물 또는 다른 적절한 하드 마스크 물질로 구성되며, 도 3에 도시된 제 1 라인 부분(190)이 제조될 ILD(195) 내에서의 트렌치의 후속 에칭 정의를 위한 하드 에칭 마스크로서 작용할 것이다. 따라서, 레지스트 마스크(255)의 개구(260)는 그들의 제 1 라인 부분(190)의 미래 위치에 대응하도록 적절한 크기 설정 및 위치 결정된다. 공지의 CVD 프로세스를 사용하여 하드 마스크 물질 층(255)을 증착할 수 있고, 공지의 스핀 코팅 또는 다른 도포 프로세스에 이어 적절한 베이킹 및 포토 리소그래피를 이용하여 마스크(255)를 도포하고 패터닝할 수 있다. 금속화 층(70, 75), 에칭 정지 층(213) 및 ILD(195)는 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다.
다음으로, 도 9에 도시된 바와 같이, 하드 마스크 물질 층(250)은 개구(260) 및 레지스트 층(255)과 정렬되고 위에서 언급된 바와 같이 도 3에 도시된 제 1 라인 부분(190)의 미래 위치에 대응하는 복수의 개구(265)를 설정하는 에칭 프로세스가 수행된다. 예를 들어 CF4+O2, NF3 또는 다른 적절한 화학 물질을 사용하는 예를 들어 반응성 이온 에칭과 같은 공지의 방향성 에칭 기술 및 화학 물질이 하드 마스크 층(250)을 에칭하는 데 사용될 수 있다. 종점 검출은 타이밍 또는 방출 분광법에 의해 이루어질 수 있다. 금속화 층(70, 75), 에칭 정지 층(213) 및 ILD(195)는 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다. 하드 마스크 층(250)에서의 개구(265)의 에칭 정의에 후속하여, 레지스트 마스크(255)가 공지의 애싱, 용매 스트리핑 또는 둘의 조합을 이용하여 스트리핑되고 제 2 레지스트 마스크(270)가 하드 마스크 층(250) 위에 도포되어 도 10에 도시된 바와 같이 패터닝된다. 마스크(270)는 도 9에 도시된 마스크(255)와 동일한 유형의 물질로 구성될 수 있으며 동일한 방식으로 프로세싱될 수 있다. 그러나, 여기서, 마스크(270)는 도 3에 도시된 비아(180a)와 같은 비아가 후속적으로 제조될 위치에 위치되고 적절히 크기 설정되는, 275로 표시되어 도시된 복수의 개구로 리소그래피 방식으로 패터닝된다. 후속 트렌치 에칭만을 위한 하드 마스크 층(250) 내의 이러한 개구(265)는 마스크(270)에 의해 덮여 있다. 금속화 층(70, 75), 에칭 정지 층(213) 및 ILD(195)는 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다.
다음으로, 도 11에 도시된 바와 같이, 레지스트 마스크(270)가 제자리에 있고 개구(275)로 적절하게 패터닝된 상태에서, 방향성 에칭이 ILD(195) 상에서 수행되어 마스크 개구(275)와 정렬된 비아 홀(280)을 생성한다. 이 비아 홀(280)은 도 3에 도시된 추후 형성된 비아(180a)의 후속 최종 깊이와 반드시 동일하지는 않지만 일반적으로 동일한 풋 프린트를 가질 것이다. 예를 들어, CF4, CF4+O2, SF6, NF3 또는 다른 적절한 화학 물질을 사용하는 예를 들어 반응성 이온 에칭과 같은 공지의 방향성 에칭 기술 및 화학 물질이 ILD(195)를 에칭하는 데 사용될 수 있다. 종점 검출은 타이밍 또는 방출 분광법에 의해 이루어질 수 있다. ILD(195) 내에서 개구(280)의 에칭 이후에, 레지스트 마스크(270)는 도 12에 도시된 바와 같이 그리고 본 명세서의 다른 곳에서 설명된 포토 레지스트 스트리핑 기술을 사용하여 스트리핑된다. 금속화 층(70, 75), 에칭 정지 층(213) 및 ILD(195)는 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다. 그러나, 하드 마스크(250)는 이제 노출되고 에칭 마스크로서 기능할 준비가 되어 있다.
다음으로, 도 13에 도시된 바와 같이, ILD(195)의 제 2 에칭이 이번에는 에칭 마스크로서 하드 마스크(250)를 사용하여 수행된다. 여기서, 에칭은 하드 마스킹 개구(265)의 위치 및 따라서 나중에 형성될 제 1 라인 부분(190)(도 3 참조)의 위치에서 ILD(195) 내에 트렌치(285)를 생성한다. 이 에칭은 또한 비아 홀드(280)를 에칭 정지부(213) 아래까지 깊게 한다. 도 11과 관련하여 바로 앞에서 설명한 동일한 에칭 기술이 여기에서도 사용될 수 있다. 물론, 에칭 정지 층(213)은 바람직하게는 ILD 에칭을 수행하는데 사용되는 에칭 화학 물질에 상대적으로 내성이 있는 물질로 제조된다. 이 에칭은 숄더(shoulder)(290)를 생성한다는 것을 알아야 한다. 이 숄더(290)는 위에서 보았을 때 비아 홀(280)의 풋 프린트에 대응하는 둘레를 갖는 에지로서 나타날 것이고 비아 홀(280)이 원형인 경우 숄더(290)는 위에서 볼 때 원형일 것이다. 금속화 층(70, 75) 및 ILD(195)는 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다.
트렌치(285)의 에칭 정의 및 비아 홀(280)의 심화에 이어, 하드 마스크 층(250)은 도 14에 도시된 바와 같이 에칭되어 ILD(195)이 노출된 상태로 남겨질 뿐만 아니라 트렌치(285) 및 비아 홀이 노출된 상태로 남겨진다. 하드 마스크(250) 내의 개구(265)를 에칭하기 위해 본 명세서의 다른 곳에서 설명된 건식 에칭 기술 또는 핫 인산 딥(hot phosphoric acid dip) 기술이 하드 마스크 층(250)을 스트리핑하는데 사용될 수 있다. 금속화 층(70 및 75)은 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다.
다음으로, 도 15에 도시된 바와 같이, 다른 에칭 프로세스가 수행된다. 하부 도체 라인(135a)과 오믹 접촉하는 전도성 비아(180a)를 제조하기 전에, 비아 홀(280)의 위치에서 에칭 정지 층(213) 내에 개구를 생성하는 것이 필요하다. 도 15에 도시된 바와 같이, 에칭 정지 층(215)을 침투하기에 적합한 화학 물질을 사용한 퀵 에칭(quick etch)은 ILD(195)에 대해 선택적인 플라즈마를 갖는 공지의 에칭 화학 물질을 사용하여 수행된다. 개구(292)를 확립하기 위한 에칭은 ILD(195)의 구조적 무결성에 실질적으로 영향을 미치지 않도록 충분히 짧을 것으로 예상된다. 금속화 층(70 및 75)은 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다.
다음으로, 도 16에 도시된 바와 같이, 배리어 금속 증착 프로세스가 하부 도체 라인(135a)과 오믹 접촉하는 배리어 층(182)을 확립하기 위해 수행된다. 공지의 CVD, PVD 또는 도금 프로세스가 배리어 층(182)을 제조하기 위해 사용될 수 있다. 금속화 층(70 및 75)은 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다.
다음으로, 도 17에 도시된 바와 같이, 배리어 층(225)은 비아 홀(280) 및 트렌치(285)를 채우는 ILD(195) 상에 증착된다. 공지의 CVD 또는 PVD 프로세스가 배리어 층(225)을 확립하는데 사용될 수 있다. 배리어 층(225)의 일부는 배리어 층(182)과 접촉한다. 금속화 층(70 및 75)은 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다.
다음으로, 도 18에 도시된 바와 같이, 도금 프로세스는 바람직하게는 블랭킷 도체 층(294)을 확립하기 위해 수행된다. 도체 층(294)은 이후에 연마되어도 3에 도시되고 위에서 설명된 벌크 도체 부분(230)을 생성할 것이다. 블랭킷 도체 층(294)은 배리어 층(225) 위에 채워지고 물론 트렌치(285) 및 비아 홀(280)을 채운다. 이 단계에서, 블랭킷 도체 층(294)은 화학적 기계적 연마에 의해 도 19에 도시된 바와 같이 다시 연마되어 ILD(195) 위에 돌출된 블랭킷 도체 층(294) 및 배리어 층(225)의 일부를 제거하여 제 1 라인 부분(190)을 생성하고 이중 다마신 특성 때문에 동시에 전도성 비아(180a)를 확립한다. 금속화 층(70 및 75) 및 에칭 정지부(213)는 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다. 이제 제 1 라인 부분(190) 및 비아(180a)를 생성하기 위해 바로 앞에서 설명된 기술이 도 3에 도시된 금속화 층(70 및 75)의 도체 라인(95a, 95b, 95c, 95d, 95e, 135a, 135b, 135c, 135d 및 135e), 비아(110a, 110b, 140a 및 140b), ILD(97 및 137), 에칭 정지부(130) 및 배리어(170)를 제조하기 위해 상이한 라인 두께 및 비아 높이로 사용될 수 있음을 이해해야 한다.
다음으로, 도 20에 도시된 바와 같이, 에칭 정지 층(210)은 에칭 정지 층(213)에 대해 다른 곳에서 개시된 동일한 유형의 물질 및 기술을 사용하여 ILD(195) 및 제 1 라인 부분(190) 위에 제조된다. 금속화 층(70 및 75) 및 에칭 정지부(213)는 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다.
다음으로, 도 21에 도시된 바와 같이, ILD(205)가 에칭 정지 층(210) 상에 제조된다. ILD(195)를 확립하는 데 사용된 동일한 유형의 물질 및 기술이 ILD(205)를 제작하기 위해 사용될 수 있다. 금속화 층(70 및 75), ILD(195) 및 에칭 정지부(213)는 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다. 금속화 층(70 및 75) 및 에칭 정지부(213)는 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다.
도 22로부터 명백한 바와 같이, 제 1 라인 부분(190)을 확립하는 데 사용되는 프로세싱 단계는 하부 부분(190)과 함께 도체 라인(175a, 175b, 175c, 175d 및 175e)을 구성하는 ILD(205) 내에 제 2 라인 부분(200)을 확립하기 위해 반복된다. 이들은 각각이 배리어 층(215)과 벌크 도체 층(220)으로 구성된 완성된 도체 라인(175a, 175b, 175c, 175d 및 175e)을 확립하기 위한 물질 증착 및 연마가 후속되는 앞서 언급한 하드 마스크와 다중 포토 레지스트 마스킹 단계 및 에칭을 포함한다. 금속화 층(70 및 75) 및 에칭 정지부(213)는 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다.
다음으로, 도 23에 도시된 바와 같이, 레지스트 마스크(295)가 ILD(205)에 도포되고 전술한 에어 갭(185a, 185b, 185c 및 185d)이 제조될 수 있는 ILD(205) 내에 에칭될 개구에 대한 원하는 풋 프린트 및 위치에 대응하는 개구(300)로 적절히 패터닝된다. 다른 포토 레지스트 마스크에 대해 위에서 논의된 동일한 유형의 기술이 레지스트 마스크(295)를 도포 및 패터닝하고 그 안의 개구(300)를 패터닝하기 위해 사용될 수 있다. 금속화 층(70 및 75), ILD(195) 및 에칭 정지부(213)는 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다.
다음으로, 도 24에 도시된 바와 같이, ILD(205)는 마스킹된 개구(300)와 정렬하게 복수의 개구(305)를 내부에 확립하기 위해 방향적으로 에칭된다. 개구(300)를 확립하기 위한 이러한 에칭은 다양한 방식으로 수행될 수 있다. 도 24에 개시된 예시적인 배열에서, 에칭은 개구(305)가 ILD(205)뿐만 아니라 에칭 정지 층(210) 및 ILD(195)의 일부를 관통하지만 제 1 라인 부분(190)의 바닥(310)보다 짧게 정지하도록 수행된다. 개구(305)의 깊이는 이후에 형성되는 에어 갭(185a, 185b, 185c 및 185d)의 수직 범위를 결정할 것이다. 에어 갭(185a, 185b, 185c 및 185d)이 클수록 커패시턴스는 더 낮게 나타내지만 깊이가 바닥(310)에 도달하지 않거나 에칭 정지 층(210)을 관통하지 않는 방식으로 개구부(305)의 에칭을 수행하는 것이 바람직할 수 있다. ILD(195)를 에칭하기 위해 본 명세서의 다른 곳에 개시된 에칭 화학 물질 및 기술이 여기서 사용될 수 있다. 금속화 층(70 및 75) 및 에칭 정지부(213)는 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다.
다음으로, 도 25에 도시된 바와 같이, 유전체 층(187)은 공지의 CVD 공정 및 위에서 개시된 물질을 사용하여 ILD(205) 위에 제조된다. 유전체 층(187)에 대한 CVD 프로세스에 앞서, 도 24에 도시된 레지스트 마스크(295)는 본 명세서의 다른 곳에서 개시된 기술을 사용하여 스프립핑된다. 층(187)을 확립하는 CVD 프로세스가 진행됨에 따라, ILD(205) 및 ILD(195) 내의 개구(305)의 측벽 및 바닥(310)은 앞서 언급한 에어 갭(185a, 185b 및 185c)을 확립하는 위치(312a, 312b 및 312c)에서 브리징이 발생할 때까지 유전체 물질(187)로 점진적으로 코팅된다. 금속화 층(70 및 75) 및 에칭 정지부(213)는 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다.
다음으로, 도 26에 도시된 바와 같이, 금속화 층(85)을 위한 유전체 물질은 유전체 층(187) 위에 도포되고 금속화 층을 제조하기 위한 남은 다수의 프로세싱 단계가 수행될 수 있다. 일반적으로 이들은 예를 들어 금속화 층(75)을 제조하는 데 사용되는 프로세싱 단계와 같이 에어 갭(185a, 185b 및 185c)없이 금속화 층을 제조하는 데 사용되는 유형의 프로세싱 단계일 것이다. 금속화 층(70 및 75), 에칭 정지부(213), 유전체 층(187) 및 ILD(195, 205)는 이러한 프로세싱 단계에 의해 영향을 받지 않고 유지된다.
위에서 언급한 바와 같이, 에어 갭 금속화 층에 대한 ILD 및 도체 라인 및 비아의 치수는 특정 레벨의 커패시턴스 및 저항을 달성하도록 조정될 수 있다. 예를 들어, 도 28은 도 3과 유사하지만 전도성 라인 및 비아를 확립하기 위해 이중 다마신 프로세싱에서 동일한 기본 단일 다마신을 이용하는 대안의 예시적인 금속화 층(80')의 단면도이다. 그러나 이 예시적인 배열에서, 다양한 도체 구조의 공간 관계를 변경하기 위해 다른 승수가 사용될 수 있다. 이 예시적인 배열에서, 프로세스는 도체 라인(175a', 175b', 175c' 및 175d')의 두께(z4)를 금속화 층(70)의 도체 라인(95a, 95b, 95c, 95d 및 95e)의 두께(z1)보다 2.0 배 두껍게 만들도록 그리고 비아(180a')의 높이(z7)를 비아(110a, 110b)의 높이(z2)와 동일하게 만들도록 조정된다. 동일한 기본 라인 폭(x1)이 사용될 수 있다. 아래의 표 2는 일부 예시적인 파라미터를 예시한다.
표 2
Figure pct00010
승수(k1, k2, k3 및 k4)는 다양한 값을 가질 수 있음을 이해해야 한다. ILD(195)의 두께(z8)는 두께(z4, z5, z6) 및 높이(z7)에 맞게 조정될 수 있다. 유전체 층(187)의 에어 갭(185a', 185b' 및 185c')은 도 3에 도시된 배열보다 더 클 것이고 ILD(195)는 라인(175a' 및 175b '등) 사이에서 더 깊게 에칭될 것이다. 제 1 라인 부분(190) 및 제 2 라인 부분(200)을 사용하는 동일한 기본 적층 라인 구조가 사용되지만, 적절한 두께를 갖는다. 도체 라인(175a', 175b', 175c' 및 175d')의 종횡비는 금속화 층(70)에 대한 것보다 클 수 있음을 알아야 한다.
도 28에 도시된 다른 예시적인 배열에서, 프로세스는 금속화 층(80'')의 도체 라인(175a'', 175b'', 175c'', 175d'' 및 175e'')의 두께(z 4 )를 금속화 층(70)의 도체 라인(95a, 95b, 95c, 95d, 95e)의 두께보다 1.5 배로 그리고 비아(180a'')의 높이를 비아(110a, 140a 등)보다 2.0 배로 만들도록 조정된다. 그러나, 승수(k 1 , k 2 , k 3 및 k 4 )는 다양한 값을 가질 수 있음을 이해해야 한다. 아래 표 3은 일부 예시적인 파라미터를 예시한다.
표 3
Figure pct00011
ILD(195)의 두께(z 8 )는 두께(z 4 , z 5 , z 6 ) 및 높이(z 7 )에 맞게 조정될 수 있다. 유전체 층(187)의 에어 갭(185a'', 185b'' 및 185c'')은 도 3에 도시된 배열에서와 같이 라인(175a'' 및 175b'' 등) 사이에서 에칭되지 않는 ILD(195)보다 짧을 것이다. 실제로, 에칭 정지 층(210)은 에어 갭(185a'', 185b'' 및 185c'')이 형성되는 유전체 층(187)의 하한을 설정한다. 제 1 라인 부분(190) 및 제 2 라인 부분(200)을 사용하는 동일한 기본 적층 라인 구조가 사용되지만, 적절한 두께를 갖는다. 도체 라인(175a", 175b", 175c", 175d" 및 175e")의 종횡비는 금속화 층(70)에 대한 것보다 클 수 있다는 것을 알아야 한다.
개시된 반도체 칩 배열 중 임의의 것이 전자 디바이스에 배치될 수 있다. 도 29는 컴퓨터, 디지털 텔레비전, 핸드 헬드 모바일 디바이스 개인용 컴퓨터, 서버, 메모리 디바이스, 그래픽 카드와 같은 애드인 기판, 또는 반도체를 사용하는 다른 컴퓨팅 디바이스일 수 있는 전자 디바이스(350)로부터 분해된 반도체 칩 디바이스(10)를 도시한다.
본 발명은 다양한 변형 및 대안적인 형태가 가능할 수 있지만, 특정 실시형태가 도면에서 예로서 도시되었고 본 명세서에서 상세하게 설명되었다. 그러나, 본 발명은 개시된 특정 형태로 제한하려는 의도가 아님을 이해해야 한다. 오히려, 본 발명은 하기의 첨부된 특허청구범위에 의해 정의되는 본 발명의 사상 및 범위에 속하는 모든 변형, 등가물 및 대안을 포함한다.

Claims (22)

  1. 반도체 칩(15)으로서:
    기판(50)과;
    상기 기판 상의 복수의 금속화 층(75, 80)과;
    상기 금속화 층 중 하나의 금속화 층 내의 제 1 도체 라인(175b) 및 상기 제 1 도체 라인에 대해 이격된 관계에 있는 상기 금속화 층 중 하나의 금속화 층 내의 제 2 도체 라인(175c) - 상기 제 1 도체 라인과 상기 제 2 도체 라인 각각은 제 1 라인 부분(190)과 상기 제 1 라인 부분 상에 적층된 제 2 라인 부분(200)을 가짐 - 과;
    상기 제 1 도체 라인과 상기 제 2 도체 라인 사이에 위치된 부분 - 상기 부분은 에어 갭(185a)을 가짐 - 을 갖는 유전체 층(187)
    을 포함하는, 반도체 칩(15).
  2. 제 1 항에 있어서,
    상기 금속화 층 중 하나의 금속화 층의 제 3 도체 라인(175a)은 제 1 라인 부분(190) 및 상기 제 1 라인 부분 상에 적층된 제 2 라인 부분(200)을 포함하고, 상기 금속화 층 중 하나의 금속화 층은 전도성 비아(180a)를 가지며, 상기 제 1 라인 부분 및 상기 전도성 비아는 공유된 연속 벌크 도체 부분(230)과 공유된 연속 배리어 층(225)을 갖는,
    반도체 칩.
  3. 제 1 항에 있어서,
    상기 제 2 라인 부분은 제 1 두께를 갖고, 상기 에어 갭은 상기 제 1 두께보다 큰 제 2 두께를 갖는,
    반도체 칩.
  4. 제 1 항에 있어서,
    상기 금속화 층 중 다른 금속화 층 내의 복수의 도체 라인을 포함하며, 상기 복수의 도체 라인 각각은 제 1 두께를 가지며, 상기 하나의 금속화 층의 제 1 도체 라인은 상기 제 1 두께보다 큰 제 2 두께를 갖는,
    반도체 칩.
  5. 제 1 항에 있어서,
    상기 금속화 층 중 다른 금속화 층 내의 복수의 전도성 비아(140a, 140b)를 포함하며, 상기 복수의 전도성 비아 각각은 제 1 두께를 가지며, 상기 금속화 층 중 하나의 금속화 층의 제 3 도체 라인은 제 1 라인 부분과 상기 제 1 라인 부분 상에 적층된 제 2 라인 부분을 포함하며, 상기 금속화 층 중 하나의 금속화 층은 상기 제 1 라인 부분에 연결된 전도성 비아를 가지며, 상기 전도성 비아는 상기 제 1 두께보다 큰 제 2 두께를 갖는,
    반도체 칩.
  6. 제 1 항에 있어서,
    상기 금속화 층 중 하나의 금속화 층(80)은 제 1 유전체 층(195)과 상기 제 1 유전체 층 상에 적층된 제 2 유전체 층(205)을 포함하고, 상기 제 1 도체 라인 및 상기 제 2 도체 라인 각각은 부분적으로 상기 제 1 유전체 층 내 및 부분적으로 상기 제 2 유전체 층 내에 위치되는,
    반도체 칩.
  7. 제 1 항에 있어서,
    상기 금속화 층 중 다른 금속화 층(75) 내의 복수의 도체 라인(135a, 135b)을 포함하며, 상기 복수의 도체 라인은 제 1 측면 간격을 가지며, 상기 하나의 금속화 층의 상기 제 1 도체 라인 및 상기 제 2 도체 라인은 상기 제 1 측면 간격보다 작은 제 2 측면 간격을 갖는,
    반도체 칩.
  8. 제 1 항에 있어서,
    회로 기판(20)을 포함하며, 상기 반도체 칩은 상기 회로 기판 상에 장착되는,
    반도체 칩.
  9. 반도체 칩(15)으로서:
    기판(50)과;
    상기 기판 상의 제 1 금속화 층(75) 및 상기 제 1 금속화 층 상의 제 2 금속화 층(80)과;
    상기 제 1 금속화 층 내의 복수의 도체 라인(135a, 135b) - 상기 도체 라인 각각은 종횡비(A1)를 가짐 - 과;
    상기 제 2 금속화 층 내의 제 1 도체 라인(175b) 및 상기 제 1 도체 라인에 대해 이격된 관계에 있는 상기 제 2 금속화 층 내의 제 2 도체 라인(175c) - 상기 제 1 도체 라인과 상기 제 2 도체 라인 각각은 제 1 라인 부분(190) 및 상기 제 1 라인 부분 상에 적층된 제 2 라인 부분(200)을 가지며, 상기 제 1 도체 라인 및 상기 제 2 도체 라인 각각은 복수의 도체 라인의 종횡비(A1)보다 큰 종횡비(A2)를 가짐 - 과;
    상기 제 1 도체 라인과 상기 제 2 도체 라인 사이에 위치한 부분 - 상기 부분은 에어 갭(185a)을 가짐 - 을 갖는 유전체 층(187)
    을 포함하는, 반도체 칩(15).
  10. 제 9 항에 있어서,
    상기 제 2 금속화 층의 제 3 도체 라인(175a)은 제 1 라인 부분(190) 및 상기 제 1 라인 부분 상에 적층된 제 2 라인 부분(200)을 포함하고, 상기 제 2 금속화 층은 전도성 비아를 가지며, 상기 제 1 라인 부분 및 상기 전도성 비아는 공유된 연속 벌크 도체 부분 및 공유된 연속 배리어 층을 갖는,
    반도체 칩.
  11. 제 9 항에 있어서,
    상기 제 1 금속화 층 내의 복수의 전도성 비아를 포함하며, 상기 복수의 전도성 비아 각각은 제 1 두께를 가지며, 상기 제 2 금속화 층의 제 3 도체 라인은 제 1 라인 부분 및 상기 제 1 라인 부분 상에 적층된 제 2 라인 부분을 포함하고, 상기 제 2 금속화 층은 상기 제 1 라인 부분에 연결된 전도성 비아(180a)를 가지며, 상기 전도성 비아는 상기 제 1 두께보다 큰 제 2 두께를 갖는,
    반도체 칩.
  12. 제 9 항에 있어서,
    상기 제 2 금속화 층은 제 1 유전체 층(195) 및 상기 제 1 유전체 층 상에 적층된 제 2 유전체 층(205)을 포함하고, 상기 제 1 도체 라인 및 상기 제 2 도체 라인 각각은 부분적으로 제 1 유전체 층 내에 그리고 부분적으로 제 2 유전체 층 내에 위치되는,
    반도체 칩.
  13. 제 9 항에 있어서,
    상기 복수의 도체 라인은 제 1 측면 간격을 갖고, 상기 제 2 금속화 층의 상기 제 1 도체 라인 및 상기 제 2 도체 라인은 상기 제 1 측면 간격보다 작은 제 2 측면 간격을 갖는,
    반도체 칩.
  14. 제 9 항에 있어서,
    회로 기판(20)을 포함하며, 상기 반도체 칩은 회로 기판(20) 상에 장착되는,
    반도체 칩.
  15. 반도체 칩(15)을 제조하는 방법으로서:
    기판(50) 상에 복수의 금속화 층(75, 80)을 제조하는 단계와;
    상기 금속화 층 중 하나의 금속화 층 내의 제 1 도체 라인(175b) 및 상기 제 1 도체 라인에 대해 이격된 관계에 있는 상기 금속화 층 중 하나의 금속화 내의 제 2 도체 라인(175c)을 제조하는 단계 - 상기 제 2 도체 라인 및 상기 제 2 도체 라인 각각은 제 1 라인 부분(190) 및 상기 제 1 라인 부분 상에 적층된 제 2 라인 부분(200)을 가짐 - 와;
    상기 제 1 도체 라인과 제 2 라인 사이에 위치된 부분 - 상기 부분은 에어 갭(185a)을 가짐 - 을 갖는 유전체 층(187)을 제조하는 단계
    를 포함하는, 방법.
  16. 제 15 항에 있어서,
    상기 제 1 라인 부분(190) 및 상기 제 1 라인 부분 상에 적층된 제 2 라인 부분(200)을 갖는 상기 금속화 층 중 하나의 금속화 층 내의 제 3 도체 라인(175a)을 제조하는 단계, 및 상기 금속화 층 중 하나의 금속화 층 내의 전도성 비아(180a)를 제조하는 단계 - 상기 제 1 라인 부분과 상기 전도성 비아는 공유된 연속 벌크 도체 부분(230) 및 공유된 연속 배리어 층(225)을 가짐 - 를 포함하는,
    방법.
  17. 제 15 항에 있어서,
    상기 제 2 라인 부분은 제 1 두께를 갖고, 상기 에어 갭은 상기 제 1 두께보다 큰 제 2 두께를 갖는,
    방법.
  18. 제 15 항에 있어서,
    상기 금속화 층 중 다른 금속화 층 내의 복수의 도체 라인을 제조하는 단계를 포함하며, 상기 복수의 도체 라인 각각은 제 1 두께를 가지며, 상기 하나의 금속화 층의 제 1 도체 라인은 상기 제 1 두께보다 큰 제 2 두께를 갖는,
    방법.
  19. 제 15 항에 있어서,
    상기 금속화 층 중 다른 금속화 층(75) 내의 복수의 전도성 비아(140a, 140b)를 제조하는 단계 - 상기 복수의 전도성 비아 각각은 제 1 두께를 가짐 - 와, 제 1 라인 부분 및 상기 제 1 라인 부분 상에 적층된 제 2 라인 부분을 갖는 상기 금속화 층 중 하나의 금속화 층의 제 3 도체 라인을 제조하는 단계 - 상기 금속화 층 중 하나의 금속화 층은 상기 제 1 라인 부분에 연결된 전도성 비아를 가지며, 상기 전도성 비아는 상기 제 1 두께보다 큰 제 2 두께를 가짐 - 를 포함하는,
    방법.
  20. 제 15 항에 있어서,
    상기 금속화 층 중 하나의 금속화 층은 제 1 유전체 층(195) 및 상기 제 1 유전체 층 상에 적층된 제 2 유전체 층(205)을 포함하고, 상기 제 1 도체 라인 및 상기 제 2 도체 라인 각각은 부분적으로 상기 제 1 유전체 층 내에 그리고 부분적으로 상기 제 2 유전체 층 내에 위치되는,
    방법.
  21. 제 15 항에 있어서,
    상기 금속화 층 중 다른 금속화 층(75) 내의 복수의 도체 라인(135a, 135b)을 제조하는 단계를 포함하며, 상기 복수의 도체 라인은 제 1 측면 간격을 가지며, 상기 하나의 금속화 층의 상기 제 1 도체 라인 및 상기 제 2 도체 라인은 상기 제 1 측면 간격보다 작은 제 2 측면 간격을 갖는,
    방법.
  22. 제 15 항에 있어서,
    회로 기판(20) 상에 반도체 칩(15)을 장착하는 단계를 포함하는,
    방법.
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