JPH02181961A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH02181961A JPH02181961A JP300489A JP300489A JPH02181961A JP H02181961 A JPH02181961 A JP H02181961A JP 300489 A JP300489 A JP 300489A JP 300489 A JP300489 A JP 300489A JP H02181961 A JPH02181961 A JP H02181961A
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- layer
- wiring
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Links
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- 229910052742 iron Inorganic materials 0.000 abstract description 4
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Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多層配線を用いて形成したインダクタンス成
分を含む集積回路装置に関する。
分を含む集積回路装置に関する。
従来、半導体集積回路においては、第４図の平面図に示
すように、インダクタンス成分は基板上に細い配線層１
１を長く引き回して形成していた。
すように、インダクタンス成分は基板上に細い配線層１
１を長く引き回して形成していた。
しかし、大きなインダクタンス量を得ようとすれば面積
の増大をまねくため、−殻内に基板（チップ）に個別の
インダクタンス成分を外付けする構成とし、チップ内に
は設けない。また、インダクタンス成分は、フィルタ回
路等に用いられるが、ＩＣチップ上には、形成しにくい
ので、スイッチドキャパシタ等によって得られる高抵抗
とチッソ上に形成された小容量のキャパシタによって、
フィルタ回路を構成するのが一般的である。しかし、ス
イッチドキャパシタフィルタは、回路構成が複雑であり
、制御信号用の発振器が必要であり、また、制御信号成
分のノイズが重畳される。
の増大をまねくため、−殻内に基板（チップ）に個別の
インダクタンス成分を外付けする構成とし、チップ内に
は設けない。また、インダクタンス成分は、フィルタ回
路等に用いられるが、ＩＣチップ上には、形成しにくい
ので、スイッチドキャパシタ等によって得られる高抵抗
とチッソ上に形成された小容量のキャパシタによって、
フィルタ回路を構成するのが一般的である。しかし、ス
イッチドキャパシタフィルタは、回路構成が複雑であり
、制御信号用の発振器が必要であり、また、制御信号成
分のノイズが重畳される。
上述した従来のＩＣチップへのインダクタンス成分形成
では、チップ面積の増大をまねき、価格が高くなり実用
化されない。また、フィルタ回路を構成する場合、スイ
ッチドキャパシタフィルタを用いると、制御信号成分の
ノイズが信号に重畳サレるので、特別の補償回路または
、外付のローパスフィルタが必要となる。
では、チップ面積の増大をまねき、価格が高くなり実用
化されない。また、フィルタ回路を構成する場合、スイ
ッチドキャパシタフィルタを用いると、制御信号成分の
ノイズが信号に重畳サレるので、特別の補償回路または
、外付のローパスフィルタが必要となる。
上記課題に対し本発明では、半導体基板上に形成した第
１配線層と第３配線層で立体的ならせんコイルを形成し
、かつ、このらせんコイルの中心部に透磁率の高い材料
からなる第２配線層を貫通させて、占有面積を増大させ
ずに十分な量のインダクタンス成分を得ている。
１配線層と第３配線層で立体的ならせんコイルを形成し
、かつ、このらせんコイルの中心部に透磁率の高い材料
からなる第２配線層を貫通させて、占有面積を増大させ
ずに十分な量のインダクタンス成分を得ている。
つぎに本発明を実施例により説明する。
第１図は本発明の第１の実施例の層間絶縁膜を省略して
示した平面図、第２図は層間絶縁膜などを含ませた第１
図のＡ−Ａ線に沿った断面図である。第１図と第２図に
おいて、シリコン基板１の上に第１絶縁膜２、その上に
第１配線層３、第１配線層３を覆う第２絶縁膜４、その
上に第２配線層５、第２配線層５を覆う第３絶縁膜６、
さらにその上に第３配線層を覆うカバー層１０が形成さ
れている。また、第１配線層３と第３配線層７はスルー
ホール８で接続されてらせんコイル９に形成されていて
、その中心部には透磁率の高いＭ。
示した平面図、第２図は層間絶縁膜などを含ませた第１
図のＡ−Ａ線に沿った断面図である。第１図と第２図に
おいて、シリコン基板１の上に第１絶縁膜２、その上に
第１配線層３、第１配線層３を覆う第２絶縁膜４、その
上に第２配線層５、第２配線層５を覆う第３絶縁膜６、
さらにその上に第３配線層を覆うカバー層１０が形成さ
れている。また、第１配線層３と第３配線層７はスルー
ホール８で接続されてらせんコイル９に形成されていて
、その中心部には透磁率の高いＭ。
またはＴｉあるいは鉄などを用いた第２配線層５が可能
な限り厚く広く形成されている。本例において、第１配
線層３と第３配線層７の幅を２μｍとし、第２配線層５
を２μｍ厚、２０μｍ幅の鉄で形成すれば、３０μｍＸ
１０００μｍの面積で、３１．４マイクロへンリのイ
ンダクタンス成分が得られた。
な限り厚く広く形成されている。本例において、第１配
線層３と第３配線層７の幅を２μｍとし、第２配線層５
を２μｍ厚、２０μｍ幅の鉄で形成すれば、３０μｍＸ
１０００μｍの面積で、３１．４マイクロへンリのイ
ンダクタンス成分が得られた。
このような本発明のインダクタンスを用いれば、ディス
クリ−と部品の外付けで形成されたと同様のフィルタな
どの回路が、ＩＣチップ上で実現できる。また、コイル
部にあたる配線層に定状電流を流し、内部に生じた磁界
によって、第２配線層に加えられた信号を遅延させるこ
とができる。
クリ−と部品の外付けで形成されたと同様のフィルタな
どの回路が、ＩＣチップ上で実現できる。また、コイル
部にあたる配線層に定状電流を流し、内部に生じた磁界
によって、第２配線層に加えられた信号を遅延させるこ
とができる。
第３図は本発明の第２実施例の層間絶縁膜を省略して示
した平面図である。第３図において、第１配線層３及び
第３配線層６で形成されるらせんコイル９ａのピッチ間
に、同様構造のらせんコイル９ｂが電気的に絶縁して、
形成されている。そして、これらの中心部に第２配線層
５が貫通されている。
した平面図である。第３図において、第１配線層３及び
第３配線層６で形成されるらせんコイル９ａのピッチ間
に、同様構造のらせんコイル９ｂが電気的に絶縁して、
形成されている。そして、これらの中心部に第２配線層
５が貫通されている。
本実施例では、トランスを構成しているので、一方のコ
イルに与えられた交流信号を、他方のコイルに違ったレ
ベルで引出すことが可能である。
イルに与えられた交流信号を、他方のコイルに違ったレ
ベルで引出すことが可能である。
したがって、ＩＣチップ内での信号レベルの適合化、Ｉ
Ｃチップと、異なったレベルの外部回路とのインターフ
ェースが可能となる。
Ｃチップと、異なったレベルの外部回路とのインターフ
ェースが可能となる。
以上説明したように本発明は、基板へ埋込みの形で立体
的な構成によりインダクタンス成分を得るので、チップ
面積を増大することなく、チップ価格を低減できる。ま
た、本発明によれば、ディスクリート回路等で実績のあ
るフィルタが、ＩＣ特有のスイッチドキャパシタフィル
タを使用することなく実現可能となる。また、上記の第
２の実施例で説明したように、異なったレベルの信号を
処理することが可能である。
的な構成によりインダクタンス成分を得るので、チップ
面積を増大することなく、チップ価格を低減できる。ま
た、本発明によれば、ディスクリート回路等で実績のあ
るフィルタが、ＩＣ特有のスイッチドキャパシタフィル
タを使用することなく実現可能となる。また、上記の第
２の実施例で説明したように、異なったレベルの信号を
処理することが可能である。
略して示した平面図、第２図は第１図の層間絶縁膜を含
めて示したＡ−Ａ線断面図、第３図は本発明の第２実施
例の平面図、第４図は従来の集積回路装置のインダクタ
ンス成分を示す平面図である。
めて示したＡ−Ａ線断面図、第３図は本発明の第２実施
例の平面図、第４図は従来の集積回路装置のインダクタ
ンス成分を示す平面図である。
１・・・・・・シリコン基板、２・・・・・・第１絶縁
膜、３・・・・・・第１配線層、４・・・・・・第２絶
縁膜、５・・・・・・第２配線層、６・・・・・・第３
絶縁膜、７・・・・・・第３配線層、８・・・・・・ス
ルーホール、９．９ａ、９ｂ・・・・・・らせんコイル
、１０・・・・・・カバー層、１１・・・・・・平面イ
ンダクタンス配線層。
膜、３・・・・・・第１配線層、４・・・・・・第２絶
縁膜、５・・・・・・第２配線層、６・・・・・・第３
絶縁膜、７・・・・・・第３配線層、８・・・・・・ス
ルーホール、９．９ａ、９ｂ・・・・・・らせんコイル
、１０・・・・・・カバー層、１１・・・・・・平面イ
ンダクタンス配線層。
代理人 弁理士 内 原 晋
Claims (1)
- 半導体基板に形成された少くとも３層の配線のうちの
第１層配線と３層配線はスルーホールコンタクトで接続
されてらせんコイルに形成され、さらにその中心部には
透磁率の高い材料からできている第２層配線が貫通され
てなるインダクタンス成分を含むことを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP300489A JPH02181961A (ja) | 1989-01-09 | 1989-01-09 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP300489A JPH02181961A (ja) | 1989-01-09 | 1989-01-09 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181961A true JPH02181961A (ja) | 1990-07-16 |
Family
ID=11545211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP300489A Pending JPH02181961A (ja) | 1989-01-09 | 1989-01-09 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181961A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10189339A (ja) * | 1996-11-19 | 1998-07-21 | Samsung Electron Co Ltd | 半導体素子及びその製造方法 |
| US6002593A (en) * | 1997-05-19 | 1999-12-14 | Nec Corporation | Reducing electromagnetic noise radiated from a printed board |
| JP2003179151A (ja) * | 2001-10-05 | 2003-06-27 | Agere Systems Inc | 半導体基板に形成された多層インダクタ |
| JP2006278718A (ja) * | 2005-03-29 | 2006-10-12 | Mitsubishi Electric Corp | 多層プリント配線板 |
| US7167073B2 (en) | 2003-10-24 | 2007-01-23 | Rohm Co., Ltd. | Semiconductor device |
| JP2014220631A (ja) * | 2013-05-08 | 2014-11-20 | 本田技研工業株式会社 | ノイズフィルタ |
| WO2018236438A1 (en) * | 2017-06-23 | 2018-12-27 | Western Digital Technologies, Inc. | SOLENOID FILTER INCORPORATED IN PRINTED CIRCUIT BOARD |
| EP3618109A1 (en) * | 2018-08-28 | 2020-03-04 | Nxp B.V. | Integrated passive coupler and method |
| US11160162B1 (en) | 2020-06-29 | 2021-10-26 | Western Digital Technologies, Inc. | Via-less patterned ground structure common-mode filter |
| US11659650B2 (en) | 2020-12-18 | 2023-05-23 | Western Digital Technologies, Inc. | Dual-spiral common-mode filter |
-
1989
- 1989-01-09 JP JP300489A patent/JPH02181961A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10189339A (ja) * | 1996-11-19 | 1998-07-21 | Samsung Electron Co Ltd | 半導体素子及びその製造方法 |
| JP4614477B2 (ja) * | 1996-11-19 | 2011-01-19 | 三星電子株式会社 | 半導体素子及びその製造方法 |
| US6002593A (en) * | 1997-05-19 | 1999-12-14 | Nec Corporation | Reducing electromagnetic noise radiated from a printed board |
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| WO2018236438A1 (en) * | 2017-06-23 | 2018-12-27 | Western Digital Technologies, Inc. | SOLENOID FILTER INCORPORATED IN PRINTED CIRCUIT BOARD |
| US10285259B2 (en) | 2017-06-23 | 2019-05-07 | Western Digital Technologies, Inc. | Solenoid filter built into a printed circuit board |
| EP3618109A1 (en) * | 2018-08-28 | 2020-03-04 | Nxp B.V. | Integrated passive coupler and method |
| CN110867442A (zh) * | 2018-08-28 | 2020-03-06 | 恩智浦有限公司 | 集成无源耦合器和方法 |
| US11201113B2 (en) * | 2018-08-28 | 2021-12-14 | Nxp B.V. | Integrated passive coupler and method |
| US11160162B1 (en) | 2020-06-29 | 2021-10-26 | Western Digital Technologies, Inc. | Via-less patterned ground structure common-mode filter |
| US11659650B2 (en) | 2020-12-18 | 2023-05-23 | Western Digital Technologies, Inc. | Dual-spiral common-mode filter |
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