JP2003179151A - 半導体基板に形成された多層インダクタ - Google Patents
半導体基板に形成された多層インダクタInfo
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- 239000000758 substrate Substances 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 229910052751 metal Inorganic materials 0.000 claims abstract description 108
- 239000002184 metal Substances 0.000 claims abstract description 108
- 238000000034 method Methods 0.000 claims description 66
- 230000004888 barrier function Effects 0.000 claims description 39
- 239000000463 material Substances 0.000 claims description 33
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 27
- 229910052802 copper Inorganic materials 0.000 claims description 27
- 239000010949 copper Substances 0.000 claims description 27
- 239000004020 conductor Substances 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 238000009713 electroplating Methods 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 229910052715 tantalum Inorganic materials 0.000 claims description 7
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 7
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 7
- 239000010936 titanium Substances 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 230000001939 inductive effect Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000009499 grossing Methods 0.000 claims 3
- 230000001154 acute effect Effects 0.000 claims 1
- 150000002739 metals Chemical class 0.000 claims 1
- 239000010409 thin film Substances 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 96
- 238000004519 manufacturing process Methods 0.000 description 24
- 230000008569 process Effects 0.000 description 18
- 238000004804 winding Methods 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000004891 communication Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 3
- 235000014653 Carica parviflora Nutrition 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 241000242757 Anthozoa Species 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 241000243321 Cnidaria Species 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 101000935040 Homo sapiens Integrin beta-2 Proteins 0.000 description 1
- 102100025390 Integrin beta-2 Human genes 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000002500 effect on skin Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01—ELECTRIC ELEMENTS
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】
【課題】 薄膜多層高Ｑインダクタを提供する。
【解決手段】 半導体基板上に複数の平行する第１の金
属ランナを形成することによって、少なくとも３つの金
属層に及ぶ薄膜多層高Ｑインダクタを形成する。複数の
金属ランナの各末端と電気的に接続されるように、複数
の第１の垂直導電性バイアおよび第２の垂直導電性バイ
アを形成する。複数の第１の導電性バイアおよび第２の
導電性バイアに複数の第３の導電性バイアおよび第４の
導電性バイアを形成し、複数の第３の導電性バイアと第
４の導電性バイアを接続する複数の第２の金属ランナを
形成する。複数の第１の金属ランナは、平面が交差する
ように、複数の第２の金属ランナとは異なる垂直面にあ
る。したがって、第１の金属ランナの一端は、第１の垂
直導電性バイアおよび第３の垂直導電性バイアにより、
その上に重なる第２の金属ランナの一端に接続される。
第２の金属ランナの他端は、第２の垂直導電性バイアお
よび第４の垂直導電性バイアにより次の金属の１つのラ
ンナに接続されて、全体的に螺旋形の連続導電構造体を
形成する。
属ランナを形成することによって、少なくとも３つの金
属層に及ぶ薄膜多層高Ｑインダクタを形成する。複数の
金属ランナの各末端と電気的に接続されるように、複数
の第１の垂直導電性バイアおよび第２の垂直導電性バイ
アを形成する。複数の第１の導電性バイアおよび第２の
導電性バイアに複数の第３の導電性バイアおよび第４の
導電性バイアを形成し、複数の第３の導電性バイアと第
４の導電性バイアを接続する複数の第２の金属ランナを
形成する。複数の第１の金属ランナは、平面が交差する
ように、複数の第２の金属ランナとは異なる垂直面にあ
る。したがって、第１の金属ランナの一端は、第１の垂
直導電性バイアおよび第３の垂直導電性バイアにより、
その上に重なる第２の金属ランナの一端に接続される。
第２の金属ランナの他端は、第２の垂直導電性バイアお
よび第４の垂直導電性バイアにより次の金属の１つのラ
ンナに接続されて、全体的に螺旋形の連続導電構造体を
形成する。
Description
【０００１】本特許出願は、２００１年６月２８日に提
出され、出願番号６０／３０１，２８５が与えられた仮
特許出願に対する優先権を主張するものである。
出され、出願番号６０／３０１，２８５が与えられた仮
特許出願に対する優先権を主張するものである。
【０００２】
【発明の属する技術分野】本発明は、一般には集積回路
基板上に形成されたインダクタに関し、より詳細には、
集積回路基板の少なくとも３つの金属層に及ぶコアを有
するインダクタに関する。
基板上に形成されたインダクタに関し、より詳細には、
集積回路基板の少なくとも３つの金属層に及ぶコアを有
するインダクタに関する。
【０００３】
【従来の技術】無線通信における最近の進歩、ならびに
より小型の無線通信装置に対する需要により、無線通信
電子装置の最適化および小型化に向けて多大な努力がな
されてきた。これらの装置の受動的構成要素（インダク
タ、キャパシタ、トランスフォーマなど）は、装置の動
作において必要な役割を果たすため、当該構成要素の小
型化、およびその製造効率の改善に向けて努力がなされ
ている。
より小型の無線通信装置に対する需要により、無線通信
電子装置の最適化および小型化に向けて多大な努力がな
されてきた。これらの装置の受動的構成要素（インダク
タ、キャパシタ、トランスフォーマなど）は、装置の動
作において必要な役割を果たすため、当該構成要素の小
型化、およびその製造効率の改善に向けて努力がなされ
ている。
【０００４】電子通信装置の性能において不可欠な役割
を果たすインダクタは、典型的には、磁性体または絶縁
体から構成されるコアを覆う複数の巻線を含む電磁構成
要素である。磁気コアを使用するとより高いインダクタ
ンス値が得られる。インダクタンスは、実質的にコイル
巻き線の数にも影響され、インダクタンス値は、特に巻
き線の数の二乗に比例する。インダクタンスは、コアの
半径および他の物理的要因にも影響される。従来のイン
ダクタは、螺旋（管形とも呼ばれる）またはトロイドと
して形成される。
を果たすインダクタは、典型的には、磁性体または絶縁
体から構成されるコアを覆う複数の巻線を含む電磁構成
要素である。磁気コアを使用するとより高いインダクタ
ンス値が得られる。インダクタンスは、実質的にコイル
巻き線の数にも影響され、インダクタンス値は、特に巻
き線の数の二乗に比例する。インダクタンスは、コアの
半径および他の物理的要因にも影響される。従来のイン
ダクタは、螺旋（管形とも呼ばれる）またはトロイドと
して形成される。
【０００５】使用通信周波数をより高い周波数帯域に連
続的に割り当てると、渦電流および表皮効果損失が大き
くなることによりインダクタの損失が増加する。比較的
低い周波数で動作するデバイスに使用する場合は、特定
の能動デバイスを採用することによってインダクタをシ
ミュレートすることが可能である。しかし、シミュレー
トされたインダクタは、より高い周波数を実現するのが
困難で、ダイナミック・レンジが限定され、付加的で望
ましくないノイズを動作回路にもたらす。
続的に割り当てると、渦電流および表皮効果損失が大き
くなることによりインダクタの損失が増加する。比較的
低い周波数で動作するデバイスに使用する場合は、特定
の能動デバイスを採用することによってインダクタをシ
ミュレートすることが可能である。しかし、シミュレー
トされたインダクタは、より高い周波数を実現するのが
困難で、ダイナミック・レンジが限定され、付加的で望
ましくないノイズを動作回路にもたらす。
【０００６】Ｑ（または品質係数）は、重要なインダク
タの効果尺度である。Ｑは、誘導リアクタンスと誘導抵
抗の比の測定値である。高Ｑインダクタは、インダクタ
電流を入力信号周波数の関数としてグラフ化した場合に
狭いピークを示し、そのピークは、インダクタが共鳴す
る周波数を示す。高Ｑインダクタは、狭い帯域幅で動作
する周波数依存回路での使用において特に重要である。
Ｑ値は、インダクタ抵抗の逆関数であるため、抵抗を最
小限にしてＱを高めることが特に重要である。
タの効果尺度である。Ｑは、誘導リアクタンスと誘導抵
抗の比の測定値である。高Ｑインダクタは、インダクタ
電流を入力信号周波数の関数としてグラフ化した場合に
狭いピークを示し、そのピークは、インダクタが共鳴す
る周波数を示す。高Ｑインダクタは、狭い帯域幅で動作
する周波数依存回路での使用において特に重要である。
Ｑ値は、インダクタ抵抗の逆関数であるため、抵抗を最
小限にしてＱを高めることが特に重要である。
【０００７】たいていのパーソナル通信装置は、シリコ
ンや砒化ガリウムなどの半導体技術を使用して作製され
た集積回路能動構成要素を取り入れている。従来技術で
は、シリコン系集積回路作製方法への適合性を達成する
ために開発された（トロイド形または螺旋形を含む）特
定の集積平面インダクタが教示されている。しかしなが
ら、当該平面インダクタは、損失が大きく、対象とする
使用周波数でのＱ係数が低い。これらの損失およびＱ係
数の低下は、一般には、寄生的キャパシタンスによって
生じる誘電損失、および薄くて比較的固有抵抗の高い導
体の使用による抵抗損失に起因するものと考えられる。
従来の平面インダクタの他の短所は、半導体基板表面に
垂直な磁場線に起因する。これらの閉ループ磁場線は、
インダクタの上側、側方および下側の物質に入り込む。
誘電体の浸透によって、誘電損失が増加するとともに、
インダクタのＱ係数が低下する。また、インダクタが、
シリコン内に形成された下側の能動回路要素から十分離
れた位置に配置されていなければ、インダクタの磁場が
電流を誘導するため、下側の能動構成要素の動作が妨害
される。
ンや砒化ガリウムなどの半導体技術を使用して作製され
た集積回路能動構成要素を取り入れている。従来技術で
は、シリコン系集積回路作製方法への適合性を達成する
ために開発された（トロイド形または螺旋形を含む）特
定の集積平面インダクタが教示されている。しかしなが
ら、当該平面インダクタは、損失が大きく、対象とする
使用周波数でのＱ係数が低い。これらの損失およびＱ係
数の低下は、一般には、寄生的キャパシタンスによって
生じる誘電損失、および薄くて比較的固有抵抗の高い導
体の使用による抵抗損失に起因するものと考えられる。
従来の平面インダクタの他の短所は、半導体基板表面に
垂直な磁場線に起因する。これらの閉ループ磁場線は、
インダクタの上側、側方および下側の物質に入り込む。
誘電体の浸透によって、誘電損失が増加するとともに、
インダクタのＱ係数が低下する。また、インダクタが、
シリコン内に形成された下側の能動回路要素から十分離
れた位置に配置されていなければ、インダクタの磁場が
電流を誘導するため、下側の能動構成要素の動作が妨害
される。
【０００８】集積回路能動装置が小さくなり、より高速
で動作するようになると、配線システムが装置信号に処
理遅れを付加することはなくなる。従来のアルミニウム
金属配線を使用すると、配線が長くなるとともに配線断
面が小さくなって配線抵抗を大きくするため、回路の動
作速度が制限される。また、アルミニウム表面とシリコ
ン表面の間の接触抵抗が比較的小さいことにより、回路
構成要素の数が増えるに従って全抵抗が著しく大きくな
る。アスペクト比が大きなアルミニウムをバイアおよび
プラグに蒸着するのは困難である（ただし、アスペクト
比はプラグの厚さの直径に対する比として定められ
る）。
で動作するようになると、配線システムが装置信号に処
理遅れを付加することはなくなる。従来のアルミニウム
金属配線を使用すると、配線が長くなるとともに配線断
面が小さくなって配線抵抗を大きくするため、回路の動
作速度が制限される。また、アルミニウム表面とシリコ
ン表面の間の接触抵抗が比較的小さいことにより、回路
構成要素の数が増えるに従って全抵抗が著しく大きくな
る。アスペクト比が大きなアルミニウムをバイアおよび
プラグに蒸着するのは困難である（ただし、アスペクト
比はプラグの厚さの直径に対する比として定められ
る）。
【０００９】これらの欠点を考慮すると、アルミニウム
よりすぐれた導電体であり（アルミニウムの抵抗が３．
１マイクロ・オームであるのに対して１．７マイクロ・
オーム）、エレクトロマイグレーションの影響が小さ
く、より低温で積層でき（それによってデバイス・ドー
パント分布に対する悪影響が防止され）、高アスペクト
比のプラグ材料の使用に適するといった理由から、配線
に銅が選択される傾向にある。銅相互接続は、化学気相
堆積、スパッタリング、電気めっきおよび電解めっきに
よって形成できる。
よりすぐれた導電体であり（アルミニウムの抵抗が３．
１マイクロ・オームであるのに対して１．７マイクロ・
オーム）、エレクトロマイグレーションの影響が小さ
く、より低温で積層でき（それによってデバイス・ドー
パント分布に対する悪影響が防止され）、高アスペクト
比のプラグ材料の使用に適するといった理由から、配線
に銅が選択される傾向にある。銅相互接続は、化学気相
堆積、スパッタリング、電気めっきおよび電解めっきに
よって形成できる。
【００１０】ダマシーン処理は、能動デバイスの銅配線
を形成するための一技術である。表面の誘電層に溝を形
成し、次いでそこに銅材を蒸着する。通常は、溝を十分
に満たし、表面を再平滑化するために化学および機械的
研磨ステップを必要とする。この処理は、典型的なパタ
ーンおよびエッチング処理にもたらされる寸法変動を防
ぐため、優れた寸法制御を与えるものである。二重ダマ
シーン処理はダマシーン処理を拡大したもので、銅から
下側の導電バイアと配線溝の両方を同時に形成する。ま
ずプラグ・バイアを形成し、次に金属溝を形成する。次
の金属積層ステップでは、バイアと溝の両方を満たし、
一体の金属層を形成する。化学および機械的研磨ステッ
プでは、上面または基板を平滑化する。
を形成するための一技術である。表面の誘電層に溝を形
成し、次いでそこに銅材を蒸着する。通常は、溝を十分
に満たし、表面を再平滑化するために化学および機械的
研磨ステップを必要とする。この処理は、典型的なパタ
ーンおよびエッチング処理にもたらされる寸法変動を防
ぐため、優れた寸法制御を与えるものである。二重ダマ
シーン処理はダマシーン処理を拡大したもので、銅から
下側の導電バイアと配線溝の両方を同時に形成する。ま
ずプラグ・バイアを形成し、次に金属溝を形成する。次
の金属積層ステップでは、バイアと溝の両方を満たし、
一体の金属層を形成する。化学および機械的研磨ステッ
プでは、上面または基板を平滑化する。
【００１１】米国特許第６，００８，１０２号には、従
来の多重パターニング、エッチングおよび積層ステップ
によって形成された銅層を使用して三次元または螺旋形
のインダクタを形成する１つの方法が記載されている。
溝の形成および充填とは別のステップで多重接続バイア
を形成し、金属を充填する。
来の多重パターニング、エッチングおよび積層ステップ
によって形成された銅層を使用して三次元または螺旋形
のインダクタを形成する１つの方法が記載されている。
溝の形成および充填とは別のステップで多重接続バイア
を形成し、金属を充填する。
【００１２】
【発明が解決しようとする課題】半導体基板上のインダ
クタならびに能動デバイスの製作をさらに進歩させるた
めに、従来の集積回路の金属層に当該インダクタを形成
するための構成および処理であって、インダクタのコア
領域が従来技術のインダクタより大きいために、より高
いインダクタンス値およびより高いＱの効果尺度が得ら
れる構成および処理を提供する。また、本発明の教示に
従って形成されたインダクタは、集積回路の比較的小さ
な領域に低い抵抗（よって高いＱ値）を有するため望ま
しい。当該インダクタを形成するための１つの技術とし
ては、二重ダマシーン処理がある。
クタならびに能動デバイスの製作をさらに進歩させるた
めに、従来の集積回路の金属層に当該インダクタを形成
するための構成および処理であって、インダクタのコア
領域が従来技術のインダクタより大きいために、より高
いインダクタンス値およびより高いＱの効果尺度が得ら
れる構成および処理を提供する。また、本発明の教示に
従って形成されたインダクタは、集積回路の比較的小さ
な領域に低い抵抗（よって高いＱ値）を有するため望ま
しい。当該インダクタを形成するための１つの技術とし
ては、二重ダマシーン処理がある。
【００１３】
【課題を解決するための手段】本発明の一実施形態によ
れば、能動構成要素が既に形成された半導体基板の基礎
を成す複数の平行下側導電性ストリップを形成する。各
々の下側導電性ストリップの対向する第１および第２の
エッジに第１および第２の垂直導電性バイア孔を形成
し、バイア孔の内部に導電体を積層して第１および第２
の導電性バイアを形成する。２つの追加のバイア孔を第
１および第２の導電性バイアと垂直方向に整列するよう
に形成し、それを金属で満たして第３および第４の導電
性バイアを形成する。次いで、１つの上側導電性ストリ
ップの第１のエッジが下側導電性ストリップの第１のエ
ッジに重なり、２つのエッジが第１および第３の導電性
バイアによって接続されるように、上側導電性ストリッ
プの平面が下側導電性ストリップの平面と交差する複数
の上側導電性ストリップを形成する。上側導電性ストリ
ップの第２のエッジは、次の平行下側導電性ストリップ
の第２のエッジに重なり、これらのエッジは第２および
第４の導電性バイアによって電気的に接続される。した
がって、インダクタは、個々の巻線からなる螺旋体を含
む。
れば、能動構成要素が既に形成された半導体基板の基礎
を成す複数の平行下側導電性ストリップを形成する。各
々の下側導電性ストリップの対向する第１および第２の
エッジに第１および第２の垂直導電性バイア孔を形成
し、バイア孔の内部に導電体を積層して第１および第２
の導電性バイアを形成する。２つの追加のバイア孔を第
１および第２の導電性バイアと垂直方向に整列するよう
に形成し、それを金属で満たして第３および第４の導電
性バイアを形成する。次いで、１つの上側導電性ストリ
ップの第１のエッジが下側導電性ストリップの第１のエ
ッジに重なり、２つのエッジが第１および第３の導電性
バイアによって接続されるように、上側導電性ストリッ
プの平面が下側導電性ストリップの平面と交差する複数
の上側導電性ストリップを形成する。上側導電性ストリ
ップの第２のエッジは、次の平行下側導電性ストリップ
の第２のエッジに重なり、これらのエッジは第２および
第４の導電性バイアによって電気的に接続される。した
がって、インダクタは、個々の巻線からなる螺旋体を含
む。
【００１４】本発明の他の実施形態によれば、既存の基
板に重なる誘電層の第１の多層集積体に複数の平行する
下側ダマシーン溝または窓を形成する。溝に銅を充填す
る。各々の下側ダマシーン溝の各エッジと電気的に接続
する２つの垂直導電性バイアを形成し、そこに銅を積層
する。次に、二重ダマシーン処理により、第１の集積体
に重なる絶縁層の第２の多層集積体に追加の複数のバイ
アおよび上側溝を形成する。下側ダマシーン溝の垂直面
は、上側ダマシーン溝の垂直面と交差する。上側溝の各
々に関連する一対のバイアと、下側溝に接続される形成
済みのバイアとを垂直方向に整列させる。追加の複数の
バイアおよび上側溝に、好ましくは電気メッキによって
銅を積層し、その表面に化学および機械的な研磨ステッ
プを施す。下側ダマシーン溝と上側ダマシーン溝の平面
が交差するため、導電性バイアによって接続された上側
および下側ダマシーン溝の螺旋体が形成される。
板に重なる誘電層の第１の多層集積体に複数の平行する
下側ダマシーン溝または窓を形成する。溝に銅を充填す
る。各々の下側ダマシーン溝の各エッジと電気的に接続
する２つの垂直導電性バイアを形成し、そこに銅を積層
する。次に、二重ダマシーン処理により、第１の集積体
に重なる絶縁層の第２の多層集積体に追加の複数のバイ
アおよび上側溝を形成する。下側ダマシーン溝の垂直面
は、上側ダマシーン溝の垂直面と交差する。上側溝の各
々に関連する一対のバイアと、下側溝に接続される形成
済みのバイアとを垂直方向に整列させる。追加の複数の
バイアおよび上側溝に、好ましくは電気メッキによって
銅を積層し、その表面に化学および機械的な研磨ステッ
プを施す。下側ダマシーン溝と上側ダマシーン溝の平面
が交差するため、導電性バイアによって接続された上側
および下側ダマシーン溝の螺旋体が形成される。
【００１５】本発明の詳細な説明、および添付の図面に
照らし合わせて考察すると、本発明をより容易に理解す
ることができるとともに、そのさらなる利点および使用
法がより明らかになるであろう。
照らし合わせて考察すると、本発明をより容易に理解す
ることができるとともに、そのさらなる利点および使用
法がより明らかになるであろう。
【００１６】一般的慣習に従って、それぞれ記載のデバ
イス特徴は正確な縮尺に基づいて描かれているわけでは
なく、本発明に関わる具体的な特徴を強調するように描
かれている。図面および本文を通じて、同様の符号は同
様の構成要素を表す。
イス特徴は正確な縮尺に基づいて描かれているわけでは
なく、本発明に関わる具体的な特徴を強調するように描
かれている。図面および本文を通じて、同様の符号は同
様の構成要素を表す。
【００１７】
【発明の実施の形態】本発明によるインダクタを形成す
るための１つの方法は、図１に示されるように、従来の
方法では複数の能動要素を含む既存の集積回路に複数の
絶縁層を形成するところから開始される。典型的には、
従来の作製方法におけるこの時点では、能動デバイスに
金属配線が形成されず、能動デバイス領域にアクセスす
るためのバイアまたは窓のみが形成されていた。バリヤ
層２０が半導体基板の表面に重なり、そのバリヤ層２０
は好ましくはタンタル、窒化タンタル、チタンまたは窒
化チタンで形成される。次に、好ましくは比較的低誘電
率の物質から形成された絶縁層２２をバリヤ層２０に形
成する。低誘電率の酸化ケイ素、黒色ダイアモンドおよ
びサンゴは、絶縁層２２の好適な候補である。二酸化ケ
イ素の比誘電率は約３．９である。したがって、低比誘
電率とは、一般に約３．０未満であると考えられる。低
誘電率の材料は、内側層キャパシタンスを低下させるた
め、信号間の潜在的なクロストークも低下させるが、他
の実施形態では、従来の酸化ケイ素を使用することが可
能である。バリヤ層２０および絶縁層２２は、化学蒸着
によって形成することができる。
るための１つの方法は、図１に示されるように、従来の
方法では複数の能動要素を含む既存の集積回路に複数の
絶縁層を形成するところから開始される。典型的には、
従来の作製方法におけるこの時点では、能動デバイスに
金属配線が形成されず、能動デバイス領域にアクセスす
るためのバイアまたは窓のみが形成されていた。バリヤ
層２０が半導体基板の表面に重なり、そのバリヤ層２０
は好ましくはタンタル、窒化タンタル、チタンまたは窒
化チタンで形成される。次に、好ましくは比較的低誘電
率の物質から形成された絶縁層２２をバリヤ層２０に形
成する。低誘電率の酸化ケイ素、黒色ダイアモンドおよ
びサンゴは、絶縁層２２の好適な候補である。二酸化ケ
イ素の比誘電率は約３．９である。したがって、低比誘
電率とは、一般に約３．０未満であると考えられる。低
誘電率の材料は、内側層キャパシタンスを低下させるた
め、信号間の潜在的なクロストークも低下させるが、他
の実施形態では、従来の酸化ケイ素を使用することが可
能である。バリヤ層２０および絶縁層２２は、化学蒸着
によって形成することができる。
【００１８】絶縁層２２に重なる層２４は二酸化ケイ素
のハード・マスクを含む。ハード・マスクの下の１つま
たは複数の層をエッチングするために、ハード・マスク
上にフォトレジスト材を塗布し、フォトレジストをパタ
ーニングし、次いでそのパターンをフォトレジストから
ハード・マスクに転写させる。フォトレジストを除去
し、ハード・マスク・パターンを使用してエッチング・
ステップを実行する。この処理は、エッチングされた特
徴に対する優れた寸法制御を有利に提供する。ハード・
マスクの代わりに、従来的なフォトレジスト・パターニ
ング・ステップやエッチング・ステップを利用できる。
いずれの場合も、図２に示されるように、好適なエッチ
ング液を使用することによって、絶縁層２２およびハー
ド・マスク層２４に窓または溝３０が形成される。次い
で、溝３０の底部におけるバリヤ層２０の露出領域をエ
ッチングによって除去する。上面図では、溝３０は円形
または楕円形になる。一般に、パターニングおよびエッ
チング・ステップでは、角の尖った形状の構造体は形成
されないため、上面から見た場合の窓および溝は円形や
楕円形であるか、または比較的真っ直ぐなエッジを有
し、エッジ巻の角が丸まっている。
のハード・マスクを含む。ハード・マスクの下の１つま
たは複数の層をエッチングするために、ハード・マスク
上にフォトレジスト材を塗布し、フォトレジストをパタ
ーニングし、次いでそのパターンをフォトレジストから
ハード・マスクに転写させる。フォトレジストを除去
し、ハード・マスク・パターンを使用してエッチング・
ステップを実行する。この処理は、エッチングされた特
徴に対する優れた寸法制御を有利に提供する。ハード・
マスクの代わりに、従来的なフォトレジスト・パターニ
ング・ステップやエッチング・ステップを利用できる。
いずれの場合も、図２に示されるように、好適なエッチ
ング液を使用することによって、絶縁層２２およびハー
ド・マスク層２４に窓または溝３０が形成される。次い
で、溝３０の底部におけるバリヤ層２０の露出領域をエ
ッチングによって除去する。上面図では、溝３０は円形
または楕円形になる。一般に、パターニングおよびエッ
チング・ステップでは、角の尖った形状の構造体は形成
されないため、上面から見た場合の窓および溝は円形や
楕円形であるか、または比較的真っ直ぐなエッジを有
し、エッジ巻の角が丸まっている。
【００１９】図３を参照すると、バリヤおよびシード層
３２が配置されている。典型的には、これは２つのステ
ップで達成される。まず、溝３０にバリヤ材をスパッタ
する。タンタル、窒化タンタル、チタンおよび窒化チタ
ンはバリヤ層の候補になる。次に、好ましくはスパッタ
リングによって薄い銅シード層を蒸着する。該シード層
は、電気メッキ銅に対する開始層として必要である。バ
リヤおよびシード層３２のバリヤ材およびシード材も、
従来の化学蒸着法および電気メッキ法によって蒸着する
ことが可能である。ここで、好ましくは銅を電気メッキ
することによって金属１のランナ層３４を形成する。電
気メッキは、低温で、かつ比較的安価に行うことができ
るため特に有利である。低温積層の特徴は、半導体基板
の活性領域におけるドーパント・プロフィルの変化を避
けることができるため有利である。次いで、基板を化学
および電気的に研磨して、金属１のランナ３４以外のす
べての領域から電気メッキ銅を除去する。絶縁層に銅層
を蒸着する処理は、ダマシーン処理として知られる。該
処理は、バイアおよび配線が２つのステップで形成され
る従来の金属パターンおよびエッチング処理にもたらさ
れる変動を排除するため、優れた寸法制御を与えるもの
である。ダマシーンおよび二重ダマシーン処理の詳細
は、本願に引用して援用する以下の文献、すなわちＣ．
Ｋ．Ｈｕ他、ＶＬＳＩに関するＭＲＳシンポジウム回報
（Ｐｒｏｃｅｅｄｉｎｇｓ ＭＲＳ Ｓｙｍｐｏｓｉｕ
ｍ ｏｎ ＶＬＳＩ）第５巻、ｐ．３６９（１９９０
年）；Ｂ．Ｌｕｔｈｅｒ他、ＶＭＩＣ回報（Ｐｒｏｃｅ
ｅｄｉｎｇｓ ＶＭＩＣ）、第１０巻、ｐ．１５（１９
９４年）；Ｄ．Ｅｄｅｌｓｔｅｉｎ、ＥＣＳ回報（Ｐｒ
ｏｃｅｅｄｉｎｇｓ ＥＣＳ Ｍｔｇ．、第９６−２
巻、ｐ．３３５（１９９６年）に記載されている。
３２が配置されている。典型的には、これは２つのステ
ップで達成される。まず、溝３０にバリヤ材をスパッタ
する。タンタル、窒化タンタル、チタンおよび窒化チタ
ンはバリヤ層の候補になる。次に、好ましくはスパッタ
リングによって薄い銅シード層を蒸着する。該シード層
は、電気メッキ銅に対する開始層として必要である。バ
リヤおよびシード層３２のバリヤ材およびシード材も、
従来の化学蒸着法および電気メッキ法によって蒸着する
ことが可能である。ここで、好ましくは銅を電気メッキ
することによって金属１のランナ層３４を形成する。電
気メッキは、低温で、かつ比較的安価に行うことができ
るため特に有利である。低温積層の特徴は、半導体基板
の活性領域におけるドーパント・プロフィルの変化を避
けることができるため有利である。次いで、基板を化学
および電気的に研磨して、金属１のランナ３４以外のす
べての領域から電気メッキ銅を除去する。絶縁層に銅層
を蒸着する処理は、ダマシーン処理として知られる。該
処理は、バイアおよび配線が２つのステップで形成され
る従来の金属パターンおよびエッチング処理にもたらさ
れる変動を排除するため、優れた寸法制御を与えるもの
である。ダマシーンおよび二重ダマシーン処理の詳細
は、本願に引用して援用する以下の文献、すなわちＣ．
Ｋ．Ｈｕ他、ＶＬＳＩに関するＭＲＳシンポジウム回報
（Ｐｒｏｃｅｅｄｉｎｇｓ ＭＲＳ Ｓｙｍｐｏｓｉｕ
ｍ ｏｎ ＶＬＳＩ）第５巻、ｐ．３６９（１９９０
年）；Ｂ．Ｌｕｔｈｅｒ他、ＶＭＩＣ回報（Ｐｒｏｃｅ
ｅｄｉｎｇｓ ＶＭＩＣ）、第１０巻、ｐ．１５（１９
９４年）；Ｄ．Ｅｄｅｌｓｔｅｉｎ、ＥＣＳ回報（Ｐｒ
ｏｃｅｅｄｉｎｇｓ ＥＣＳ Ｍｔｇ．、第９６−２
巻、ｐ．３３５（１９９６年）に記載されている。
【００２０】特定の回路構成では、基板における下側の
能動デバイス領域に金属１のランナ３４を接続すること
が必要になる。例えば、金属１のランナの一端は、回路
内の他の構成要素に接続するためのインダクタ端末とし
ての役割を果たす。これは、まず金属１のランナの一端
を下側デバイス領域に接続するためのバイア孔を形成す
ることによって、二重ダマシーン処理により達成でき
る。第２のステップでは窓３０を形成し、第３のステッ
プではバイア孔および溝３０を同時に満たして導電性バ
イアおよび金属１のランナ３４を形成する。この技術に
より、金属１のランナ３４が下側デバイス領域に接続さ
れる。従来の方法によって導電性バイアを形成し、次い
でそれと電気的に接触する金属１のランナ３４を形成す
ることもできる。
能動デバイス領域に金属１のランナ３４を接続すること
が必要になる。例えば、金属１のランナの一端は、回路
内の他の構成要素に接続するためのインダクタ端末とし
ての役割を果たす。これは、まず金属１のランナの一端
を下側デバイス領域に接続するためのバイア孔を形成す
ることによって、二重ダマシーン処理により達成でき
る。第２のステップでは窓３０を形成し、第３のステッ
プではバイア孔および溝３０を同時に満たして導電性バ
イアおよび金属１のランナ３４を形成する。この技術に
より、金属１のランナ３４が下側デバイス領域に接続さ
れる。従来の方法によって導電性バイアを形成し、次い
でそれと電気的に接触する金属１のランナ３４を形成す
ることもできる。
【００２１】ここで、図４に示されるように、金属１の
ランナ３４、ならびに層２０、２２および２４の近隣領
域に四層積層体を形成する。まず、図示されるように
（好ましくは窒化チタンの）バリヤ層４０を配置する。
好ましくは比較的低誘電率の絶縁層４２をバリヤ層４０
に形成し、この絶縁層４０は低誘電率の二酸化ケイ素、
黒色ダイアモンドまたはサンゴを含む。低誘電率の物質
を使用すると、層間キャパシタンスおよび層間クロスト
ークを減少させるのに有利であるが、絶縁層４２が低誘
電率の物質を含む必要はない。例えば窒化シリコンで形
成されたエッチング停止層４８を絶縁層４２に形成す
る。好ましくは低誘電率の他の絶縁層５０をエッチング
停止層４８に形成する。ハード・マスク層５２を絶縁層
５０に形成する。上述したように、ハード・マスク層５
２の代わりに、従来のフォトレジストおよびマスキング
材を用いることができる。
ランナ３４、ならびに層２０、２２および２４の近隣領
域に四層積層体を形成する。まず、図示されるように
（好ましくは窒化チタンの）バリヤ層４０を配置する。
好ましくは比較的低誘電率の絶縁層４２をバリヤ層４０
に形成し、この絶縁層４０は低誘電率の二酸化ケイ素、
黒色ダイアモンドまたはサンゴを含む。低誘電率の物質
を使用すると、層間キャパシタンスおよび層間クロスト
ークを減少させるのに有利であるが、絶縁層４２が低誘
電率の物質を含む必要はない。例えば窒化シリコンで形
成されたエッチング停止層４８を絶縁層４２に形成す
る。好ましくは低誘電率の他の絶縁層５０をエッチング
停止層４８に形成する。ハード・マスク層５２を絶縁層
５０に形成する。上述したように、ハード・マスク層５
２の代わりに、従来のフォトレジストおよびマスキング
材を用いることができる。
【００２２】図５を参照すると、ハード・マスク層５２
を採用するマスキング・ステップでは、バリヤ層４０に
向かって下側に伸びるバイア孔６０および６２が形成さ
れる領域を定める。バイア孔６０および６２を通じて露
出したバリヤ層４０の領域をエッチングによって除去す
る。その作製方法におけるこの時点では、金属２と下側
のデバイス領域とを接続する配線を必要とする集積回路
の他の領域が存在する可能性が高いため、バイア孔６０
および６２が形成されるときにこれらの配線のためのバ
イア孔をパターニングおよびエッチングする。この時点
において、図５に示される金属１のランナ３４を半導体
基板の前面と平行に配置することができるため（ただ
し、これは必ずしも必要とされない）、バイア孔６０
（および以下に説明するその上のすべての要素）、なら
びにバイア孔６２（およびその上に形成されるすべての
要素）が同一の垂直面に存在することに留意されたい。
図１０を参照のこと。
を採用するマスキング・ステップでは、バリヤ層４０に
向かって下側に伸びるバイア孔６０および６２が形成さ
れる領域を定める。バイア孔６０および６２を通じて露
出したバリヤ層４０の領域をエッチングによって除去す
る。その作製方法におけるこの時点では、金属２と下側
のデバイス領域とを接続する配線を必要とする集積回路
の他の領域が存在する可能性が高いため、バイア孔６０
および６２が形成されるときにこれらの配線のためのバ
イア孔をパターニングおよびエッチングする。この時点
において、図５に示される金属１のランナ３４を半導体
基板の前面と平行に配置することができるため（ただ
し、これは必ずしも必要とされない）、バイア孔６０
（および以下に説明するその上のすべての要素）、なら
びにバイア孔６２（およびその上に形成されるすべての
要素）が同一の垂直面に存在することに留意されたい。
図１０を参照のこと。
【００２３】図６に示されるように、バリヤおよびシー
ド層６４をバイア孔６０および６２の中に配置する。方
法および材料は、図３のバリヤおよびシード層３２につ
いて説明したのと同じである。次いで、バイア孔６０お
よび６２内に銅を電気メッキした後、化学および機械的
研磨ステップを実施して上面を平滑化するのが好まし
い。この時点において、バイア孔６０および６２の下側
の銅領域を導電性バイア６５および６６とする。バイア
孔６０および６２の上側領域における銅物質を、それぞ
れ金属２のバイア層６７および６８とする。
ド層６４をバイア孔６０および６２の中に配置する。方
法および材料は、図３のバリヤおよびシード層３２につ
いて説明したのと同じである。次いで、バイア孔６０お
よび６２内に銅を電気メッキした後、化学および機械的
研磨ステップを実施して上面を平滑化するのが好まし
い。この時点において、バイア孔６０および６２の下側
の銅領域を導電性バイア６５および６６とする。バイア
孔６０および６２の上側領域における銅物質を、それぞ
れ金属２のバイア層６７および６８とする。
【００２４】図７に示されるように、既存の層に多層積
層体を形成し、好ましくは、個々の層の物質と図４につ
いて述べた多層積層体に使用される物質とが同一とな
る。特に、順次形成される層は、バリヤ層７０と、（好
ましくは低誘電率の物質を含む）絶縁層７２と、エッチ
ング停止層７４と、（やはり好ましくは低誘電率の物質
を含む）絶縁層７６と、ハード・マスク層７８とを含
む。表面をパターニングおよびエッチングするためのハ
ード・マスク層７８を用いて、バイア孔８４および８６
をそこに形成する。バイア孔８４および８６内のバリヤ
層７０の露出領域を除去する。この時点において、金属
２のバイア層６７および６８の上面を、それぞれバイア
孔８４および８６と整列させる。次に、図８に示される
ように、基板に溝１００を形成する。溝１００は、エッ
チング停止層７４に向かって下側に伸びている。好まし
い実施形態において、エッチング停止層７４でエッチン
グ処理を効果的に停止するために、エッチング処理を監
視して、材料からエッチングされる複製物を分析する。
この場合は、エッチング停止層７４の物質が検出された
ときにエッチング処理が終了する。その結果、溝１００
は、単にエッチング停止層７４に向かって下側に伸び
る。溝１００は金属１のランナ３４と同じ平面に存在し
ないことに留意されたい。その代わり、溝１００の端部
１０１は図８の前景に位置し、端部１０２は後景に位置
する。この方向づけは図１０の上面図に明確に示されて
いる。したがって、以下に説明するように、後に溝１０
０に形成される導電体が、連続する２つの金属１のラン
ナを接続することになる。
層体を形成し、好ましくは、個々の層の物質と図４につ
いて述べた多層積層体に使用される物質とが同一とな
る。特に、順次形成される層は、バリヤ層７０と、（好
ましくは低誘電率の物質を含む）絶縁層７２と、エッチ
ング停止層７４と、（やはり好ましくは低誘電率の物質
を含む）絶縁層７６と、ハード・マスク層７８とを含
む。表面をパターニングおよびエッチングするためのハ
ード・マスク層７８を用いて、バイア孔８４および８６
をそこに形成する。バイア孔８４および８６内のバリヤ
層７０の露出領域を除去する。この時点において、金属
２のバイア層６７および６８の上面を、それぞれバイア
孔８４および８６と整列させる。次に、図８に示される
ように、基板に溝１００を形成する。溝１００は、エッ
チング停止層７４に向かって下側に伸びている。好まし
い実施形態において、エッチング停止層７４でエッチン
グ処理を効果的に停止するために、エッチング処理を監
視して、材料からエッチングされる複製物を分析する。
この場合は、エッチング停止層７４の物質が検出された
ときにエッチング処理が終了する。その結果、溝１００
は、単にエッチング停止層７４に向かって下側に伸び
る。溝１００は金属１のランナ３４と同じ平面に存在し
ないことに留意されたい。その代わり、溝１００の端部
１０１は図８の前景に位置し、端部１０２は後景に位置
する。この方向づけは図１０の上面図に明確に示されて
いる。したがって、以下に説明するように、後に溝１０
０に形成される導電体が、連続する２つの金属１のラン
ナを接続することになる。
【００２５】図９に示されるように、バリヤおよびシー
ド層１０４を配置して、絶縁層への銅の拡散を制限する
とともに、続く銅の電気メッキ処理のためのシード材を
供給する。エッチング停止層７４がバリヤとしての役割
を果たすため、溝１００の底面にバリヤ層を形成する必
要はなく、また第３のレベルのバイア８４および８６の
側壁から水平方向に銅が電気メッキされるため、メッキ
用シード層を必要としない。次いで、図９に示されるよ
うに、銅を積層、好ましくは電気メッキし、バイア孔８
４および８６を埋めて導電性バイア１０６および１０
７、金属３のバイア層１０８および１０９ならびに金属
３のランナ１１０をその間に形成する。次いで、その構
造体を化学的および機械的に研磨して、望ましくない領
域から銅を除去するとともに上面を平滑化する。
ド層１０４を配置して、絶縁層への銅の拡散を制限する
とともに、続く銅の電気メッキ処理のためのシード材を
供給する。エッチング停止層７４がバリヤとしての役割
を果たすため、溝１００の底面にバリヤ層を形成する必
要はなく、また第３のレベルのバイア８４および８６の
側壁から水平方向に銅が電気メッキされるため、メッキ
用シード層を必要としない。次いで、図９に示されるよ
うに、銅を積層、好ましくは電気メッキし、バイア孔８
４および８６を埋めて導電性バイア１０６および１０
７、金属３のバイア層１０８および１０９ならびに金属
３のランナ１１０をその間に形成する。次いで、その構
造体を化学的および機械的に研磨して、望ましくない領
域から銅を除去するとともに上面を平滑化する。
【００２６】上述したように、金属３のランナ１０８
は、金属１のランナ３４と同じ垂直面に存在しない。さ
らに、図１０の上面図に示すように接続された、平行に
方向付けられた複数の金属１のランナ３４および金属３
のランナ１１０が存在し、接続構造がＺ形構造を形成す
る。本実施形態において、金属１のランナ３４はＩ形
で、金属１および金属３のランナ３４および１０８の組
合せは、上から見ると文字「Ｚ」に似ている。したがっ
て、金属３のランナ１０８は、（導電性バイア６６と、
金属２のバイア層６８と、導電性バイア１０７と、金属
３のバイア層１０９とを含む）垂直の導電性積層体１２
０、ならびに（導電性バイア６５と、金属２のバイア層
６７と、導電性バイア１０６と、金属３のバイア層１０
８とを含む）垂直の導電性積層体１２２を介して金属１
のランナ３４を接続する接続構造体としての役割を果た
す。さらに他の実施形態では、金属１および金属３のラ
ンナ３４および１０８を代替的なジグザグ・パターンで
接続して、連続導電構造体を形成する。図１１を参照の
こと。
は、金属１のランナ３４と同じ垂直面に存在しない。さ
らに、図１０の上面図に示すように接続された、平行に
方向付けられた複数の金属１のランナ３４および金属３
のランナ１１０が存在し、接続構造がＺ形構造を形成す
る。本実施形態において、金属１のランナ３４はＩ形
で、金属１および金属３のランナ３４および１０８の組
合せは、上から見ると文字「Ｚ」に似ている。したがっ
て、金属３のランナ１０８は、（導電性バイア６６と、
金属２のバイア層６８と、導電性バイア１０７と、金属
３のバイア層１０９とを含む）垂直の導電性積層体１２
０、ならびに（導電性バイア６５と、金属２のバイア層
６７と、導電性バイア１０６と、金属３のバイア層１０
８とを含む）垂直の導電性積層体１２２を介して金属１
のランナ３４を接続する接続構造体としての役割を果た
す。さらに他の実施形態では、金属１および金属３のラ
ンナ３４および１０８を代替的なジグザグ・パターンで
接続して、連続導電構造体を形成する。図１１を参照の
こと。
【００２７】図１２の実施形態において、金属１のラン
ナ３４はＬ字形で、ショート・レッグが後方に伸びて、
導電性バイア６６と、金属２のバイア層６８と、導電性
バイア１０７と、金属３のバイア層１０９とを含む垂直
導電性積層他１２０により金属３のランナ１０８と接触
する。図示されているように、金属３のランナ１０８も
Ｌ字形で、ショート・レッグが、導電性バイア６５と、
金属２のバイア層６７と、導電性バイア１０６と、金属
３のバイア層１０８とを含む、導電性積層体１２２を介
して隣接する金属１のランナ３４と電気的に接続されて
いる。
ナ３４はＬ字形で、ショート・レッグが後方に伸びて、
導電性バイア６６と、金属２のバイア層６８と、導電性
バイア１０７と、金属３のバイア層１０９とを含む垂直
導電性積層他１２０により金属３のランナ１０８と接触
する。図示されているように、金属３のランナ１０８も
Ｌ字形で、ショート・レッグが、導電性バイア６５と、
金属２のバイア層６７と、導電性バイア１０６と、金属
３のバイア層１０８とを含む、導電性積層体１２２を介
して隣接する金属１のランナ３４と電気的に接続されて
いる。
【００２８】図面およびそれに伴う本明細書の説明は、
集積回路の金属１および金属３の層におけるインダクタ
の金属最下層および最上層の配置を示すものであるが、
インダクタが他の金属層に及ぶように、例えば巻線の下
側を金属２の層内に、また巻線の上側を金属４の層また
は金属５の層の中に配置できるような本発明の新奇の特
徴を応用することが可能である。異なる金属層または異
なる数の金属層を配置した他の実施形態も本発明の範囲
に含まれるものと考えられる。さらに、一実施形態で
は、ダマシーン処理を用いて、本発明によるインダクタ
が形成されるが、本発明はこの技術の使用に限定される
ものではない。
集積回路の金属１および金属３の層におけるインダクタ
の金属最下層および最上層の配置を示すものであるが、
インダクタが他の金属層に及ぶように、例えば巻線の下
側を金属２の層内に、また巻線の上側を金属４の層また
は金属５の層の中に配置できるような本発明の新奇の特
徴を応用することが可能である。異なる金属層または異
なる数の金属層を配置した他の実施形態も本発明の範囲
に含まれるものと考えられる。さらに、一実施形態で
は、ダマシーン処理を用いて、本発明によるインダクタ
が形成されるが、本発明はこの技術の使用に限定される
ものではない。
【００２９】ダマシーン処理を用いて、本発明によるイ
ンダクタの形成を説明したが、本発明はこれに限定され
るものではない。上側および下側巻線部を形成する金属
層が少なくとも３つの金属層に及ぶ垂直バイアによって
接続される、すなわち上側または下側巻線部を形成する
のに少なくとも１つの金属層を使用しない従来の金属蒸
着およびエッチング・ステップを用いてインダクタを形
成するも可能である。
ンダクタの形成を説明したが、本発明はこれに限定され
るものではない。上側および下側巻線部を形成する金属
層が少なくとも３つの金属層に及ぶ垂直バイアによって
接続される、すなわち上側または下側巻線部を形成する
のに少なくとも１つの金属層を使用しない従来の金属蒸
着およびエッチング・ステップを用いてインダクタを形
成するも可能である。
【００３０】有利にも、本発明の教示に従って形成され
た多層インダクタは、ＣＭＯＳバックフロー（すなわち
配線）処理に適応可能で、ＣＭＯＳデバイスの作製する
方法において追加のマスキング・ステップを一切必要と
しない。導電構造体は銅で形成されているため、得られ
る導体は、アルミニウムで形成されたものより比較的抵
抗が小さく、したがってＱが高くなる。インダクタの断
面積が大きくなるのは、基板の異なるレベルにそれぞれ
の金属層（例えば金属１から金属３の層、または金属３
から金属５の層）を使用することに起因し、それによっ
てインダクタンス値が高くなる。上述の処理ステップに
よって示されるように、該インダクタは、他の能動要素
を有するチップ内であっても、あるいは共通基板上に構
成されるマルチ・モジュール・デバイスの一部としても
高度な統合性を有する。インダクタ構造体に使用する導
電体の量を減少させると、渦電流損失が小さくなる、ま
た、インダクタ構造の小型化により磁気回路線の密度が
大きくなるため、インダクタンスが高くなり、集積回路
の近隣領域に対する影響が減じられる。
た多層インダクタは、ＣＭＯＳバックフロー（すなわち
配線）処理に適応可能で、ＣＭＯＳデバイスの作製する
方法において追加のマスキング・ステップを一切必要と
しない。導電構造体は銅で形成されているため、得られ
る導体は、アルミニウムで形成されたものより比較的抵
抗が小さく、したがってＱが高くなる。インダクタの断
面積が大きくなるのは、基板の異なるレベルにそれぞれ
の金属層（例えば金属１から金属３の層、または金属３
から金属５の層）を使用することに起因し、それによっ
てインダクタンス値が高くなる。上述の処理ステップに
よって示されるように、該インダクタは、他の能動要素
を有するチップ内であっても、あるいは共通基板上に構
成されるマルチ・モジュール・デバイスの一部としても
高度な統合性を有する。インダクタ構造体に使用する導
電体の量を減少させると、渦電流損失が小さくなる、ま
た、インダクタ構造の小型化により磁気回路線の密度が
大きくなるため、インダクタンスが高くなり、集積回路
の近隣領域に対する影響が減じられる。
【００３１】半導体基板上に薄膜多層高Ｑトランスフォ
ーマを形成するのに有用な構成および方法を説明した。
本発明の具体的な用途を示したが、ここに開示された原
理は、本発明を様々な方法で、かつ様々な回路構造で実
践するための基礎を与えるものである。任意の２つの金
属層を使用してトランスフォーマ巻線を形成することを
含めて、本発明の範囲内で数多くの変更が可能である。
本発明は特許請求の範囲によってのみ制限される。
ーマを形成するのに有用な構成および方法を説明した。
本発明の具体的な用途を示したが、ここに開示された原
理は、本発明を様々な方法で、かつ様々な回路構造で実
践するための基礎を与えるものである。任意の２つの金
属層を使用してトランスフォーマ巻線を形成することを
含めて、本発明の範囲内で数多くの変更が可能である。
本発明は特許請求の範囲によってのみ制限される。
【図１】連続的な作製ステップにおける本発明の一製造
実施形態によるインダクタ構造の断面を示す図である。
実施形態によるインダクタ構造の断面を示す図である。
【図２】連続的な作製ステップにおける本発明の一製造
実施形態によるインダクタ構造の断面を示す図である。
実施形態によるインダクタ構造の断面を示す図である。
【図３】連続的な作製ステップにおける本発明の一製造
実施形態によるインダクタ構造の断面を示す図である。
実施形態によるインダクタ構造の断面を示す図である。
【図４】連続的な作製ステップにおける本発明の一製造
実施形態によるインダクタ構造の断面を示す図である。
実施形態によるインダクタ構造の断面を示す図である。
【図５】連続的な作製ステップにおける本発明の一製造
実施形態によるインダクタ構造の断面を示す図である。
実施形態によるインダクタ構造の断面を示す図である。
【図６】連続的な作製ステップにおける本発明の一製造
実施形態によるインダクタ構造の断面を示す図である。
実施形態によるインダクタ構造の断面を示す図である。
【図７】連続的な作製ステップにおける本発明の一製造
実施形態によるインダクタ構造の断面を示す図である。
実施形態によるインダクタ構造の断面を示す図である。
【図８】連続的な作製ステップにおける本発明の一製造
実施形態によるインダクタ構造の断面を示す図である。
実施形態によるインダクタ構造の断面を示す図である。
【図９】連続的な作製ステップにおける本発明の一製造
実施形態によるインダクタ構造の断面を示す図である。
実施形態によるインダクタ構造の断面を示す図である。
【図１０】本発明の教示に従って形成された代替的なイ
ンダクタ構造の上面図である。
ンダクタ構造の上面図である。
【図１１】本発明の教示に従って形成された代替的なイ
ンダクタ構造の上面図である。
ンダクタ構造の上面図である。
【図１２】本発明の教示に従って形成された代替的なイ
ンダクタ構造の上面図である。
ンダクタ構造の上面図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ポール アーサー レイマン
アメリカ合衆国 32835 フロリダ，オー
ランド，キャノン レーク サークル
7893
(72)発明者 ジェー．ロス トムソン
アメリカ合衆国 34711 フロリダ，クレ
アモント，サマーウッド ドライヴ 556
(72)発明者 モハメッド ララドジ
アメリカ合衆国 34772 フロリダ，セイ
ント クラウド，サー ランセロット サ
ークル 1801
(72)発明者 ミッシェル デー．グリグリオン
アメリカ合衆国 32819 フロリダ，オー
ランド，オールドブリッジ レーン 8600
Ｆターム(参考） 5F033 HH11 HH18 HH21 HH32 HH33
JJ11 JJ18 JJ21 JJ32 JJ33
KK11 KK18 KK21 KK32 KK33
NN06 NN07 PP06 PP27 QQ48
RR04 VV08
5F038 AZ04 CA02 CD18 EZ14 EZ15
EZ20
Claims (35)
- 【請求項１】 集積回路構造体を形成する方法であっ
て、 上面を有する半導体基板を形成するステップと、 複数の導体層を上面上に形成するステップと、 ２つの導体層を相互接続して螺旋形のインダクタ構造体
を形成するステップであって、相互接続された２つの導
体層の間に少なくとも１つの未接続の導体層が存在する
ステップとを含む方法。 - 【請求項２】 接続された２つの導体層は、複数の上側
導電性ストリップおよび下側導電性ストリップを含み、
複数の上側導電性ストリップおよび下側導電性ストリッ
プは、交差する垂直面に存在し、複数の上側導電性スト
リップの第１の導電性ストリップの第１の末端は、複数
の下側導電性ストリップの第１の導電性ストリップの第
１の末端に重なり、複数の上側導電性ストリップの第１
の導電性ストリップの第２の末端は、複数の下側導電性
ストリップの第２の導電性ストリップの第１の末端に重
なり、複数の上側導電性ストリップの第１の導電性スト
リップの第１の末端と、複数の下側導電性ストリップの
第１の導電性ストリップの第１の末端とを相互接続する
ための第１の実質的に垂直な導電性バイアを形成するス
テップをさらに含み、複数の上側導電性ストリップの第
１の導電性ストリップの第２の末端と、複数の下側導電
性ストリップの第２の導電性ストリップの第１の末端と
を相互接続するための第２の実質的に垂直な導電性バイ
アを形成するステップをさらに含む、請求項１に記載の
方法。 - 【請求項３】 接続された２つの導体層の一方は、集積
回路構造体の第１の金属層に形成され、接続された２つ
の導体層の他方は、集積回路構造体の少なくとも第３の
金属層に形成される、請求項１に記載の方法。 - 【請求項４】 第１の金属層における導体層の一端は、
少なくとも第３の金属層における上側導体層に相互接続
され、第１の導電性バイアが、第１の金属層から集積回
路構造体の第２の金属層に伸び、さらに追加の導電性バ
イアがそれぞれ第１の導電性バイアと実質的に垂直方向
に整列して、少なくとも第３の金属層に形成された導体
層に到達する、請求項３に記載の方法。 - 【請求項５】 半導体基板内に多層インダクタを形成す
る方法であって、 半導体基板を設けるステップと、 半導体基板に第１の絶縁層を形成するステップと、 第１の絶縁層に複数の平行する第１のレベルの金属ラン
ナを形成するステップと、 第１の絶縁層に第２の絶縁層を形成するステップと、 第２の絶縁層の中に複数の第１の導電性バイアおよび第
２の導電性バイアを形成するステップであって、その下
端において、複数の第１の導電性バイアおよび第２の導
電性バイアの各々が、それぞれ複数の第１のレベルの金
属ランナの各々の第１の端部および第２の端部と電気的
に接触するステップと、 第２の絶縁層に少なくとも第３の絶縁層を形成するステ
ップと、 少なくとも第３の絶縁層の中に複数の第３の導電性バイ
アおよび第４の導電性バイアを形成するステップであっ
て、複数の第３の導電性バイアおよび第４の導電性バイ
アの各々が、それぞれ複数の第１の導電性バイアおよび
第２の導電性バイアの１つと実質的に垂直方向に整列
し、電気的に接触するステップと、 その上端において複数の第３の導電性バイアと第４の導
電性バイアを接続する複数の平行する第２のレベルの金
属ランナを形成するステップとを含み、 複数の第１のレベルの金属ランナの各々を含む垂直面
は、複数の第２のレベルの金属ランナの各々を含む垂直
面と交差し、複数の第２のレベルの金属ランナの各々
は、第１の導電性バイアおよび第３の導電性バイアなら
びに第２の導電性バイアおよび第４の導電性バイアによ
り連続的な第１のレベルの金属ランナを接続する方法。 - 【請求項６】 半導体基板内に多層インダクタを形成す
る方法であって、 半導体基板を設けるステップと、 半導体基板に第１の絶縁層の集積体を形成するステップ
と、 第１の絶縁層の集積体の１つまたは複数の層の中に複数
の実質的に平行する第１の溝を形成するステップと、 複数の第１の溝の各々の中に導電体を形成し、複数の第
１のレベルの金属ランナを形成するステップと、 第１の絶縁層の集積体に重なる第２の絶縁層の集積体を
形成するステップと、 第２の絶縁層の第２の集積体の中に複数の第１の導電性
バイアおよび第２の導電性バイアを形成するステップで
あって、その下端において、複数の第１の導電性バイア
および第２の導電性バイアの各々が、それぞれ複数の第
１のレベルの金属ランナの各々の第１の末端部および第
２の末端部と電気的に接触するステップと、 第２の絶縁層の集積体に重なる第３の絶縁層の集積体を
形成するステップと、 第３の絶縁層の集積体の中に複数の第３のバイア孔およ
び第４のバイア孔を形成するステップであって、複数の
第３のバイア孔および第４のバイア孔の各々が、それぞ
れ複数の第１の導電性バイアおよび第２の導電性バイア
の各々と垂直方向に整列するステップと、 第３の絶縁層の集積体の所定の数の層の中に複数の実質
的に平行する第２の溝を形成するステップであって、複
数の第２の溝の各々の第１の端部および第２の端部が、
それぞれ複数の第３のバイア孔および第４のバイア孔の
１つと整列するステップと、 複数の第３の場合孔および第４のバイア孔、ならびに第
２の溝の中に導電体を形成して、複数の第３の導電性バ
イアおよび第４の導電性バイア、ならびにそれらと電気
的に接触する複数の第２のレベルの金属ランナを形成す
るステップであって、複数の第３の導電性バイアおよび
第４の導電性バイアの各々が、それぞれ第１の複数の導
電性バイアおよび第２の複数の導電性バイアの１つと電
気的に接触するステップとを含み、 複数の第１のレベルの金属ランナの各々を含む垂直面
が、複数の第２のレベルの金属ランナの各々を含む垂直
面と交差し、複数の第２のレベルの金属ランナの各々
は、第１の導電性バイアおよび第３の導電性バイア、な
らびに第２の導電性バイアおよび第４の導電性バイアに
より連続的な第１のレベルの金属ランナを接続する方
法。 - 【請求項７】 第１の絶縁積層体は、下側バリヤ層と中
間誘導層を含む、請求項６に記載の方法。 - 【請求項８】 バリヤ層の物質は、タンタル、窒化タン
タル、チタンおよび窒化チタンの中から選択される、請
求項７に記載の方法。 - 【請求項９】 中間誘電層の物質は、比誘電率が約３．
０未満の物質を含む、請求項７に記載の方法。 - 【請求項１０】 中間層の物質は二酸化ケイ素を含む、
請求項７に記載の方法。 - 【請求項１１】 第１の絶縁積層体は、中間誘電層に重
なるハード・マスク層をさらに含み、複数の第１の溝
は、ハード・マスク層を通じてパターニングおよびエッ
チングを行うことによって形成される、請求項７に記載
の方法。 - 【請求項１２】 第１の絶縁層の集積体にフォトレジス
ト層を形成するステップをさらに含み、複数の第１の溝
は、フォトレジスト層を通じてパターニングおよびエッ
チングを行うことによって形成される、請求項６に記載
の方法。 - 【請求項１３】 複数の第１のレベルの金属ランナを形
成するステップは、 複数の第１の溝の各々の内面に沿ってバリヤ層を形成す
るステップと、 バリヤ層に隣接するシード層を形成するステップと、 複数の第１の溝の各々に金属を電気メッキするステップ
と、 基板の上面を平滑化するステップとを含む、請求項６に
記載の方法。 - 【請求項１４】 バリヤ層の物質は、タンタル、窒化タ
ンタル、チタンおよび窒化チタンの中から選択され、バ
リヤ層は化学蒸着によって形成される、請求項１３に記
載の方法。 - 【請求項１５】 シード層の物質は銅を含み、シード層
は化学蒸着によって形成される、請求項１３に記載の方
法。 - 【請求項１６】 金属は銅を含む、請求項１３に記載の
方法。 - 【請求項１７】 第２の絶縁積層体および第３の絶縁積
層体は、 下側バリヤ層と、 下側バリヤ層に重なる第１の誘電層と、 第１の誘電層に重なるエッチング停止層と、 エッチング停止層に重なる第２の誘電層とを含む、請求
項６に記載の方法。 - 【請求項１８】 下側バリヤ層の物質は、タンタル、窒
化タンタル、チタンおよび窒化チタンの中から選択され
る、請求項１７に記載の方法。 - 【請求項１９】 第１および第２の誘電層の物質は、比
誘電率が約３．０未満の物質を含む、請求項１７に記載
の方法。 - 【請求項２０】 第１および第２の誘電層の物質は、二
酸化ケイ素を含む、請求項１７に記載の方法。 - 【請求項２１】 第２の絶縁積層体および第３の絶縁積
層体は、第２の誘電層に重なるハード・マスク層をさら
に含み、第２の溝および第３の溝は、ハード・マスク層
を通じてパターニングおよびエッチングを行うことによ
って形成される、請求項１７に記載の方法。 - 【請求項２２】 第２の絶縁積層体および第３の絶縁積
層体は、第２の誘電層に重なるフォトレジスト層をさら
に含み、第２の溝および第３の溝は、フォトレジスト層
を通じてパターニングおよびエッチングを行うことによ
って形成される、請求項１７に記載の方法。 - 【請求項２３】 第３の絶縁層の所定の数の層は第２の
誘電層を含む、請求項１７に記載の方法。 - 【請求項２４】 複数の第１の導電性バイアおよび第２
の導電性バイアを形成するステップは、 第２の絶縁層の集積体にマスク層を形成するステップ
と、 マスク層にパターニングおよびエッチングを行って複数
の第１のバイア孔および第２のバイア孔を形成するステ
ップと、 複数の第１のバイア孔および第２のバイア孔の中にバリ
ヤ層を形成するステップと、 バリヤ層にシード層を形成するステップと、 複数の第１のバイア孔および第２のバイア孔の各々に金
属を電気メッキするステップと、 基板の上面を平滑化するステップとを含む、請求項６に
記載の方法。 - 【請求項２５】 バリヤ層の物質は、タンタル、窒化タ
ンタル、チタンおよび窒化チタンの中から選択され、バ
リヤ層は化学蒸着によって形成される、請求項２４に記
載の方法。 - 【請求項２６】 シード層の物質は銅を含み、シード層
は化学蒸着によって形成される、請求項２４に記載の方
法。 - 【請求項２７】 複数の第３のバイア孔および第４のバ
イア孔ならびに第２の溝の中に導電体を形成するステッ
プは、 複数の第３のバイア孔および第４のバイア孔の各々なら
びに第２の溝の中にバリヤ層を形成するステップと、 バリヤ層に重なるシード層を形成するステップと、 複数の第３のバイア孔および第４のバイア孔の各々なら
びに第２の溝に金属を電気メッキするステップと、 基板の上面を平滑化するステップとをさらに含む、請求
項６に記載の方法。 - 【請求項２８】 バリヤ層の物質は、タンタル、窒化タ
ンタル、チタンおよび窒化チタンの中から選択され、バ
リヤ層は化学蒸着によって形成される、請求項２７に記
載の方法。 - 【請求項２９】 シード層の物質は銅を含み、シード層
は化学蒸着によって形成される、請求項２７に記載の方
法。 - 【請求項３０】 第１のレベルの金属ランナおよび第２
のレベルの金属ランナの各々は、インダクタの上面にＬ
字形構造体を含み、各々のＬ字形構造体は、ショート・
レッグ部およびロング・レッグ部を含む、請求項６に記
載の方法。 - 【請求項３１】 複数の第１のレベルの金属ランナのう
ちの１つのランナのショート・レッグ部は、１つまたは
複数の第１、第２、第３および第４の導電性バイアによ
って複数の第２のレベルの金属ランナのうちの隣接する
１つのランナのロング・レッグ部と電気的に接続され
る、請求項３０に記載の方法。 - 【請求項３２】 複数の第１のレベルのランナの１つを
含む平面と、第２のレベルの金属ランナの１つを含む平
面が鋭角で交差する、請求項６に記載の方法。 - 【請求項３３】 接続された複数の第１のレベルの金属
ランナと、第２のレベルの金属ランナとが、０でないイ
ンダクタンスを有する導電性螺旋構造体を形成する、請
求項６に記載の方法。 - 【請求項３４】 半導体基板と、 前記半導体基板に重なる複数の第１の導電性ストリップ
と、 複数の第１の導電性ストリップの各々の第１の末端と電
気的に接続される第１の導電性バイアの集積体と、 複数の第２の導電性ストリップの各々の第２の末端と電
気的に接続される第２の導電性バイアの集積体と、 第１の導電性バイアの最上位のバイアと電気的に接続さ
れる第１の末端と、第２の導電成敗の集積体の最上位の
バイアと電気的に接続される第２の末端とを有し、複数
の第２の導電性ストリップの１つが、２つの連続する第
１の導電性ストリップの間に配置されて２つの連続する
第１の導電性ストリップを接続する複数の第２の導電性
ストリップとを備えた集積回路構造体。 - 【請求項３５】 複数の絶縁層と、その間に複数の導電
層とを有する半導体基板と、 ランナ導電部と 垂直導電部とを備え、 半導体基板の下側導電層に下側ランナ部が形成され、 下側ランナ部の上の少なくとも２つ以上の導電層に上側
ランナ部が形成され、 垂直方向に整列した２つ以上の第１のバイア部は、第１
の下側ランナ部の第１の末端と、それに重なる第１の上
側ランナ部の第１の末端との間の電気的接続を果たし、 垂直方向に整列した２つ以上の第２のバイア部は、第２
の下側ランナ部の第１の末端と、それに重なる第１の上
側ランナ部の第２の末端との間の電気的接続を果たすマ
ルチレベル集積回路構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/972482 | 2001-10-05 | ||
| US09/972,482 US6639298B2 (en) | 2001-06-28 | 2001-10-05 | Multi-layer inductor formed in a semiconductor substrate |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003179151A true JP2003179151A (ja) | 2003-06-27 |
| JP2003179151A5 JP2003179151A5 (ja) | 2005-11-17 |
| JP4903971B2 JP4903971B2 (ja) | 2012-03-28 |
Family
ID=25519707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002291750A Expired - Lifetime JP4903971B2 (ja) | 2001-10-05 | 2002-10-04 | 半導体基板に形成された多層インダクタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6639298B2 (ja) |
| JP (1) | JP4903971B2 (ja) |
| KR (1) | KR100939648B1 (ja) |
| GB (1) | GB2381130B (ja) |
| TW (1) | TW557583B (ja) |
Families Citing this family (36)
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| US7129561B2 (en) * | 2003-11-19 | 2006-10-31 | International Business Machines Corporation | Tri-metal and dual-metal stacked inductors |
| US7262680B2 (en) | 2004-02-27 | 2007-08-28 | Illinois Institute Of Technology | Compact inductor with stacked via magnetic cores for integrated circuits |
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-
2001
- 2001-10-05 US US09/972,482 patent/US6639298B2/en not_active Expired - Lifetime
-
2002
- 2002-09-13 TW TW091121020A patent/TW557583B/zh not_active IP Right Cessation
- 2002-09-13 GB GB0221301A patent/GB2381130B/en not_active Expired - Fee Related
- 2002-10-04 JP JP2002291750A patent/JP4903971B2/ja not_active Expired - Lifetime
- 2002-10-04 KR KR1020020060412A patent/KR100939648B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4903971B2 (ja) | 2012-03-28 |
| US20030001231A1 (en) | 2003-01-02 |
| KR100939648B1 (ko) | 2010-02-03 |
| GB2381130A (en) | 2003-04-23 |
| GB0221301D0 (en) | 2002-10-23 |
| KR20030029491A (ko) | 2003-04-14 |
| GB2381130B (en) | 2006-02-01 |
| TW557583B (en) | 2003-10-11 |
| US6639298B2 (en) | 2003-10-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
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|
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
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|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20100929 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101104 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110826 |
|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120106 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4903971 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150113 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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