JPH11354330A - 積層チップ部品およびその使用方法 - Google Patents
積層チップ部品およびその使用方法Info
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- JPH11354330A JPH11354330A JP17382598A JP17382598A JPH11354330A JP H11354330 A JPH11354330 A JP H11354330A JP 17382598 A JP17382598 A JP 17382598A JP 17382598 A JP17382598 A JP 17382598A JP H11354330 A JPH11354330 A JP H11354330A
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- conductor pattern
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Abstract
(57)【要約】
【課題】 内部に形成されたインダクタのインダクタン
スを外部から調整することのできる積層チップ部品およ
びその使用方法を提供することを目的とする。 【解決手段】 磁性体材料を含む材料からなる積層体１
００内部に、積層方向Ａに螺旋を描く第１の導体パター
ン１１，１３よりなるインダクタを形成するとともに、
そのインダクタの螺旋の内部を通る第２の導体パターン
１５，１７を形成する。この第２の導体パターン１５，
１７に外部から電流を供給し、その電流を変化させるこ
とによりインダクタのインダクタンスを自在に調整でき
るようにした積層チップ部品。
スを外部から調整することのできる積層チップ部品およ
びその使用方法を提供することを目的とする。 【解決手段】 磁性体材料を含む材料からなる積層体１
００内部に、積層方向Ａに螺旋を描く第１の導体パター
ン１１，１３よりなるインダクタを形成するとともに、
そのインダクタの螺旋の内部を通る第２の導体パターン
１５，１７を形成する。この第２の導体パターン１５，
１７に外部から電流を供給し、その電流を変化させるこ
とによりインダクタのインダクタンスを自在に調整でき
るようにした積層チップ部品。
Description
【０００１】
【発明の属する技術分野】本発明は、積層体技術により
形成される積層チップ部品およびその使用方法に関する
ものである。
形成される積層チップ部品およびその使用方法に関する
ものである。
【０００２】
【従来の技術】従来、インダクタ、あるいはインダクタ
とキャパシタを組み合わせたフィルタなどの受動回路が
内部に形成された、磁性材料を含む材料からなる積層チ
ップ部品を製造する方法として、ドクターブレード法に
よりグリーンシートを形成し、そのグリーンシート上に
Ｕ字状の導体パターンを印刷し、積層方向に互いに隣接
し合う導体パターンをスルーホールを介して電気的に接
続することにより、積層体の複数の層に跨って積層方向
に螺旋を描くコイル状のインダクタを形成し、こうして
形成された積層体を熱圧着することにより一体化し、さ
らにこれを焼成するという、積層チップ部品の製造方法
が提案されている。
とキャパシタを組み合わせたフィルタなどの受動回路が
内部に形成された、磁性材料を含む材料からなる積層チ
ップ部品を製造する方法として、ドクターブレード法に
よりグリーンシートを形成し、そのグリーンシート上に
Ｕ字状の導体パターンを印刷し、積層方向に互いに隣接
し合う導体パターンをスルーホールを介して電気的に接
続することにより、積層体の複数の層に跨って積層方向
に螺旋を描くコイル状のインダクタを形成し、こうして
形成された積層体を熱圧着することにより一体化し、さ
らにこれを焼成するという、積層チップ部品の製造方法
が提案されている。
【０００３】
【発明が解決しようとする課題】しかし、上記のように
して製造された積層チップ部品では、積層体内部に形成
されたインダクタのインダクタンスは固有の値を持って
いるので、周波数特性が固定された積層チップ部品しか
製造することができない。従って、周波数特性の適合し
ていないフィルタが機器に実装され十分な周波数特性が
得られなかったり、あるいは周波数特性の適合していな
いフィルタが機器に実装されることにより必要な周波数
領域の信号まで除去されてしまい、積層チップ部品を実
装しなおす必要が生じたりすることがある。さらに、イ
ンピーダンスの不整合のために信号波形が歪むなどの問
題が発生することもある。本発明は、上記の事情に鑑
み、内部に形成されたインダクタのインダクタンスを外
部から調整することのできる積層チップ部品およびその
使用方法を提供することを目的とする。
して製造された積層チップ部品では、積層体内部に形成
されたインダクタのインダクタンスは固有の値を持って
いるので、周波数特性が固定された積層チップ部品しか
製造することができない。従って、周波数特性の適合し
ていないフィルタが機器に実装され十分な周波数特性が
得られなかったり、あるいは周波数特性の適合していな
いフィルタが機器に実装されることにより必要な周波数
領域の信号まで除去されてしまい、積層チップ部品を実
装しなおす必要が生じたりすることがある。さらに、イ
ンピーダンスの不整合のために信号波形が歪むなどの問
題が発生することもある。本発明は、上記の事情に鑑
み、内部に形成されたインダクタのインダクタンスを外
部から調整することのできる積層チップ部品およびその
使用方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】上記の目的を達成する本
発明の積層チップ部品は、磁性体材料を含む材料からな
る複数の層が積層されるとともに、これら複数の層に跨
って積層方向に螺旋を描く第１の導体パターンが形成さ
れてなる積層チップ部品において、上記複数の層に跨っ
て上記第１の導体パターンの螺旋の内部を通る第２の導
体パターンが形成されてなることを特徴とする。ここ
で、上記複数の層が磁性体材料と誘電体材料との混合材
料からなり、これら複数の層のうちの１層ないし複数層
を挟んで積層方向に対向する一対の導体膜からなる第３
の導体パターンを有するものであってもよい。
発明の積層チップ部品は、磁性体材料を含む材料からな
る複数の層が積層されるとともに、これら複数の層に跨
って積層方向に螺旋を描く第１の導体パターンが形成さ
れてなる積層チップ部品において、上記複数の層に跨っ
て上記第１の導体パターンの螺旋の内部を通る第２の導
体パターンが形成されてなることを特徴とする。ここ
で、上記複数の層が磁性体材料と誘電体材料との混合材
料からなり、これら複数の層のうちの１層ないし複数層
を挟んで積層方向に対向する一対の導体膜からなる第３
の導体パターンを有するものであってもよい。
【０００５】また、上記磁性体材料が、Ｆｅ、Ｎｉ、Ｚ
ｎ、Ｃｕ、Ｍｇ、Ｃｏのうちの少なくとも１種を含むも
のであることが好ましく、また、上記誘電体材料が、チ
タン酸鉛又はチタン酸バリウムを主成分とするものであ
ることも好ましい態様である。また、上記の目的を達成
する本発明の積層チップ部品の使用方法は、磁性体材料
を含む材料からなる複数の層が積層されるとともに、こ
れら複数の層に跨って積層方向に螺旋を描く第１の導体
パターンと上記複数の層に跨って上記第１の導体パター
ンの螺旋の内部を通る第２の導体パターンとが形成され
てなる積層チップ部品を用意し、上記第２の導体パター
ンに、上記第１の導体パターンによるインダクタのイン
ダクタンスが所望のインダクタンスとなるように制御さ
れた直流電流を供給することを特徴とする。
ｎ、Ｃｕ、Ｍｇ、Ｃｏのうちの少なくとも１種を含むも
のであることが好ましく、また、上記誘電体材料が、チ
タン酸鉛又はチタン酸バリウムを主成分とするものであ
ることも好ましい態様である。また、上記の目的を達成
する本発明の積層チップ部品の使用方法は、磁性体材料
を含む材料からなる複数の層が積層されるとともに、こ
れら複数の層に跨って積層方向に螺旋を描く第１の導体
パターンと上記複数の層に跨って上記第１の導体パター
ンの螺旋の内部を通る第２の導体パターンとが形成され
てなる積層チップ部品を用意し、上記第２の導体パター
ンに、上記第１の導体パターンによるインダクタのイン
ダクタンスが所望のインダクタンスとなるように制御さ
れた直流電流を供給することを特徴とする。
【０００６】
【発明の実施の形態】以下、本発明の積層チップ部品の
実施形態について説明する。図１は、本発明の積層チッ
プ部品の一実施形態における積層体の内部構造を示す斜
視図である。図１に示すように、この実施形態の積層チ
ップ部品を構成する積層体１００は、磁性体材料と誘電
体材料との混合材料からなる６つの層１，２，３，４，
５，６が積層されてなるとともに、これら６つの層のう
ちの層２，３，４，５に跨って積層方向Ａに螺旋を描く
２組の導体パターン１１，１３が形成されている。これ
らの導体パターン１１，１３は、いずれも本発明にいう
第１の導体パターンに相当する。図１の紙面に向かって
左側に示されている第１の導体パターン１１は、層２，
３，４，５上にそれぞれ形成された導体膜１１＿２，１
１＿３，１１＿４，１１＿５、およびこれらの各導体膜
を電気的に接続する、層３，４，５に形成されたスルー
ホール１２＿３，１２＿４，１２＿５内の導体により、
層５から層２に向かって時計廻りの螺旋を描くように形
成されている。
実施形態について説明する。図１は、本発明の積層チッ
プ部品の一実施形態における積層体の内部構造を示す斜
視図である。図１に示すように、この実施形態の積層チ
ップ部品を構成する積層体１００は、磁性体材料と誘電
体材料との混合材料からなる６つの層１，２，３，４，
５，６が積層されてなるとともに、これら６つの層のう
ちの層２，３，４，５に跨って積層方向Ａに螺旋を描く
２組の導体パターン１１，１３が形成されている。これ
らの導体パターン１１，１３は、いずれも本発明にいう
第１の導体パターンに相当する。図１の紙面に向かって
左側に示されている第１の導体パターン１１は、層２，
３，４，５上にそれぞれ形成された導体膜１１＿２，１
１＿３，１１＿４，１１＿５、およびこれらの各導体膜
を電気的に接続する、層３，４，５に形成されたスルー
ホール１２＿３，１２＿４，１２＿５内の導体により、
層５から層２に向かって時計廻りの螺旋を描くように形
成されている。
【０００７】同様に、図１の紙面に向かって右側に示さ
れている第１の導体パターン１３は、層２，３，４，５
上にそれぞれ形成された導体膜１３＿２，１３＿３，１
３＿４，１１＿５、およびこれらの各導体膜を電気的に
接続する、層３，４，５に形成されたスルーホール１４
＿３，１４＿４，１４＿５内の導体により、層５から層
２に向かって、やはり時計廻りの螺旋を描くように形成
されている。このように、本実施形態の積層体１００に
は、上記の２つの第１の導体パターン１１，１３よりな
るインダクタが形成されており、かつこれら２つのイン
ダクタは、層５上の共通の導体膜１１＿５により電気的
に直列に接続されている。また、６つの層１，２，３，
４，５，６に跨って、上記の第１の導体パターン１１，
１３の螺旋の内部を通る第２の導体パターン１５，１７
が形成されている。すなわち、図１の紙面に向かって左
側に示されている第２の導体パターン１５は、層１，
２，・・・，６上にそれぞれ形成された導体膜１５＿
１，１５＿２，・・・，１５＿６、およびこれらの各導
体膜を電気的に接続する、層２，３，４，５，６に形成
されたスルーホール１６＿２，１６＿３，・・・，１６
＿６内の導体により柱を形成している。
れている第１の導体パターン１３は、層２，３，４，５
上にそれぞれ形成された導体膜１３＿２，１３＿３，１
３＿４，１１＿５、およびこれらの各導体膜を電気的に
接続する、層３，４，５に形成されたスルーホール１４
＿３，１４＿４，１４＿５内の導体により、層５から層
２に向かって、やはり時計廻りの螺旋を描くように形成
されている。このように、本実施形態の積層体１００に
は、上記の２つの第１の導体パターン１１，１３よりな
るインダクタが形成されており、かつこれら２つのイン
ダクタは、層５上の共通の導体膜１１＿５により電気的
に直列に接続されている。また、６つの層１，２，３，
４，５，６に跨って、上記の第１の導体パターン１１，
１３の螺旋の内部を通る第２の導体パターン１５，１７
が形成されている。すなわち、図１の紙面に向かって左
側に示されている第２の導体パターン１５は、層１，
２，・・・，６上にそれぞれ形成された導体膜１５＿
１，１５＿２，・・・，１５＿６、およびこれらの各導
体膜を電気的に接続する、層２，３，４，５，６に形成
されたスルーホール１６＿２，１６＿３，・・・，１６
＿６内の導体により柱を形成している。
【０００８】同様に、図１の紙面に向かって右側に示さ
れている第２の導体パターン１７は、層１，２，３，
４，５，６上にそれぞれ形成された導体膜１７＿１，１
７＿２，・・・，１７＿６、およびこれらの各導体膜を
電気的に接続する、層２，３，４，５，６に形成された
スルーホール１８＿２，１８＿３，・・・，１８＿６内
の導体により柱を形成している。本実施形態では、上記
の２つの柱状の第２の導体パターン１５，１７は、それ
ぞれ、上記の２つの第１の導体パターン１１，１３より
なるインダクタの螺旋の中心部を積層方向に貫通するコ
アとしての機能を有している。さらに、この実施形態の
積層チップ部品の積層体１００には、層２，３，４，５
のうちの１層ないし複数層を挟んで積層方向Ａに対向す
る一対の導体膜からなる３つの第３の導体パターンが形
成されている。すなわち、本実施形態において具体的に
は、層３を挟んで積層方向Ａに対向する一対の導体膜１
９、導体膜１３＿３の一部分１３＿１ａからなる１つ目
の第３の導体パターン、一対の導体膜１９、導体膜１３
＿３の一部分１３＿１ａからなる２つ目の第３の導体パ
ターン、および層５を挟んで積層方向Ａに対向する一対
の導体膜２０、導体膜１１＿５の中央部分１１＿５ａか
らなる３つ目の第３の導体パターンの、合計３組の第３
の導体パターンである。
れている第２の導体パターン１７は、層１，２，３，
４，５，６上にそれぞれ形成された導体膜１７＿１，１
７＿２，・・・，１７＿６、およびこれらの各導体膜を
電気的に接続する、層２，３，４，５，６に形成された
スルーホール１８＿２，１８＿３，・・・，１８＿６内
の導体により柱を形成している。本実施形態では、上記
の２つの柱状の第２の導体パターン１５，１７は、それ
ぞれ、上記の２つの第１の導体パターン１１，１３より
なるインダクタの螺旋の中心部を積層方向に貫通するコ
アとしての機能を有している。さらに、この実施形態の
積層チップ部品の積層体１００には、層２，３，４，５
のうちの１層ないし複数層を挟んで積層方向Ａに対向す
る一対の導体膜からなる３つの第３の導体パターンが形
成されている。すなわち、本実施形態において具体的に
は、層３を挟んで積層方向Ａに対向する一対の導体膜１
９、導体膜１３＿３の一部分１３＿１ａからなる１つ目
の第３の導体パターン、一対の導体膜１９、導体膜１３
＿３の一部分１３＿１ａからなる２つ目の第３の導体パ
ターン、および層５を挟んで積層方向Ａに対向する一対
の導体膜２０、導体膜１１＿５の中央部分１１＿５ａか
らなる３つ目の第３の導体パターンの、合計３組の第３
の導体パターンである。
【０００９】本実施形態では、上記の３組の第３の導体
パターンがそれぞれキャパシタを構成しており、これら
の３つのキャパシタ、２つのインダクタ、および２つの
コアにより、以下に説明するようなフィルタが形成され
ている。図２は、図１に示した積層体で構成したフィル
タの外観図である。図２に示すように、このフィルタ２
００には、積層体１００の積層方向Ａに交わる長辺方向
Ｂの両端面２０１，２０２に端子電極２０３，２０４が
形成されており、また、積層方向Ａに交わる短辺方向Ｃ
の両側面２０５，２０６にアース電極２０７，２０８、
および電源供給電極２０９，２１０，２１１，２１２が
形成されている。端子電極２０３は、積層体１００の第
１の導体パターン１１の導体膜１１＿２（図１参照）に
接続されており、同様に、端子電極２０４は、積層体１
００の第１の導体パターン１３の導体膜１３＿２（図１
参照）に接続されている。アース電極２０７，２０８
は、いずれも、積層体１００の第３の導体パターンの導
体膜１９，２０（図１参照）の双方に接続されている。
パターンがそれぞれキャパシタを構成しており、これら
の３つのキャパシタ、２つのインダクタ、および２つの
コアにより、以下に説明するようなフィルタが形成され
ている。図２は、図１に示した積層体で構成したフィル
タの外観図である。図２に示すように、このフィルタ２
００には、積層体１００の積層方向Ａに交わる長辺方向
Ｂの両端面２０１，２０２に端子電極２０３，２０４が
形成されており、また、積層方向Ａに交わる短辺方向Ｃ
の両側面２０５，２０６にアース電極２０７，２０８、
および電源供給電極２０９，２１０，２１１，２１２が
形成されている。端子電極２０３は、積層体１００の第
１の導体パターン１１の導体膜１１＿２（図１参照）に
接続されており、同様に、端子電極２０４は、積層体１
００の第１の導体パターン１３の導体膜１３＿２（図１
参照）に接続されている。アース電極２０７，２０８
は、いずれも、積層体１００の第３の導体パターンの導
体膜１９，２０（図１参照）の双方に接続されている。
【００１０】電源供給電極２０９は、積層体１００の第
２の導体パターン１５の導体膜１５＿６（図１参照）に
接続されており、電源供給電極２１０は、積層体１００
の第２の導体パターン１５の導体膜１５＿１（図１参
照）に接続されており、電源供給電極２１１は、積層体
１００の第２の導体パターン１７の導体膜１７＿６（図
１参照）に接続されており、電源供給電極２１２は、積
層体１００の第２の導体パターン１７の導体膜１７＿１
（図１参照）に接続されている。図３は、図１、図２に
示したフィルタの等価回路図である。図３に示すよう
に、このフィルタ３００は、２つのインダクタ３０１，
３０２および３つのキャパシタ３０３，３０４，３０５
からなるフィルタ回路３０６と、インダクタ３０１，３
０２のコア３０７，３０８と、端子電極３０９，３１０
と、アース電極３１１，３１２と、電源供給電極３１
３，３１４とから構成されている。
２の導体パターン１５の導体膜１５＿６（図１参照）に
接続されており、電源供給電極２１０は、積層体１００
の第２の導体パターン１５の導体膜１５＿１（図１参
照）に接続されており、電源供給電極２１１は、積層体
１００の第２の導体パターン１７の導体膜１７＿６（図
１参照）に接続されており、電源供給電極２１２は、積
層体１００の第２の導体パターン１７の導体膜１７＿１
（図１参照）に接続されている。図３は、図１、図２に
示したフィルタの等価回路図である。図３に示すよう
に、このフィルタ３００は、２つのインダクタ３０１，
３０２および３つのキャパシタ３０３，３０４，３０５
からなるフィルタ回路３０６と、インダクタ３０１，３
０２のコア３０７，３０８と、端子電極３０９，３１０
と、アース電極３１１，３１２と、電源供給電極３１
３，３１４とから構成されている。
【００１１】インダクタ３０１，３０２は、それぞれ図
１に示す第１の導体パターン１１，１３に相当し、キャ
パシタ３０３，３０４，３０５は、それぞれ図１に示す
一対の導体膜１９、導体膜１１＿３の一部分１１＿３
ａ、一対の導体膜１９、導体膜１３＿３の一部分１３＿
３ａ、および一対の導体膜２０、導体膜１１＿５の中央
部分１１＿５ａからなる３つの第３の導体パターンに相
当し、コア３０７，３０８は、それぞれ図１に示す第２
の導体パターン１５，１７に相当するものである。この
ように構成されたフィルタ３００の電源供給電極３１
３，３１４を介して、外部電源（図示せず）から第２の
導体パターン１５，１７（図１参照）に、第１の導体パ
ターン１１，１３によるインダクタ３０１，３０２のイ
ンダクタンスが所望のインダクタンスとなるように制御
された直流電流を供給することにより、このフィルタ３
００の共振周波数やカットオフ周波数を所望の周波数に
調整することができる。
１に示す第１の導体パターン１１，１３に相当し、キャ
パシタ３０３，３０４，３０５は、それぞれ図１に示す
一対の導体膜１９、導体膜１１＿３の一部分１１＿３
ａ、一対の導体膜１９、導体膜１３＿３の一部分１３＿
３ａ、および一対の導体膜２０、導体膜１１＿５の中央
部分１１＿５ａからなる３つの第３の導体パターンに相
当し、コア３０７，３０８は、それぞれ図１に示す第２
の導体パターン１５，１７に相当するものである。この
ように構成されたフィルタ３００の電源供給電極３１
３，３１４を介して、外部電源（図示せず）から第２の
導体パターン１５，１７（図１参照）に、第１の導体パ
ターン１１，１３によるインダクタ３０１，３０２のイ
ンダクタンスが所望のインダクタンスとなるように制御
された直流電流を供給することにより、このフィルタ３
００の共振周波数やカットオフ周波数を所望の周波数に
調整することができる。
【００１２】また、このようにインダクタ３０１，３０
２のインダクタンスを外部から自在に制御することがで
きるので、このフィルタ３００を回路中に実装したとき
に生じるインピーダンスの不整合の発生を防止すること
ができる。次に、本実施形態の積層チップ部品に用いる
積層体の製造方法およびその積層体を用いてフィルタを
製造する方法について説明する。先ず、例えば、Ｎｉ−
Ｚｎ−Ｃｕフェライトを主成分とする磁性体原料を混合
し、仮焼し、適切な粒径となるように粉砕して磁性体仮
焼粉を作製する。これとは別に、例えば、ＰｂＴｉＯ3
を主成分とする誘電体原料を混合し、仮焼し、適切な粒
径になるように粉砕して誘電体仮焼粉を作製する。こう
して得られた磁性体仮焼粉および誘電体仮焼粉を適切な
割合で混合し、分散剤、バインダー、可塑剤、溶剤など
を添加してスラリーを作製し、ドクターブレード法によ
りグリーンシートを成形する。
２のインダクタンスを外部から自在に制御することがで
きるので、このフィルタ３００を回路中に実装したとき
に生じるインピーダンスの不整合の発生を防止すること
ができる。次に、本実施形態の積層チップ部品に用いる
積層体の製造方法およびその積層体を用いてフィルタを
製造する方法について説明する。先ず、例えば、Ｎｉ−
Ｚｎ−Ｃｕフェライトを主成分とする磁性体原料を混合
し、仮焼し、適切な粒径となるように粉砕して磁性体仮
焼粉を作製する。これとは別に、例えば、ＰｂＴｉＯ3
を主成分とする誘電体原料を混合し、仮焼し、適切な粒
径になるように粉砕して誘電体仮焼粉を作製する。こう
して得られた磁性体仮焼粉および誘電体仮焼粉を適切な
割合で混合し、分散剤、バインダー、可塑剤、溶剤など
を添加してスラリーを作製し、ドクターブレード法によ
りグリーンシートを成形する。
【００１３】同様に、上記の磁性体仮焼粉および誘電体
仮焼分を適切な割合で混合し、分散剤、バインダー、可
塑剤、溶剤などを添加して磁性体誘電体混合ペーストを
作製する。次に、この磁性体誘電体混合ペーストとＡｇ
又はＡｇ／Ｐｄよりなる導体ペーストを用意する。な
お、上記例で示した磁性体フェライト粉の組成は、一例
であって、Ｆｅ、Ｎｉ、Ｚｎ、Ｃｕ、Ｍｇ、Ｃｏなどを
１種又は２種以上含むものであってもよい。また、誘電
体粉の組成も鉛系のものに限らず、チタン酸バリウム系
のものでもよい。図４〜図１６は、図１に示す積層体の
製造工程を示す平面図である。以下、図４〜図１６を参
照しながら、図１に示す積層体１００の製造工程につい
て説明する。先ず、図４に示すように、上記の磁性体誘
電体混合グリーンシートからなるベース基板３１を形成
する。次に、図５に示すように、ベース基板３１上に、
上記の導電ペーストを用いたスクリーン印刷法により第
１層目の導体膜１５＿１，１７＿１（図１参照）を形成
して層１を形成する。
仮焼分を適切な割合で混合し、分散剤、バインダー、可
塑剤、溶剤などを添加して磁性体誘電体混合ペーストを
作製する。次に、この磁性体誘電体混合ペーストとＡｇ
又はＡｇ／Ｐｄよりなる導体ペーストを用意する。な
お、上記例で示した磁性体フェライト粉の組成は、一例
であって、Ｆｅ、Ｎｉ、Ｚｎ、Ｃｕ、Ｍｇ、Ｃｏなどを
１種又は２種以上含むものであってもよい。また、誘電
体粉の組成も鉛系のものに限らず、チタン酸バリウム系
のものでもよい。図４〜図１６は、図１に示す積層体の
製造工程を示す平面図である。以下、図４〜図１６を参
照しながら、図１に示す積層体１００の製造工程につい
て説明する。先ず、図４に示すように、上記の磁性体誘
電体混合グリーンシートからなるベース基板３１を形成
する。次に、図５に示すように、ベース基板３１上に、
上記の導電ペーストを用いたスクリーン印刷法により第
１層目の導体膜１５＿１，１７＿１（図１参照）を形成
して層１を形成する。
【００１４】さらにその上に、図６に示すように、スル
ーホール１６＿２，１８＿２（図１参照）が形成される
ように磁性体誘電体混合ペーストを用いてスクリーン印
刷を行い磁性体誘電体混合層３２を形成する。さらにそ
の上に、図７に示すように、第２層目の導体膜１１＿
２，１３＿２，１５＿２，１７＿２，１９を形成して層
２を形成する。このとき、スルーホール１６＿２，１８
＿２にも導電ペーストが充填され、第１層の導体膜１５
＿１と第２層の導体膜１５＿２、および第１層の導体膜
１７＿１と第２層の導体膜１７＿２とがそれぞれ電気的
に接続される。さらにその上に、図８に示すように、ス
ルーホール１２＿３，１４＿３，１６＿３，１８＿３が
形成されるように磁性体誘電体混合ペーストを用いてス
クリーン印刷を行い磁性体誘電体混合層３３を形成す
る。
ーホール１６＿２，１８＿２（図１参照）が形成される
ように磁性体誘電体混合ペーストを用いてスクリーン印
刷を行い磁性体誘電体混合層３２を形成する。さらにそ
の上に、図７に示すように、第２層目の導体膜１１＿
２，１３＿２，１５＿２，１７＿２，１９を形成して層
２を形成する。このとき、スルーホール１６＿２，１８
＿２にも導電ペーストが充填され、第１層の導体膜１５
＿１と第２層の導体膜１５＿２、および第１層の導体膜
１７＿１と第２層の導体膜１７＿２とがそれぞれ電気的
に接続される。さらにその上に、図８に示すように、ス
ルーホール１２＿３，１４＿３，１６＿３，１８＿３が
形成されるように磁性体誘電体混合ペーストを用いてス
クリーン印刷を行い磁性体誘電体混合層３３を形成す
る。
【００１５】さらにその上に、図９に示すように、第３
層目の導体膜１１＿３，１３＿３，１５＿３，１７＿３
を形成して層３を形成する。このとき、スルーホール１
２＿３，１４＿３，１６＿３，１８＿３にも導電ペース
トが充填され、第２層の導体膜１１＿２と第３層の導体
膜１１＿３、第２層の導体膜１３＿２と第３層の導体膜
１３＿３、第２層の導体膜１５＿２と第３層の導体膜１
５＿３、および第２層の導体膜１７＿２と第３層の導体
膜１７＿３とがそれぞれ電気的に接続される。さらにそ
の上に、図１０に示すように、スルーホール１２＿４，
１４＿４，１６＿４，１８＿４が形成されるように磁性
体誘電体混合ペーストを用いてスクリーン印刷を行い磁
性体誘電体混合層３４を形成する。さらにその上に、図
１１に示すように、第４層目の導体膜１１＿４，１３＿
４，１５＿４，１７＿４，２０を形成して層４を形成す
る。このとき、スルーホール１２＿４，１４＿４，１６
＿４，１８＿４にも導電ペーストが充填され、第３層の
導体膜１１＿３と第４層の導体膜１１＿４、第３層の導
体膜１３＿３と第４層の導体膜１３＿４、第３層の導体
膜１５＿３と第４層の導体膜１５＿４、および第３層の
導体膜１７＿３と第４層の導体膜１７＿４とがそれぞれ
電気的に接続される。
層目の導体膜１１＿３，１３＿３，１５＿３，１７＿３
を形成して層３を形成する。このとき、スルーホール１
２＿３，１４＿３，１６＿３，１８＿３にも導電ペース
トが充填され、第２層の導体膜１１＿２と第３層の導体
膜１１＿３、第２層の導体膜１３＿２と第３層の導体膜
１３＿３、第２層の導体膜１５＿２と第３層の導体膜１
５＿３、および第２層の導体膜１７＿２と第３層の導体
膜１７＿３とがそれぞれ電気的に接続される。さらにそ
の上に、図１０に示すように、スルーホール１２＿４，
１４＿４，１６＿４，１８＿４が形成されるように磁性
体誘電体混合ペーストを用いてスクリーン印刷を行い磁
性体誘電体混合層３４を形成する。さらにその上に、図
１１に示すように、第４層目の導体膜１１＿４，１３＿
４，１５＿４，１７＿４，２０を形成して層４を形成す
る。このとき、スルーホール１２＿４，１４＿４，１６
＿４，１８＿４にも導電ペーストが充填され、第３層の
導体膜１１＿３と第４層の導体膜１１＿４、第３層の導
体膜１３＿３と第４層の導体膜１３＿４、第３層の導体
膜１５＿３と第４層の導体膜１５＿４、および第３層の
導体膜１７＿３と第４層の導体膜１７＿４とがそれぞれ
電気的に接続される。
【００１６】さらにその上に、図１２に示すように、ス
ルーホール１２＿５，１４＿５，１６＿５，１８＿５が
形成されるように磁性体誘電体混合ペーストを用いてス
クリーン印刷を行い磁性体誘電体混合層３５を形成す
る。さらにその上に、図１３に示すように、第５層目の
導体膜１１＿５，１５＿５，１７＿５を形成して層５を
形成する。このとき、スルーホール１２＿５，１４＿
５，１６＿５，１８＿５にも導電ペーストが充填され、
第４層の導体膜１１＿４と第５層の導体膜１１＿５、第
４層の導体膜１５＿４と第５層の導体膜１５＿５、およ
び第４層の導体膜１７＿４と第５層の導体膜１７＿５と
がそれぞれ電気的に接続される。さらにその上に、図１
４に示すように、スルーホール１６＿６，１８＿６が形
成されるように磁性体誘電体混合ペーストを用いてスク
リーン印刷を行い磁性体誘電体混合層３６を形成する。
ルーホール１２＿５，１４＿５，１６＿５，１８＿５が
形成されるように磁性体誘電体混合ペーストを用いてス
クリーン印刷を行い磁性体誘電体混合層３５を形成す
る。さらにその上に、図１３に示すように、第５層目の
導体膜１１＿５，１５＿５，１７＿５を形成して層５を
形成する。このとき、スルーホール１２＿５，１４＿
５，１６＿５，１８＿５にも導電ペーストが充填され、
第４層の導体膜１１＿４と第５層の導体膜１１＿５、第
４層の導体膜１５＿４と第５層の導体膜１５＿５、およ
び第４層の導体膜１７＿４と第５層の導体膜１７＿５と
がそれぞれ電気的に接続される。さらにその上に、図１
４に示すように、スルーホール１６＿６，１８＿６が形
成されるように磁性体誘電体混合ペーストを用いてスク
リーン印刷を行い磁性体誘電体混合層３６を形成する。
【００１７】さらにその上に、図１５に示すように、第
６層目の導体膜１５＿６，１７＿６を形成することによ
り層６が形成される。このとき、スルーホール１６＿
６，１８＿６にも導電ペーストが充填され、第５層の導
体膜１１＿５と第６層の導体膜１５＿６，１７＿６とが
電気的に接続される。さらにその上を図１６に示すよう
な磁性体誘電体混合層３７で覆ってグリーンの積層体１
００が完成する。こうして形成されたグリーンの積層体
１００には、図１に示すように、４つの層に跨って積層
方向Ａに螺旋を描く２つの第１の導体パターン１１，１
３が形成されるとともに、これら第１の導体パターン１
１，１３の螺旋の内部を通る２本の柱状の第２の導体パ
ターン１５，１７が形成され、さらに、積層方向Ａに対
向する一対の導体膜１９，１１＿３からなる第３の導体
パターン、一対の導体膜１９，１３＿３からなる第３の
導体パターン、一対の導体膜２０，１１＿５からなる第
３の導体パターンの、３つの第３の導体パターンが形成
される。
６層目の導体膜１５＿６，１７＿６を形成することによ
り層６が形成される。このとき、スルーホール１６＿
６，１８＿６にも導電ペーストが充填され、第５層の導
体膜１１＿５と第６層の導体膜１５＿６，１７＿６とが
電気的に接続される。さらにその上を図１６に示すよう
な磁性体誘電体混合層３７で覆ってグリーンの積層体１
００が完成する。こうして形成されたグリーンの積層体
１００には、図１に示すように、４つの層に跨って積層
方向Ａに螺旋を描く２つの第１の導体パターン１１，１
３が形成されるとともに、これら第１の導体パターン１
１，１３の螺旋の内部を通る２本の柱状の第２の導体パ
ターン１５，１７が形成され、さらに、積層方向Ａに対
向する一対の導体膜１９，１１＿３からなる第３の導体
パターン、一対の導体膜１９，１３＿３からなる第３の
導体パターン、一対の導体膜２０，１１＿５からなる第
３の導体パターンの、３つの第３の導体パターンが形成
される。
【００１８】こうして得られたグリーンの積層体１００
を大気中で脱バインダ処理し、さらに焼成して焼成積層
体を形成し、この焼成積層体に、例えば、Ａｇの導体ペ
ーストなどを用いて、端子電極２０３，２０４（図２参
照）、アース電極２０７，２０８（図２参照）、電源供
給電極２０９，２１０，２１１，２１２（図２参照）を
形成することにより図２に示すフィルタ２００が完成す
る。次に、本実施形態の積層チップ部品を用いたフィル
タの特性例について説明する。図１７は、本実施形態の
積層チップ部品を用いたフィルタの挿入損失特性を示す
グラフである。図１７に示すように、本実施形態の積層
チップ部品の第２の導体パターンに流す電流をＡ，Ｂ，
Ｃのように変化させることによりカットオフ周波数を変
化させることができる。
を大気中で脱バインダ処理し、さらに焼成して焼成積層
体を形成し、この焼成積層体に、例えば、Ａｇの導体ペ
ーストなどを用いて、端子電極２０３，２０４（図２参
照）、アース電極２０７，２０８（図２参照）、電源供
給電極２０９，２１０，２１１，２１２（図２参照）を
形成することにより図２に示すフィルタ２００が完成す
る。次に、本実施形態の積層チップ部品を用いたフィル
タの特性例について説明する。図１７は、本実施形態の
積層チップ部品を用いたフィルタの挿入損失特性を示す
グラフである。図１７に示すように、本実施形態の積層
チップ部品の第２の導体パターンに流す電流をＡ，Ｂ，
Ｃのように変化させることによりカットオフ周波数を変
化させることができる。
【００１９】
【発明の効果】以上説明したように、本発明の積層チッ
プ部品によれば、磁性体材料を含む材料からなる積層体
内部に形成された、積層方向に螺旋を描く第１の導体パ
ターンに、第１の導体パターンの螺旋の内部を通る第２
の導体パターンが形成されており、この第２の導体パタ
ーンに流れる電流を変化させることにより第１の導体パ
ターンからなるインダクタのインダクタンスを自在に調
整することのできる積層チップ部品を実現することがで
きる。さらに、この積層チップ部品内部に積層方向に対
向する一対の導体膜からなる第３の導体パターンを形成
し、この第３の導体パターンにより形成されるキャパシ
タと上記インダクタとでフィルタを構成することによ
り、上記第２の導体パターンに流れる電流を変化させる
ことにより周波数特性を自在に調整することのできるフ
ィルタを実現することができる。
プ部品によれば、磁性体材料を含む材料からなる積層体
内部に形成された、積層方向に螺旋を描く第１の導体パ
ターンに、第１の導体パターンの螺旋の内部を通る第２
の導体パターンが形成されており、この第２の導体パタ
ーンに流れる電流を変化させることにより第１の導体パ
ターンからなるインダクタのインダクタンスを自在に調
整することのできる積層チップ部品を実現することがで
きる。さらに、この積層チップ部品内部に積層方向に対
向する一対の導体膜からなる第３の導体パターンを形成
し、この第３の導体パターンにより形成されるキャパシ
タと上記インダクタとでフィルタを構成することによ
り、上記第２の導体パターンに流れる電流を変化させる
ことにより周波数特性を自在に調整することのできるフ
ィルタを実現することができる。
【図１】本発明の積層チップ部品の一実施形態における
積層体の内部構造を示す斜視図である。
積層体の内部構造を示す斜視図である。
【図２】図１に示した積層体で構成したフィルタの外観
図である。
図である。
【図３】図２に示したフィルタの等価回路図である。
【図４】図１に示す積層体の製造工程を示す平面図であ
る。
る。
【図５】図１に示す積層体の製造工程を示す平面図であ
る。
る。
【図６】図１に示す積層体の製造工程を示す平面図であ
る。
る。
【図７】図１に示す積層体の製造工程を示す平面図であ
る。
る。
【図８】図１に示す積層体の製造工程を示す平面図であ
る。
る。
【図９】図１に示す積層体の製造工程を示す平面図であ
る。
る。
【図１０】図１に示す積層体の製造工程を示す平面図で
ある。
ある。
【図１１】図１に示す積層体の製造工程を示す平面図で
ある。
ある。
【図１２】図１に示す積層体の製造工程を示す平面図で
ある。
ある。
【図１３】図１に示す積層体の製造工程を示す平面図で
ある。
ある。
【図１４】図１に示す積層体の製造工程を示す平面図で
ある。
ある。
【図１５】図１に示す積層体の製造工程を示す平面図で
ある。
ある。
【図１６】図１に示す積層体の製造工程を示す平面図で
ある。
ある。
【図１７】本実施形態の積層チップ部品を用いたフィル
タの挿入損失特性を示すグラフである。
タの挿入損失特性を示すグラフである。
１，２，３，４，５，６ 層 １１，１３，１５，１７ 導体パターン １００ 積層体 １１＿２，１１＿３，１１＿４，１１＿５ 導体膜 １１＿３ａ，１３＿３ａ 一部分 １１＿５ａ 中央部分 １２＿３，１２＿４，１２＿５ スルーホール １３＿２，１３＿３，１３＿４ 導体膜 １４＿３，１４＿４，１４＿５ スルーホール １５＿１，１５＿２，・・・，１５＿６ 導体膜 １６＿２，１６＿３，・・・，１６＿６ スルーホー
ル １７＿１，１７＿２，・・・，１７＿６ 導体膜 １８＿２，１８＿３，・・・，１８＿６ スルーホー
ル １９，２０ 導体膜 ３１ ベース基板 ３２，３３，３４，３５，３６, ３７ 磁性体誘電体
混合層 ２００ フィルタ ２０１，２０２ 端面 ２０３，２０４ 端子電極 ２０５，２０６ 側面 ２０７，２０８ アース電極 ２０９，２１０，２１１，２１２ 電源供給電極 ３００ フィルタ ３０３，３０４，３０５ キャパシタ ３０６ フィルタ回路 ３０１，３０２ インダクタ ３０７，３０８ コア ３０９，３１０ 端子電極 ３１１，３１２ アース電極 ３１３，３１４ 電源供給電極
ル １７＿１，１７＿２，・・・，１７＿６ 導体膜 １８＿２，１８＿３，・・・，１８＿６ スルーホー
ル １９，２０ 導体膜 ３１ ベース基板 ３２，３３，３４，３５，３６, ３７ 磁性体誘電体
混合層 ２００ フィルタ ２０１，２０２ 端面 ２０３，２０４ 端子電極 ２０５，２０６ 側面 ２０７，２０８ アース電極 ２０９，２１０，２１１，２１２ 電源供給電極 ３００ フィルタ ３０３，３０４，３０５ キャパシタ ３０６ フィルタ回路 ３０１，３０２ インダクタ ３０７，３０８ コア ３０９，３１０ 端子電極 ３１１，３１２ アース電極 ３１３，３１４ 電源供給電極
Claims (5)
- 【請求項１】 磁性体材料を含む材料からなる複数の層
が積層されるとともに、これら複数の層に跨って積層方
向に螺旋を描く第１の導体パターンが形成されてなる積
層チップ部品において、 前記複数の層に跨って前記第１の導体パターンの螺旋の
内部を通る第２の導体パターンが形成されてなることを
特徴とする積層チップ部品。 - 【請求項２】 前記複数の層が磁性体材料と誘電体材料
との混合材料からなり、これら複数の層のうちの１層な
いし複数層を挟んで積層方向に対向する一対の導体膜か
らなる第３の導体パターンを有することを特徴とする請
求項１記載の積層チップ部品。 - 【請求項３】 前記磁性体材料が、Ｆｅ、Ｎｉ、Ｚｎ、
Ｃｕ、Ｍｇ、Ｃｏのうちの少なくとも１種を含むもので
あることを特徴とする請求項１又は２記載の積層チップ
部品。 - 【請求項４】 前記誘電体材料が、チタン酸鉛又はチタ
ン酸バリウムを主成分とするものであることを特徴とす
る請求項２記載の積層チップ部品。 - 【請求項５】 磁性体材料を含む材料からなる複数の層
が積層されるとともに、これら複数の層に跨って積層方
向に螺旋を描く第１の導体パターンと前記複数の層に跨
って前記第１の導体パターンの螺旋の内部を通る第２の
導体パターンとが形成されてなる積層チップ部品を用意
し、前記第２の導体パターンに、前記第１の導体パター
ンによるインダクタのインダクタンスが所望のインダク
タンスとなるように制御された直流電流を供給すること
を特徴とする積層チップ部品の使用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17382598A JPH11354330A (ja) | 1998-06-08 | 1998-06-08 | 積層チップ部品およびその使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17382598A JPH11354330A (ja) | 1998-06-08 | 1998-06-08 | 積層チップ部品およびその使用方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354330A true JPH11354330A (ja) | 1999-12-24 |
Family
ID=15967863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17382598A Pending JPH11354330A (ja) | 1998-06-08 | 1998-06-08 | 積層チップ部品およびその使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11354330A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639298B2 (en) * | 2001-06-28 | 2003-10-28 | Agere Systems Inc. | Multi-layer inductor formed in a semiconductor substrate |
| US7075167B2 (en) | 2003-08-22 | 2006-07-11 | Agere Systems Inc. | Spiral inductor formed in a semiconductor substrate |
| JP2017028564A (ja) * | 2015-07-24 | 2017-02-02 | 株式会社村田製作所 | 平衡不平衡変換器 |
-
1998
- 1998-06-08 JP JP17382598A patent/JPH11354330A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639298B2 (en) * | 2001-06-28 | 2003-10-28 | Agere Systems Inc. | Multi-layer inductor formed in a semiconductor substrate |
| KR100939648B1 (ko) * | 2001-10-05 | 2010-02-03 | 에이저 시스템즈 가디언 코포레이션 | 반도체 기판에 형성되는 다층 인덕터 |
| US7075167B2 (en) | 2003-08-22 | 2006-07-11 | Agere Systems Inc. | Spiral inductor formed in a semiconductor substrate |
| US7381607B2 (en) | 2003-08-22 | 2008-06-03 | Agere Systems Inc. | Method of forming a spiral inductor in a semiconductor substrate |
| JP2017028564A (ja) * | 2015-07-24 | 2017-02-02 | 株式会社村田製作所 | 平衡不平衡変換器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021119 |