JPH09162354A - 集積インダクタ構造およびその製造方法 - Google Patents

集積インダクタ構造およびその製造方法

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JPH09162354A
JPH09162354A JP17837096A JP17837096A JPH09162354A JP H09162354 A JPH09162354 A JP H09162354A JP 17837096 A JP17837096 A JP 17837096A JP 17837096 A JP17837096 A JP 17837096A JP H09162354 A JPH09162354 A JP H09162354A
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conductive
coil
layer
coil element
inductor structure
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JP17837096A
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English (en)
Inventor
Saran Mukuru
サラン ムクル
Jori Gerbinder
ジョリ ガービンダー
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Nortel Networks Ltd
Original Assignee
Northern Telecom Ltd
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Abstract

(57)【要約】 【課題】 比較的厚いコイルを形成してコイルのＱ値を
改善するための積層金属化層を構築する集積インダクタ
構造およびその製造方法を提供すること。 【解決手段】 マルチレベル導電性金属化層により構成
される集積回路のための集積インダクタ構造１０におい
て、集積回路基板２０上における誘電層２２上に設けら
れ、第１のコイル要素２４を形成するためにパターン化
された金属化層Ｍ１と、金属化層Ｍ１の上に形成された
レベル間誘電体２６、および、第１のコイル要素２４に
重なり、それに位置が合わせられた第２のコイル要素３
２を形成するためにパターン化され、レベル間誘電体２
６によってそれから隔離されている金属化層Ｍ２と、レ
ベル間誘電体２６を介して延びており、第１および第２
のコイル要素２４，３２を相互接続して積層された金属
化層から単一のコイルを形成する導電性貫通構造と、を
具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、集積インダクタ
構造およびその製造方法に関し、特に、シリコン集積回
路用のＲＦコイルに用いられる集積回路用インダクタ構
造およびその製造方法に関するものである。
【０００２】
【従来の技術】幾つかの電気通信装置、特に、無線パー
ソナル通信システムにあっては、シリコン集積回路にお
ける誘導素子の集積は有益なものとなる。しかしなが
ら、比較的厚めの金属化層を用いた、ＧａＡｓ集積回路
に適した、従来において周知のＲＦコイル構造およびそ
の製造方法は、設計ルール上の配慮が異なっているこ
と、および、加工処理がかなり異なっていることを考慮
に入れると、シリコン技術を簡単には適用することがで
きない。
【０００３】概念的には、ＲＦコイルの設計は難しいも
のではない。ＧａＡｓ集積回路においては、フラット、
および、螺旋形コイルの形態で集積インダクタ構造を製
造することが知られている。これらは、通常、比較的厚
めの金属化層にて形成され、ウェット・エッチングによ
りパターン化される。
【０００４】
【発明が解決しようとする課題】ここで、高いＱ値を得
るためには、コイル製造のために用いられる金属相互接
続部の抵抗と、基板に対するそれらのキャパシタンスが
低くなければならない。さらに、螺旋形インダクタのＱ
値は、金属の厚みを増大させることによってかなり増大
される。
【０００５】他方、マルチレベル金属化層を用いたシリ
コン集積回路の場合、設計ルール上の配慮によって決定
される最小の厚みで、３つか４つの比較的厚い金属化層
を有することが望ましい。したがって、シリコン集積回
路においてよく見られるマルチレベルの、比較的薄い金
属化層のための従来における処理工程を用いて高いＱ値
の螺旋形インダクタを作ることは実際的なことではな
い。
【０００６】有用なＲＦコイル構造のオン−チップの製
造に伴う、別の周知な問題は、コイルのＱ値を劣化させ
ることになる基板に対する容量結合に関することであ
る。抵抗性の高い基板と比較して性能の改善が実現され
る。容量結合を減らすための１つの方法は、他の設計お
よびプロセス上の配慮によって許される限り、例えば、
深さを介して、基板からできるだけ離してコイルを形成
することである。通常、レベル間誘電体の各厚さは１〜
２μｍ厚の範囲である。シミュレーションによると、受
け入れ可能なＱ値を得るためには、単一電導層によって
製造されたコイルはそのＱ値を１０より大きくするため
に、基板から３μｍあるいはそれ以上離さなければなら
ない。したがって、シリコン集積回路においては、ＲＦ
コイルをつくるために単一の厚めの金属化層が要求され
るだけでなく、そのコイルが比較的厚い誘電層上に形成
されることが望ましい。
【０００７】米国特許Ｎｏ．５，０９５，３５７には、
水平軸の回りにインダクタの螺旋形巻線を形成するため
にマルチレベル金属化層および相互接続部としての貫通
構造を用いた集積インダクタのための構造が開示されて
いる。しかしながら、コンタクトを介しての抵抗は、そ
の抵抗値をかなり増大させずに形成できる巻線巻数を制
限するので、Ｑ値が減少することになる。
【０００８】ＣＭＯＳ技術に適合できる多層コイル構造
の別の構成は、１００ＭＨｚおよび０．１ｍＨまでのイ
ンダクタンスに適用可能な“集積回路インダクタ”と題
する、１９９３年７月に発行された米国特許Ｎｏ．５，
２２７，６５９において開示されている。この構造は磁
性コアの回りに何回か巻きつけられたコイルを得るため
に端と端とが接続される誘導ループの部分を構成する多
重金属化層を用いている。
【０００９】他の集積インダクタには、インダクタンス
を増大するために強磁性薄膜上での螺旋形インダクタの
形成が開示されている特開平５−８２７３６号公報と、
インダクタンスを増大させるために配線パターンに高透
磁性材料の領域を用いることが開示されている特開昭６
１−２４８５４５号公報がある。
【００１０】この発明は、上記に鑑みてなされたもので
あって、比較的厚いコイルを形成してコイルのＱ値を改
善するための積層金属化層を構築する集積インダクタ構
造およびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に係る集積インダクタ構造は、マルチレ
ベル導電性金属化層により構成される集積回路のための
集積インダクタ構造において、基板上における誘電層上
に設けられ、第１のコイル要素を形成するためにパター
ン化された第１の導電性金属化層と、前記第１の導電性
金属化層の上に形成されたレベル間誘電層、および、前
記第１のコイル要素に重なり、それに位置が合わせられ
た第２のコイル要素を形成するためにパターン化され、
前記レベル間誘電層によってそれから隔離されている第
２の導電性金属化層と、前記レベル間誘電層を介して延
びており、前記第１および第２のコイル要素を相互接続
して積層された金属化層から単一のコイルを形成する導
電性貫通構造と、を具備するものである。
【００１２】また、請求項２に係る集積インダクタ構造
は、別の金属化層によって形成され、別のレベル間誘電
層によって下側のコイル要素から隔離されている、少な
くとも１つの他のコイル要素で、各コイル要素が隣接コ
イルと位置が合わせられており、隣接コイル間に延びて
いる導電性貫通構造によって相互接続され、多層積層コ
イル構造を形成するものである。
【００１３】また、請求項３に係る集積インダクタ構造
は、前記集積回路が、それぞれ相互に接続されて前記多
層積層コイル構造を形成する第１、第２、第３および第
４のコイル要素を形成している４つのレベルの金属化層
により構成されているものである。
【００１４】また、請求項４に係る集積インダクタ構造
は、前記各コイル要素が、平面螺旋形状を有する一定の
長さの導電性材料により構成されているものである。
【００１５】また、請求項５に係る集積インダクタ構造
は、前記コイル要素を相互接続している前記導電性貫通
構造が、複数の導電性貫通部により構成されているもの
である。
【００１６】また、請求項６に係る集積インダクタ構造
は、前記コイル要素を相互接続している前記導電性貫通
構造が、各コイル要素の長さ方向に沿って延びている相
互接続溝により構成されているものである。
【００１７】また、請求項７に係る集積インダクタ構造
は、前記各コイル要素が、該コイル要素の長さ方向に沿
ってつながっている、平面螺旋形状の相互接続溝を形成
している一定の長さの導電性材料により構成されている
ものである。
【００１８】また、請求項８に係る集積インダクタ構造
は、前記相互接続溝の幅が、前記コイル要素より狭いも
のである。
【００１９】また、請求項９に係る集積インダクタ構造
は、前記コイル要素を相互接続している導電性貫通構造
が、前記重なったコイル要素を形成している導電性金属
化層の一部を含んでいるものである。
【００２０】また、請求項１０に係る集積インダクタ構
造は、前記インダクタ構造が、基板の高抵抗性領域上に
設けられているものである。
【００２１】また、請求項１１に係る集積インダクタ構
造は、前記インダクタ構造が、前記基板の厚い誘電層上
に形成されているものである。
【００２２】また、請求項１２に係る集積インダクタ構
造は、前記インダクタ構造が、高抵抗性領域を形成する
ために反対の導電性タイプのドーパントによりカウンタ
ードープされた第１の導電性タイプの半導体基板の領域
上に形成されているものである。
【００２３】また、請求項１３に係る集積インダクタ構
造は、前記インダクタ構造が、絶縁性基板上に形成され
るものである。
【００２４】また、請求項１４に係る集積インダクタ構
造は、前記絶縁性基板が、シリコン−オン−インシュレ
ータ基板およびシリコン・カーバイド基板のいずれか１
つである。
【００２５】また、請求項１５に係る集積インダクタ構
造は、前記コイル要素が、ドープされたポリシリコン、
シリサイド化ポリシリコン、アルミニウム、アルミニウ
ム合金、タングステン、銅および銅合金、および、金に
より構成されるグループから選択される導電性金属化層
によって構成されているものである。
【００２６】また、請求項１６に係る集積インダクタ構
造は、各コイル要素と各相互接続貫通構造が、同じ導電
性材料により構成されているものである。
【００２７】また、請求項１７に係る集積インダクタ構
造は、前記インダクタが、磁性材料のコアを含んでお
り、各コイル要素が前記多層コイルを介して延びている
磁性材料のコアの一部を取り囲んでいるものである。
【００２８】また、請求項１８に係る集積インダクタ構
造の製造方法は、半導体基板上の集積回路用インダクタ
構造の製造方法において、誘電表面層を有する基板を形
成する工程と、その上に第１の導電層をディポジットさ
せ、第１のコイル要素を形成するために前記第１の導電
層をパターン化する工程と、その上に第１のレベル間誘
電層を設け、前記第１のコイル要素に対する接触部を形
成するために、前記第１のコイル要素上にそれを介し
て、少なくとも１つの接触開口部を形成する工程と、前
記開口部に導電性材料を充填し、その上に第２の導電層
を設け、前記第２の導電層をパターン化して、前記第１
のコイル要素に重なり、それと位置が合わせられた第２
のコイル要素を形成する工程と、前記第１および第２の
コイル要素が、それによって相互接続されて積層された
導電性コイル構造を形成する工程と、を含むものであ
る。
【００２９】また、請求項１９に係る集積インダクタ構
造の製造方法は、前記開口部に導電性材料を充填し、そ
の上に第２の導電層を設ける工程が、前記開口部を充填
して第１の誘電層の表面上に延びた導電層を設けるため
に導電性材料の層をディポジットさせ、その後、前記導
電性材料をパターン化して第２のコイル要素を形成する
工程を含んでいるものである。
【００３０】また、請求項２０に係る集積インダクタ構
造の製造方法は、別のレベル間誘電層と別の導電性金属
化層を設け、前記別の導電性金属化層をパターン化して
下側のコイル要素と位置を合わせられた別のコイル要素
を形成し、さらに、前記別のコイル要素および下側のコ
イル要素の間に延び、それらを相互接続させる導電性貫
通構造を設ける工程によって、少なくとも１つの他のコ
イル要素を形成する工程を含むものである。
【００３１】また、請求項２１に係る集積インダクタ構
造の製造方法は、前記各導電層をディポジットした後、
平面化する工程を含むものである。
【００３２】また、請求項２２に係る集積インダクタ構
造の製造方法は、前記平面化する工程が、化学的、機械
的研磨方法によるものである。
【００３３】また、請求項２３に係る集積インダクタ構
造の製造方法は、前記平面化する工程が、反応性イオン
・エッチングによるものである。
【００３４】また、請求項２４に係る集積インダクタ構
造の製造方法は、第２の導電層をディポジットする工程
が、前記第２のコイル要素とつながった相互接続貫通構
造を得る前記相互接続開口部を充填する工程を含むもの
である。
【００３５】また、請求項２５に係る集積インダクタ構
造の製造方法は、前記基板が半導体基板を含んでおり、
前記製造方法がその上にインダクタ構造を形成するため
の非導電性領域を形成するために前記基板をカウンター
ドープする初期工程を含むものである。
【００３６】また、請求項２６に係る集積インダクタ構
造の製造方法は、前記インダクタ構造が、前記集積回路
の多層金属化層の第２および、それに続く金属化層によ
り形成されるコイル要素によって設けられ、第１のレベ
ル間誘電層を有する厚い下側の誘電層上にインダクタ構
造を形成する工程を含むものである。
【００３７】また、請求項２７に係る集積インダクタ構
造の製造方法は、前記基板の、少なくとも一部分にエピ
タキシャル非ドープ・シリコン層を設け、その上にイン
ダクタ構造を形成する工程を含むものである。
【００３８】
【発明の実施の形態】以下、この発明に係る集積インダ
クタ構造およびその製造方法の実施の形態を図面を参照
して詳細に説明する。
【００３９】（実施の形態１）まず、この発明に係る実
施の形態１について説明する。実施の形態１に係るイン
ダクタ構造１０を含む集積回路の一部を図１〜図６に示
す。このインダクタ構造１０は、平面状で、かつ、螺旋
形のコイルにより形成され、複数の巻線部分を有する導
電性金属化部１２、および、図１の平面図に示されてい
るように、コイルの各終端部にある接触領域１４および
１６を含んでいる。このインダクタ構造１０は、図６の
断面図に示されているように、集積回路基板２０上に製
造され、導電性金属化部１２は集積回路の多層金属化
層、すなわち、金属化層Ｍ１、Ｍ２、Ｍ３およびＭ４を
含んでいる。
【００４０】図２〜図６は、インダクタ構造１０の製造
中の連続的な各工程における集積回路の断面図を示して
いる。集積回路の各要素は従来における公知の方法で、
マルチレベル相互接続金属化部形成の工程まで集積回路
基板２０上に設けられている。すなわち、集積回路基板
２０の表面上に通常の誘電層または誘電スタック２２を
形成した後、第１のレベルの金属化層Ｍ１が集積回路基
板２０上にディポジットされる（図２参照）。この金属
化層Ｍ１は相互接続コンダクタ（図示せず）の第１のレ
ベルを形成するためにパターン化され、金属化層Ｍ１の
一部は、図１に示されている螺旋形の、第１のレベルの
コイル要素２４を形成するためにパターン化される。
【００４１】その後、レベル（金属層）間誘電体２６の
第１層がその上にディポジットされ、そして、複数の貫
通（接触）開口部２８が金属層間誘電体２６を介して、
上記第１のレベルの金属化層Ｍ１上に形成され、該金属
化層Ｍ１への接触部を形成する（図３参照）。この接触
開口部２８には、図４に示されるように、導電性材料が
充填され、導電性金属化層（金属プラグ３０）を形成す
る。
【００４２】つぎに、第２のレベルの金属化層Ｍ２がデ
ィポジットされ、パターン化されて第１のレベルのコイ
ル要素２４に重なった第２のレベルのコイル要素３２が
形成され、導電性貫通構造、すなわち、金属プラグ３０
を介してそれに接続される（図５参照）。第２のレベル
のコイル要素３２は第１のレベルのコイル要素２４と同
じ形状の、平面状螺旋形をなしており、そして、下側の
第１のレベルのコイル要素２４と位置が合わせられてお
り、これら２つのコイル要素２４，３２は、上記の如
く、螺旋形の長さ方向に沿って間隔を置いて配置された
複数の導電性貫通構造によって、その長さ方向に沿って
相互接続されている。
【００４３】その後、連続的なレベル間誘電体３６およ
び４２と、金属プラグ３４および４０、コイル要素３８
および４４（金属化層Ｍ３、Ｍ４）が設けられ、図６に
示されているような積層導電性コイル構造に必要な連続
的貫通構造層および重さなり合った複数のコイル要素が
形成される。したがって、各コイル要素２４，３２，３
８，４４は、螺旋形に沿った一連の貫通構造によってコ
イルの長さ方向に沿って各隣接コイル要素に相互接続さ
れる（図１８参照）。
【００４４】このようにして、比較的厚めで抵抗性の低
い導電性コイルがマルチレベル相互接続金属化層から構
築されるものである。
【００４５】（実施の形態２）つぎに、実施の形態２に
ついて説明する。実施の形態２に係る集積インダクタ構
造の製造にあっては、図７〜図１２に示すように、第１
のレベルのコイル要素１２４（金属化層Ｍ１）は、図１
に示した実施の形態１の場合と類似した、平面状螺旋形
を有する集積回路基板１２０上の第１の金属化層Ｍ１に
よって形成されている。金属間誘電体１２６の第１の層
がその上にディポジットされており、そして金属間誘電
体１２６を介して第１のレベルのコイル要素１２４への
接触開口部１２８が形成されている（図８参照）。
【００４６】この接触開口部１２８はコイル要素と同じ
形の細長い溝の形状を有し、すなわち、第１の金属化層
Ｍ１である第１のレベルのコイル要素１２４に重なっ
て、螺旋形コイルの長さ方向に延びており、そして、第
１のレベルのコイル要素１２４自体より多少狭くなって
いる。この接触開口部１２８には抵抗性が低く、第１の
金属化層Ｍ１よりわずかに厚めの充填材料（金属プラ
グ）１３０、例えば、金属か合金が充填されている（図
９参照）。充填材料１３０はその溝を充填するように、
ディポジションまたは表面から余分な金属をエッチ・バ
ックする方法で、好ましくは、化学的機械的研磨方法
（以下、ＣＭＰという）で、金属間誘電体１２６と同じ
高さで、あるいは、図１０に示されるように形をぴった
り合わせてディポジットされており、十分に平面化され
た表面が残される。
【００４７】また、溝内への金属の選択的ディポジショ
ンか、あるいは、ブランケット・ディポジションおよび
反応性イオン・エッチングによりエッチバックによる他
の公知の溝内部における貫通プラグ形成プロセスを用い
てもよい。
【００４８】つぎに、第２のレベルのコイル要素１３２
がその上にディポジットされ、第１のレベルのコイル要
素１２４に重なっており、同じ螺旋形を有する第２のレ
ベルのコイル要素１３２を形成するためのパターン化が
行われる（図１１参照）。したがって、第２のレベルの
コイル要素１３２は、充填材料（金属プラグ）１３０が
充填された導電性溝を介して第１のレベルのコイル要素
１２４に接続される。
【００４９】処理工程の後半のシーケンスが繰り返さ
れ、後の層が形成されて、第３およびそれに続くコイル
要素１３８、１４４が、図１２に示されるような相互接
続貫通構造を有して形成され、それぞれ、各螺旋形コイ
ル要素の長さ方向に沿って延びた金属プラグ（導電性
溝）１３０、１３４および１４０の形状をした導電性貫
通構造によって相互接続された４つのレベルの金属化層
Ｍ１、Ｍ２、Ｍ３およびＭ４で構成される積層金属構造
を有する厚めのコイルが形成される（図１９参照）。
【００５０】上記実施の形態２によるＲＦコイル構造
は、溝の長さ方向に沿ったコイル要素間の接触面積が増
大し、接触抵抗が減ると同時に、単一の厚い金属化層を
用いて形成されるコイルにより類似した構造が提供され
る点において利点がある。
【００５１】単一の厚い金属層と比較しての積層多層構
造のもう１つの利点は、コイルの巻線の間隔をずっと小
さくすることができる点である。コイル巻線の間隔は金
属に対しての最小間隔に関する規則と、金属を介しての
貫通構造の重なりに関する規則とによって制約されるだ
けである。これによって、巻線間の最小間隔が良好な解
像度で厚い層を垂直方向にエッチングする必要性によっ
て制限される単一の厚い金属化層のパターン形成と比較
してコイルの寸法がずっと小さくなると同時に、コイル
の巻線間における誘電結合がより大きなものとなる。
【００５２】しかしながら、巻線間の間隔が小さくなる
と、容量結合が増大し、Ｑ値を劣化させる。実際には、
コイルの間隔はＱ値を最適化するように設定される。Ｑ
値の最適化に対するもう１つの方式は、金属間誘電体お
よび平面化のために誘電係数が低い誘電体、例えば、フ
ッ素酸化物、あるいは、いくつかの公知の低誘電係数ポ
リマーを用いることである。
【００５３】上述の各構造において、高Ｑ値ＲＦコイル
のために用いられる導電性材料は、好ましくは低抵抗性
導電体である。従来の導電性金属相互コネクタは、通
常、アルミニウム合金により形成されるが、銅、タング
ステン、金、先端ＢｉＣＭＯＳＩＣの代替金属化スキー
ムのために使用が考えられるその他の導電性材料を用い
てもよい。
【００５４】上記の実施の形態における導電性プラグ
は、例えば、タングステンを用いて製造してもよい。さ
らに、優れたステップ・カバリッジ（step coverage)を
提供する他の金属、例えば、ホット・スパッタリングさ
れたアルミニウム、ＣＶＤアルミニウム、あるいは、銅
を用いてもよい。そして、余分な金属のエッチ・バック
は適切な公知の方法、例えば、反応性イオン・エッチン
グ、あるいは、ＣＭＰにより行うことができる。ＣＭＰ
は多層積層をつくる場合において、連続層としての各レ
ベル化合物の非平面性がディポジットされるとき、十分
に平面化された構造を得るのに有益である。
【００５５】貫通構造が選択的プラグ形成、例えば、銅
またはタングステンのＣＶＤ選択的成長によって充填さ
れる場合、そのプロセスが浅い貫通構造と深い貫通構造
の両方に対応するものであるならば、浅い貫通構造の場
合はあふれてしまう傾向があり、表面に成長する金属
の、いわゆる“マッシュルーム”をつくりだしてしまう
のに対して、深い貫通構造の場合は充填が不十分である
というような傾向が生じる。後者の場合にあっては、Ｃ
ＭＰを用いて、つぎの処理工程が開始される前に、ディ
ポジットされたどんな金属でも取り除くことができる。
【００５６】（実施の形態３）つぎに、実施の形態３に
ついて説明する。上記実施の形態の、簡便で実際的な変
形例である実施の形態３による集積インダクタ構造の製
造にあっては、貫通構造または溝を充填するプラグ、お
よび、コイル要素を形成する金属化層の重なったレベル
は、１回のディポジション工程で同じ材質層から形成さ
れる。
【００５７】すなわち、図１３〜図１７に示すように、
半導体基板２２０上の誘電層２２２に第１のレベルのコ
イル要素２２４を形成するために第１の金属化層Ｍ１が
パターン化される（図１３参照）。第１のレベル間誘電
体２２６がその上にディポジットされ（図１４参照）、
その後、複数の接触貫通開口部２２８が、実施の形態１
において述べたように、そのレベル間誘電体２２６を介
して、第１のレベルのコイル要素２２４の長さ方向に沿
って開けられる。
【００５８】つぎに、第２レベルの金属化層Ｍ２（第２
のレベルのコイル要素２３２）がその上にディポジット
され（図１５参照）、第２レベルの金属化層Ｍ２の一部
２３０が接触貫通開口部２２８の最初の一組を充填し、
また、一部は表面２３３上に広がる（図１６参照）。公
知のプロセスで良好なプラグ形成を行うためには、例え
ば、アルミニウム、アルミニウム合金、銅、および、タ
ングステンを用いたＣＶＤ法が好ましい。
【００５９】好適に、上記構造における金属プラグ２３
０と、それに続く層（第２のレベルのコイル要素２３
２）との間の界面抵抗は、この場合ひとつづきの層が金
属プラグおよび金属化層を形成するので減少する。エッ
チ・バックされたプラグ表面とつぎの金属化層との間の
界面の清浄度に関する懸念はなくなる。したがって、１
つの処理工程、すなわち、プラグ・エッチバックの工程
は省かれることになる。必要であれば、導電層である第
２のレベルのコイル要素２３２が、例えば、ＣＭＰによ
り平面化され、十分に平面化された表面２３３が得られ
ることになる。
【００６０】導電層である第２のレベルのコイル要素２
３２は、第１のレベルのコイル要素２２４に重なり、そ
れと位置が合わせられて第２のレベルのコイル要素２３
２を形成するためにパターン化が行われる。各コイル要
素２２４、２３２は、図１に示すように同じ平面状の螺
旋形状を有している。その後、第３および第４の金属化
層Ｍ３、Ｍ４および図１７に示すようなそれぞれのレベ
ル間誘電体２３６、２４２を設けるために、上記プロセ
ス・ステップ・シーケンスが繰り返される。金属化層Ｍ
３およびＭ４は、第３のレベルのコイル要素２３８と第
４のレベルのコイル要素２４４を形成するためにパター
ン化される。
【００６１】この構造は異なった層間の接触の数を減ら
すため、界面抵抗の値を減少させる。好適に、コイル製
造、すなわち、各コイル要素および導電性貫通構造を製
造するために、各金属化層に対して同じ金属が用いられ
る。
【００６２】実施の形態３に係るインダクタ構造にあっ
ては、開口部を介しての接触が、単一の溝ではなく、一
連の溝、多重の幅の狭い相互接続溝の形状を有してお
り、異なったレベルの金属を相互接続するための導電性
材料で充填されている点を除いては、実施の形態２にお
いて説明した構造と同様である。
【００６３】（実施の形態４）つぎに、実施の形態４に
ついて説明する。図２０は各コイル要素３２４および３
３２の長さ方向に沿って延びており、それら要素を相互
接続している２つの相互接続溝、例えば３３０ａおよび
３３０ｂを有するインダクタ構造の１巻の部分を示して
いる。寸法をより狭くすることで、貫通プラグ形成のた
めに用いられる従来の公知の方法によって、溝内部での
金属プラグ形成をより容易にする。
【００６４】同様に、実施の形態１のバリエーションに
おいて、図１８に示すコイル要素を相互接続する一列の
貫通構造（金属プラグ）３０、３４、４０の代わりに、
貫通構造の複数の列、あるいは他の構成の複数の導電性
貫通構造を用いてもよい。
【００６５】さらに、他の実施の形態による集積インダ
クタ構造の製造において、金属化層のブランケット・デ
ィポジションを行い、その後に各要素を形成するための
パターンニングおよび選択的エッチングを行う代わり
に、レベル間誘電体の層をディポジットして、その誘電
体をパターンニングして望ましい形状のインダクタを有
する溝、すなわち、平面状螺旋形溝を形成し、その後、
その溝に金属を選択的に充填することによって各金属化
層を設けてもよい。この金属化層を平面化して、第１の
コイル要素を形成する。さらに、別のレベル間誘電体を
設けてパターン化して導電性材料で選択的に充填された
貫通開口部を形成し、上記処理工程のシーケンスを繰り
返して、必要に応じて第２および、それに続くコイル要
素を形成する。
【００６６】上記各コイル構造において、コイル構造を
基板の低導電性領域に設けると、より改善されたＱ値が
得られる。これはコイルを基板からできるだけ離して厚
い誘電層上に配置し、そして金属化層Ｍ２〜Ｍ４でコイ
ルを形成することによって実現する。すなわち、通常、
ＣＭＯＳ集積回路で第１の金属化層Ｍ１を形成するポリ
シリコン層は用いられず、そしてインダクタ構造の第１
のコイル要素は第１のレベル間誘電体最上に形成され
る。通常の知られているマルチレベル相互接続構成で、
第１のレベル間誘電体の層は基板から２．５μｍ程度の
距離を示す厚みを形成する。
【００６７】基板への結合はその部分的導電性によるの
であるから、基板の影響は、非導電性の基板、例えば、
ＳＯＩ基板、あるいはシリコン・カーバイド基板を用い
て減らすことができる。後者の欠点は、通常の半導体基
板と比較してより高価であることである。したがって別
の方法としては、例えば、ドープされたｐ−基板を用い
る場合に基板の局所カウンタードーピングを行い、コイ
ルが形成される領域で適切な量のｎ−タイプのドーパン
トを用いてカウンタードーピングを行う方法がある。そ
の方法によれば、下側の基板領域の導電性を何分の１か
に減少させることができる。
【００６８】さらに別の方法は、シリコン基板上に適切
な厚みのエピタキシャル・シリコン層を成長させる方法
である。集積回路の製造においては、トランジスタは適
当な領域のエピタキシャル層を選択的にドーピングする
ことによって形成される。ＲＦコイルが形成される領域
はドーピングされないままにしておく。したがって、こ
のコイルは、ドープされないエピタキシャル・シリコン
層によって下側の基板から離される。必要であれば、カ
ウンタードープされた下側基板領域とエピタキシャル層
の組み合わせを用いることも可能である。
【００６９】（実施の形態５）望ましい場合、磁性材料
コアのコアを有し、さらに別の実施の形態５によるイン
ダクタ構造４００を示している図２１のように、インダ
クタの製造中にそれを組み込んでもよい。すなわち、イ
ンダクタ構造４００は半導体基板４２０上の絶縁層４２
２上で形成され、上記実施の形態２のそれと類似した、
導電性相互接続溝４３０、４３４および４４０によって
相互接続された４つの金属化層４２４、４３２、４３８
および４４４により構成されたコイルを有している。こ
の構造は、図２１に図式的に示されているように、コイ
ルの中央の２巻４０１と４０２は、磁性材料が充填され
ているコイルのコア４４６を取り囲んでいることが異な
っている。
【００７０】このコア（磁性材料）４４６は、例えば、
ＣＭＯＳ、バイポーラ、またはバイポーラＣＭＯＳプロ
セス技術によってディポジットでき、そして、集積回路
の製造に用いられる材料と共存することができる、鉄ま
たはニッケルの磁性合金、あるいは、磁性セラミック材
料、すなわち、フェライト材料など、適切なものであれ
ば、いずれの材料であってよい。
【００７１】上記のように、この発明に係る集積インダ
クタ構造によれば、比較的厚いコイルを形成してＱ値を
改善するための積層金属化層を構成するために、導電性
貫通構造によって相互に接続された複数のマルチレベル
導電性相互接続層を用いて、集積インダクタ、例えば、
ＲＦコイル構造が集積回路に設けられる。これらの金属
化層は、例えば、１つのポリシリコン層と、いくつかの
導電性合金、例えば、通常シリコン集積回路で用いられ
るアルミニウム合金の層によって構成することができ
る。したがって、比較的厚い、導電性金属による多層積
層からインダクタを形成するために、従来における処理
工程を用いてもよい。
【００７２】また、コイル要素は、平面状螺旋形コイル
の形状であってもよい。各金属化層によって形成される
個々のコイル要素は上下方向で位置が揃えられていて
（合わせられて）、レベル間導電性貫通構造または溝に
よって相互に接続されており、比較的厚めの、積層コイ
ル構造を得ることができる。好ましくは、厚さが数ミク
ロンの１つのコイルを得るために比較的薄いマルチレベ
ル相互接続金属構成、いくつかの層、例えば、２〜４層
が積層され（すなわち、ＣＭＯＳ回路におけるマルチレ
ベル相互接続金属化層の場合、各層の厚みは通常１μｍ
以下である）、これによってコイル抵抗が減少すると同
時に、コイルのＱ値が改善される。
【００７３】また、コイル要素間の相互接続は複数の貫
通構造、例えば、螺旋形コイル要素の長さに沿って間隔
をおいて配列された一列の導電性貫通構造によって構築
することができる。好適に、コイル要素間の相互接続
は、各コイル要素の長さ方向に沿って延びた、すなわ
ち、コイル要素と同じ螺旋形を有するひとつながりの溝
の形の相互接続によって行うことができ、それによって
接触面積を増大し、抵抗を減少することが可能になる。
この溝は、下側のコイル要素と完全に重なり合うように
するためにコイル要素自体より幅を狭くしてもよいし、
あるいはコイル要素と同じ幅であってもよい。また、コ
イル要素間の導電性相互接続は複数の並列な位置関係に
ある狭い溝の形状であってもよい。
【００７４】また、接触抵抗を減らすために、好ましく
は相互接続貫通構造、あるいは溝にはコイル要素を形成
する重複導電性金属化層を充填する。その結果、この相
互接続貫通構造あるいは溝と重複コイル要素は連続した
ものとなり、異なった層間の接触数が減少して、界面抵
抗が減少する。
【００７５】また、コイルのＱ値を向上させるために、
ＲＦコイル構造は好ましくは低導電性基板状に設けられ
る。例えば、コイル要素は、第１のレベル間誘電体状に
形成して、その後、第２の金属化層およびそれに続く金
属化層からコイル要素を形成することによって厚めの誘
電層状に形成してもよい。また、インダクタ構造は高抵
抗領域を形成するためにカウンタードープされた半導体
基板領域に形成するようにしてもよい。また、特殊な基
板をつくるために追加支出することが認められるなら、
絶縁体上にシリコンを設けたもの（ＳＯＩ）およびＳｉ
Ｃタイプの基板など、絶縁性基板上に設けることもでき
る。
【００７６】このインダクタ構造はプロセス上の重大な
制約をもたらさずに、種々の相互接続金属化構造に適合
化させることができる。すなわち、これらの構造は公知
のプロセス技術を用い、ついで、現在用いている、ある
いは次世代の技術のために提案されている相互接続用素
材、例えば、アルミニウムおよびその合金、タングステ
ン、ドープされた、および／シリサイド化されたポリシ
リコン、および銅および銅合金、金などのその他の先端
技術による金属などを用いて製造される。銅および金を
含む進歩した金属構造の方がアルミニウムやタングステ
ンより望ましく、理想的には積層コイル構造の各層を製
造するために同じ導電性材料が用いられる。
【００７７】好適には、コイルのインダクタンスを増大
するためには、磁性素材、例えば、磁性合金や磁性セラ
ミック素材などのコアの回りに形成される。
【００７８】つぎに、この発明に係る集積インダクタ構
造の製造方法によれば、比較的厚い導電層によって形成
されるコイル構造と同様の特性を有する厚い積層コイル
構造を製造することができる。
【００７９】好適に、貫通開口部を介して導電性材料を
充填し、その上に第２の導電層を設ける工程は、上記開
口部を充填して第１の誘電層の表面上に延びている導電
層を設けるために導電性材料の層をディポジットさせる
工程と、第２のコイル要素を形成するために上記導電性
材料にパターン化を行う工程とを含んでいる。このよう
に、相互接続部はコイル要素とつながっているので、層
間接触部の数が減り、したがって界面抵抗が減少する。
【００８０】別の方法として、コイル要素は誘電層にコ
イル型の溝を形成し、つぎに、その溝に金属を選択的に
充填するすることによって製造される。
【００８１】必要な場合、各導電層をディポジットさせ
た後、例えば、化学機械的研磨方法（ＣＭＰ）、あるい
は他の知られた方法、例えば、誘電体またはフォトレジ
ストのスピン−オン層でコーティング後に反応性イオン
・エッチングを行うなどの方法で、連続的な層を平面化
またはエッチバックしてもよい。
【００８２】また、コイル構造は、基板に対する容量結
合を減らすために、基板の高抵抗領域上、あるいは絶縁
性基板層上に形成される。
【００８３】このように、高いＱ値を有する集積インダ
クタ構造は、公知のＣＭＯＳ、バイポーラ、および、バ
イポーラ・ＣＭＯＳプロセス技術を用いて、より簡単に
製造することができる。
【００８４】以上、この発明に係る具体的な実施の形態
を詳細に説明したが、上記の特許請求の範囲で具体的に
述べられるようなこの発明の範囲内で、これらの実施の
形態の多数のバリエーションや修正が可能であることは
自明である。
【図面の簡単な説明】
【図１】本発明による実施の形態１に係る集積インダク
タ構造を含む集積回路の一部を示す平面図である。
【図２】本発明による実施の形態１に係る製造中の、集
積インダクタを含む集積回路を示す断面図である。
【図３】本発明による実施の形態１に係る製造中の、集
積インダクタを含む集積回路を示す断面図である。
【図４】本発明による実施の形態１に係る製造中の、集
積インダクタを含む集積回路を示す断面図である。
【図５】本発明による実施の形態１に係る製造中の、集
積インダクタを含む集積回路を示す断面図である。
【図６】本発明による実施の形態１に係る製造中の、集
積インダクタを含む集積回路を示す断面図である。
【図７】本発明による実施の形態２に係る製造中の、集
積インダクタを含む集積回路を示す断面図である。
【図８】本発明による実施の形態２に係る製造中の、集
積インダクタを含む集積回路を示す断面図である。
【図９】本発明による実施の形態２に係る製造中の、集
積インダクタを含む集積回路を示す断面図である。
【図１０】本発明による実施の形態２に係る製造中の、
集積インダクタを含む集積回路を示す断面図である。
【図１１】本発明による実施の形態２に係る製造中の、
集積インダクタを含む集積回路を示す断面図である。
【図１２】本発明による実施の形態２に係る製造中の、
集積インダクタを含む集積回路を示す断面図である。
【図１３】本発明による実施の形態３に係る製造中の、
集積インダクタを含む集積回路を示す断面図である。
【図１４】本発明による実施の形態３に係る製造中の、
集積インダクタを含む集積回路を示す断面図である。
【図１５】本発明による実施の形態３に係る製造中の、
集積インダクタを含む集積回路を示す断面図である。
【図１６】本発明による実施の形態３に係る製造中の、
集積インダクタを含む集積回路を示す断面図である。
【図１７】本発明による実施の形態３に係る製造中の、
集積インダクタを含む集積回路を示す断面図である。
【図１８】本発明による実施の形態１に係るインダクタ
構造の１巻の部分の導電層の斜め方向を示す断面図であ
る。
【図１９】本発明による実施の形態２に係るインダクタ
構造の１巻の部分の導電層の斜め方向を示す断面図であ
る。
【図２０】本発明による実施の形態４に係るインダクタ
構造の１巻の部分の導電層の斜め方向を示す断面図であ
る。
【図２１】本発明による実施の形態５に係る集積インダ
クタを含む集積回路を示す断面図である。
【符号の説明】
１０ インダクタ構造 ２０ 集積回路基板 ２２ 誘電層（誘電スタック） ２４，３２，３８，４４ コイル要素 ２６，３６，４２ レベル間誘電体 ２８ 貫通開口部 ３０，３４，４０ 金属プラグ（導電性材料） １２０ 集積回路基板 １２４，１３２，１３８，１４４ コイル要素 １２６ 金属間誘電体 １２８ 接触開口部 １３０，１３４，１４０ 導電性溝（金属プラグ） ２２０ 半導体基板 ２２２ 誘電層 ２２４，２３２，２３８，２４４ コイル要素 ２２６，２３６，２４２ レベル間誘電体 ３３０，３３４，３４０ 相互接続溝 ３２４，３３２，３３８，３４４ コイル要素 ４００ インダクタ構造 ４２２ 絶縁層 ４２４ ４３２ ４３８ ４４４ 金属化層 ４３０，４３４，４４０ 導電性相互接続溝 ４４６ コイルのコア
フロントページの続き (72)発明者 ムクル サラン カナダ国，ケイ２エル ３エム５ オンタ リオ，カナタ，ライトフット プレイス ７ (72)発明者 ガービンダー ジョリ カナダ国，ケイ１ケイ ２エム７ オンタ リオ，カナタ，シャーク クレセント 60

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 マルチレベル導電性金属化層により構成
    される集積回路のための集積インダクタ構造において、 基板上における誘電層上に設けられ、第１のコイル要素
    を形成するためにパターン化された第１の導電性金属化
    層と、 前記第１の導電性金属化層の上に形成されたレベル間誘
    電層、および、前記第１のコイル要素に重なり、それに
    位置が合わせられた第２のコイル要素を形成するために
    パターン化され、前記レベル間誘電層によってそれから
    隔離されている第２の導電性金属化層と、 前記レベル間誘電層を介して延びており、前記第１およ
    び第２のコイル要素を相互接続して積層された金属化層
    から単一のコイルを形成する導電性貫通構造と、 を具備することを特徴とする集積インダクタ構造。
  2. 【請求項２】 別の金属化層によって形成され、別のレ
    ベル間誘電層によって下側のコイル要素から隔離されて
    いる、少なくとも１つの他のコイル要素で、各コイル要
    素が隣接コイルと位置が合わせられており、隣接コイル
    間に延びている導電性貫通構造によって相互接続され、
    多層積層コイル構造を形成することを特徴とする請求項
    １に記載の集積インダクタ構造。
  3. 【請求項３】 前記集積回路が、それぞれ相互に接続さ
    れて前記多層積層コイル構造を形成する第１、第２、第
    ３および第４のコイル要素を形成している４つのレベル
    の金属化層により構成されていることを特徴とする請求
    項２に記載の集積インダクタ構造。
  4. 【請求項４】 前記各コイル要素が、平面螺旋形状を有
    する一定の長さの導電性材料により構成されていること
    を特徴とする請求項１に記載の集積インダクタ構造。
  5. 【請求項５】 前記コイル要素を相互接続している前記
    導電性貫通構造が、複数の導電性貫通部により構成され
    ていることを特徴とする請求項１に記載の集積インダク
    タ構造。
  6. 【請求項６】 前記コイル要素を相互接続している前記
    導電性貫通構造が、各コイル要素の長さ方向に沿って延
    びている相互接続溝により構成されていることを特徴と
    する請求項１に記載の集積インダクタ構造。
  7. 【請求項７】 前記各コイル要素が、該コイル要素の長
    さ方向に沿ってつながっている、平面螺旋形状の相互接
    続溝を形成している一定の長さの導電性材料により構成
    されていることを特徴とする請求項６に記載の集積イン
    ダクタ構造。
  8. 【請求項８】 前記相互接続溝の幅が、前記コイル要素
    より狭いことを特徴とする請求項７に記載の集積インダ
    クタ構造。
  9. 【請求項９】 前記コイル要素を相互接続している導電
    性貫通構造が、前記重なったコイル要素を形成している
    導電性金属化層の一部を含んでいることを特徴とする請
    求項１に記載の集積インダクタ構造。
  10. 【請求項１０】 前記インダクタ構造が、基板の高抵抗
    性領域上に設けられていることを特徴とする請求項１に
    記載の集積インダクタ構造。
  11. 【請求項１１】 前記インダクタ構造が、前記基板の厚
    い誘電層上に形成されていることを特徴とする請求項１
    に記載の集積インダクタ構造。
  12. 【請求項１２】 前記インダクタ構造が、高抵抗性領域
    を形成するために反対の導電性タイプのドーパントによ
    りカウンタードープされた第１の導電性タイプの半導体
    基板の領域上に形成されていることを特徴とする請求項
    １に記載の集積インダクタ構造。
  13. 【請求項１３】 前記インダクタ構造が、絶縁性基板上
    に形成されることを特徴とする請求項１に記載の集積イ
    ンダクタ構造。
  14. 【請求項１４】 前記絶縁性基板が、シリコン−オン−
    インシュレータ基板およびシリコン・カーバイド基板の
    いずれか１つであることを特徴とする請求項１３に記載
    の集積インダクタ構造。
  15. 【請求項１５】 前記コイル要素が、ドープされたポリ
    シリコン、シリサイド化ポリシリコン、アルミニウム、
    アルミニウム合金、タングステン、銅および銅合金、お
    よび、金により構成されるグループから選択される導電
    性金属化層によって構成されていることを特徴とする請
    求項１に記載の集積インダクタ構造。
  16. 【請求項１６】 各コイル要素と各相互接続貫通構造
    が、同じ導電性材料により構成されていることを特徴と
    する請求項１に記載の集積インダクタ構造。
  17. 【請求項１７】 前記インダクタが、磁性材料のコアを
    含んでおり、各コイル要素が前記多層コイルを介して延
    びている磁性材料のコアの一部を取り囲んでいることを
    特徴とする請求項１に記載の集積インダクタ構造。
  18. 【請求項１８】 半導体基板上の集積回路用インダクタ
    構造の製造方法において、 誘電表面層を有する基板を形成する工程と、 その上に第１の導電層をディポジットさせ、第１のコイ
    ル要素を形成するために前記第１の導電層をパターン化
    する工程と、 その上に第１のレベル間誘電層を設け、前記第１のコイ
    ル要素に対する接触部を形成するために、前記第１のコ
    イル要素上にそれを介して、少なくとも１つの接触開口
    部を形成する工程と、 前記開口部に導電性材料を充填し、その上に第２の導電
    層を設け、前記第２の導電層をパターン化して、前記第
    １のコイル要素に重なり、それと位置が合わせられた第
    ２のコイル要素を形成する工程と、 前記第１および第２のコイル要素が、それによって相互
    接続されて積層された導電性コイル構造を形成する工程
    と、 を含むことを特徴とする製造方法。
  19. 【請求項１９】 前記開口部に導電性材料を充填し、そ
    の上に第２の導電層を設ける工程が、前記開口部を充填
    して第１の誘電層の表面上に延びた導電層を設けるため
    に導電性材料の層をディポジットさせ、その後、前記導
    電性材料をパターン化して第２のコイル要素を形成する
    工程を含んでいることを特徴とする請求項１８に記載の
    製造方法。
  20. 【請求項２０】 別のレベル間誘電層と別の導電性金属
    化層を設け、前記別の導電性金属化層をパターン化して
    下側のコイル要素と位置を合わせられた別のコイル要素
    を形成し、さらに、前記別のコイル要素および下側のコ
    イル要素の間に延び、それらを相互接続させる導電性貫
    通構造を設ける工程によって、少なくとも１つの他のコ
    イル要素を形成する工程を含むことを特徴とする請求項
    １８に記載の製造方法。
  21. 【請求項２１】 前記各導電層をディポジットした後、
    平面化する工程を含むことを特徴とする請求項１８に記
    載の製造方法。
  22. 【請求項２２】 前記平面化する工程が、化学的、機械
    的研磨方法によることを特徴とする請求項２１に記載の
    製造方法。
  23. 【請求項２３】 前記平面化する工程が、反応性イオン
    ・エッチングによることを特徴とする請求項２１に記載
    の製造方法。
  24. 【請求項２４】 第２の導電層をディポジットする工程
    が、前記第２のコイル要素とつながった相互接続貫通構
    造を得る前記相互接続開口部を充填する工程を含むこと
    を特徴とする請求項１８に記載の製造方法。
  25. 【請求項２５】 前記基板が半導体基板を含んでおり、
    前記製造方法がその上にインダクタ構造を形成するため
    の非導電性領域を形成するために前記基板をカウンター
    ドープする初期工程を含むことを特徴とする請求項１８
    に記載の製造方法。
  26. 【請求項２６】 前記インダクタ構造が、前記集積回路
    の多層金属化層の第２および、それに続く金属化層によ
    り形成されるコイル要素によって設けられ、第１のレベ
    ル間誘電層を有する厚い下側の誘電層上にインダクタ構
    造を形成する工程を含むことを特徴とする請求項１８に
    記載の製造方法。
  27. 【請求項２７】 前記基板の、少なくとも一部分にエピ
    タキシャル非ドープ・シリコン層を設け、その上にイン
    ダクタ構造を形成する工程を含むことを特徴とする請求
    項１８に記載の製造方法。
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