JP2001185420A - 半導体デバイス用インダクタ - Google Patents
半導体デバイス用インダクタInfo
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
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- H01L23/64—Impedance arrangements
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-
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Abstract
(57)【要約】 （修正有）
【課題】 半導体デバイス内に必要とされる面積を減ら
した、高Ｑの側面方向のインダクタを形成する方法を提
供する。 【解決手段】 直列に接続された複数のループを有し、
複数のループは、半導体デバイスの横軸方向に沿って形
成される。さらに、ループは下部レグと上部レグと一対
のサイドレグとを有する。上部レグは第１面に沿って平
行であり、下部レグは第２面に沿って平行であり、第２
面は第１面とは平行で、かつ離れている。また、第１面
と第２面は横方向軸に平行であり、サイドレグは第１面
と第２面に直交する。
した、高Ｑの側面方向のインダクタを形成する方法を提
供する。 【解決手段】 直列に接続された複数のループを有し、
複数のループは、半導体デバイスの横軸方向に沿って形
成される。さらに、ループは下部レグと上部レグと一対
のサイドレグとを有する。上部レグは第１面に沿って平
行であり、下部レグは第２面に沿って平行であり、第２
面は第１面とは平行で、かつ離れている。また、第１面
と第２面は横方向軸に平行であり、サイドレグは第１面
と第２面に直交する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスの製
造方法に関し、特に、半導体デバイスの上を横方向にの
びるインダクタに関する。
造方法に関し、特に、半導体デバイスの上を横方向にの
びるインダクタに関する。
【０００２】
【従来の技術】高Ｑのインダクタは、多くの通信用の半
導体デバイスの上に見いだすことのできる共通の特徴物
である。半導体デバイス内にインダクタを形成する最も
一般的な方法は、回路の上部層の上に金属製の厚い（３
μｍ以上）の層を堆積することである。この上部層は、
高Ｑのインダクタを形成するために、特殊な基板と共
に、螺旋状のパターンで形成される。この方法は、１０
個のインダクタを形成するためには、３００μｍ×３０
０μｍ以上の面積が通常必要とされるために好ましくな
い。
導体デバイスの上に見いだすことのできる共通の特徴物
である。半導体デバイス内にインダクタを形成する最も
一般的な方法は、回路の上部層の上に金属製の厚い（３
μｍ以上）の層を堆積することである。この上部層は、
高Ｑのインダクタを形成するために、特殊な基板と共
に、螺旋状のパターンで形成される。この方法は、１０
個のインダクタを形成するためには、３００μｍ×３０
０μｍ以上の面積が通常必要とされるために好ましくな
い。
【０００３】この領域は電磁干渉のために他の回路用に
用いることはできない。さらにまた、フォトレジスト層
と銅を使用するこれらの高Ｑのインダクタを形成する現
在の処理技術は、複数のマスクレベルと、複数の露光ス
テップを必要とする。このような処理技術は、空気ギャ
ップを有するインダクタを形成することになりこれは現
在の処理技術とは相容れないものである。
用いることはできない。さらにまた、フォトレジスト層
と銅を使用するこれらの高Ｑのインダクタを形成する現
在の処理技術は、複数のマスクレベルと、複数の露光ス
テップを必要とする。このような処理技術は、空気ギャ
ップを有するインダクタを形成することになりこれは現
在の処理技術とは相容れないものである。
【０００４】非導電性の基板あるいは高い抵抗率を有す
る基板のいずれかの上に、横方向にのびる高Ｑのインダ
クタを形成する試みは、以前からなされていた。しかし
現在のチップデザインは、ラッチアップ保護用に、高い
導電性の基板を必要としている。シリコン基板上に、高
Ｑのインダクタを形成する現在の方法は、ＡｌＣｕ内に
平面上の螺旋形状したインダクタであるが、この技術
は、上部レベルの銅の金属化とは相容れないものであ
る。
る基板のいずれかの上に、横方向にのびる高Ｑのインダ
クタを形成する試みは、以前からなされていた。しかし
現在のチップデザインは、ラッチアップ保護用に、高い
導電性の基板を必要としている。シリコン基板上に、高
Ｑのインダクタを形成する現在の方法は、ＡｌＣｕ内に
平面上の螺旋形状したインダクタであるが、この技術
は、上部レベルの銅の金属化とは相容れないものであ
る。
【０００５】本発明の目的は、半導体デバイス内に必要
とされる面積を減らした、高Ｑの側面方向のインダクタ
を提供することである。
とされる面積を減らした、高Ｑの側面方向のインダクタ
を提供することである。
【０００６】
【発明の実施の形態】本発明の方法は、銅の食刻プロセ
スを用いて高Ｑの横方向にのびるインダクタを提供する
ことである。
スを用いて高Ｑの横方向にのびるインダクタを提供する
ことである。
【０００７】本発明の他の目的は、１回のマスクステッ
プしか必要としないような高Ｑの横方向にのびるインダ
クタを提供することである。
プしか必要としないような高Ｑの横方向にのびるインダ
クタを提供することである。
【０００８】本発明のさらに別の目的は、容易に入手可
能な解析ツールを用いて、容易にモデル化できる、高Ｑ
を有する横方向にのびるインダクタを提供することであ
る。
能な解析ツールを用いて、容易にモデル化できる、高Ｑ
を有する横方向にのびるインダクタを提供することであ
る。
【０００９】本発明のさらに別の目的は、ＣＭＯＳとコ
ンパチブルな高Ｑの横方向にのびる高いインダクタを提
供することである。
ンパチブルな高Ｑの横方向にのびる高いインダクタを提
供することである。
【００１０】本発明の目的は、シリコン基板と適合性を
有する高Ｑの横方向にのびるインダクタを提供すること
である。
有する高Ｑの横方向にのびるインダクタを提供すること
である。
【００１１】
【課題を解決するための手段】上記の目的は、本発明の
インダクタにより解決できる。本発明のインダクタは請
求項１に記載した特徴を有する。すなわち、直列に接続
された複数のループを有し、複数のループは、半導体デ
バイスの横軸方向に沿って形成されることを特徴とす
る。本発明はさらに請求項２に記載した特徴を有する。
すなわち、ループは、下部レグと上部レグと一対のサイ
ドレグとを有する。本発明はさらに請求項５に記載した
特徴を有する。すなわち、上部レグは、第１面に沿って
平行である。本発明はさらに請求項６に記載した特徴を
有する。すなわち、下部レグは、第２面に沿って平行で
あり、第２面は、第１面とは平行で、かつ離れている。
本発明はさらに請求項７に記載した特徴を有する。すな
わち、第１面と第２面は、横方向軸に平行である。本発
明はさらに請求項８に記載した特徴を有する。すなわ
ち、サイドレグは、第１面と第２面に直交する。
インダクタにより解決できる。本発明のインダクタは請
求項１に記載した特徴を有する。すなわち、直列に接続
された複数のループを有し、複数のループは、半導体デ
バイスの横軸方向に沿って形成されることを特徴とす
る。本発明はさらに請求項２に記載した特徴を有する。
すなわち、ループは、下部レグと上部レグと一対のサイ
ドレグとを有する。本発明はさらに請求項５に記載した
特徴を有する。すなわち、上部レグは、第１面に沿って
平行である。本発明はさらに請求項６に記載した特徴を
有する。すなわち、下部レグは、第２面に沿って平行で
あり、第２面は、第１面とは平行で、かつ離れている。
本発明はさらに請求項７に記載した特徴を有する。すな
わち、第１面と第２面は、横方向軸に平行である。本発
明はさらに請求項８に記載した特徴を有する。すなわ
ち、サイドレグは、第１面と第２面に直交する。
【００１２】本発明はさらに請求項１０に記載した特徴
を有する。すなわち、上部レグとサイドレグは、銅から
形成される。上記の上部レグとサイドレグが、銅、窒化
タンタル、他の銅合金から形成される場合には、本発明
は請求項９に記載した特徴を有する。すなわち、バリア
層をさらに有し、バリア層は、上部レグと、上部レグに
隣接する基板層の間に形成され、バリア層は、サイドレ
グと下部レグと基板層の間に形成される。
を有する。すなわち、上部レグとサイドレグは、銅から
形成される。上記の上部レグとサイドレグが、銅、窒化
タンタル、他の銅合金から形成される場合には、本発明
は請求項９に記載した特徴を有する。すなわち、バリア
層をさらに有し、バリア層は、上部レグと、上部レグに
隣接する基板層の間に形成され、バリア層は、サイドレ
グと下部レグと基板層の間に形成される。
【００１３】本発明による、半導体デバイス用の横方向
インダクタ図１に示す。同図においてインダクタ１０
は、半導体デバイスの横方向軸に沿って直列に接続され
たループ１２を有する。インダクタ１０に対するループ
１２の数は、最低でも１回、好ましくは２回で、その最
大数には制限はない。各ループ１２は、下部レグ１４と
上部レグ１６と一対の第１サイドレグ１８ａと第２サイ
ドレグ１８ｂとを有する。隣接する第１ループ１２ａと
第２ループ１２ｂの間に、第１ループ１２ａの第２サイ
ドレグ１８ｂが第２ループ１２ｂの下部レグ１４に接続
されている。
インダクタ図１に示す。同図においてインダクタ１０
は、半導体デバイスの横方向軸に沿って直列に接続され
たループ１２を有する。インダクタ１０に対するループ
１２の数は、最低でも１回、好ましくは２回で、その最
大数には制限はない。各ループ１２は、下部レグ１４と
上部レグ１６と一対の第１サイドレグ１８ａと第２サイ
ドレグ１８ｂとを有する。隣接する第１ループ１２ａと
第２ループ１２ｂの間に、第１ループ１２ａの第２サイ
ドレグ１８ｂが第２ループ１２ｂの下部レグ１４に接続
されている。
【００１４】しかし、あるループの端部とそれに隣接す
るループのスタート点は、あるループの第２レグと隣接
するループの底部との間にある必要はない。あるループ
の端部と隣接するループの開始点とは、ループに沿った
いかなる場所にあってもよい。
るループのスタート点は、あるループの第２レグと隣接
するループの底部との間にある必要はない。あるループ
の端部と隣接するループの開始点とは、ループに沿った
いかなる場所にあってもよい。
【００１５】インダクタ１０の下部レグ１４は、互いに
いかなる角度の方向を向いていてもよいが、インダクタ
１０の下部レグ１４は、並列にかつ共通面に沿って互い
に平行にのびるのが好ましい。下部レグ１４を互いに平
行にかつ共通面に沿って配置することにより製造が容易
となる。下部レグ１４の長さはそれぞれ異なってもよい
が、各下部レグ１４は、製造を容易にするために同じ長
さが好ましい。
いかなる角度の方向を向いていてもよいが、インダクタ
１０の下部レグ１４は、並列にかつ共通面に沿って互い
に平行にのびるのが好ましい。下部レグ１４を互いに平
行にかつ共通面に沿って配置することにより製造が容易
となる。下部レグ１４の長さはそれぞれ異なってもよい
が、各下部レグ１４は、製造を容易にするために同じ長
さが好ましい。
【００１６】各下部レグ１４は、第１先端部２０とそれ
に対向する第２先端部２２とを有する。下部レグ１４に
は最小または最大の長さで限定されることはない。さら
にまた下部レグ１４は、特定の断面を有するよう限定さ
れるものではない。しかし下部レグ１４の断面が増加す
ると、インダクタ１０の抵抗は減少し、インダクタが増
加する。
に対向する第２先端部２２とを有する。下部レグ１４に
は最小または最大の長さで限定されることはない。さら
にまた下部レグ１４は、特定の断面を有するよう限定さ
れるものではない。しかし下部レグ１４の断面が増加す
ると、インダクタ１０の抵抗は減少し、インダクタが増
加する。
【００１７】下部レグ１４は、隣接する下部レグ１４の
間の距離に対し制限を与えることはないが、下部レグ１
４の間の距離は、第１ループ１２ａ、第２ループ１２ｂ
の間の距離を決定する。第１ループ１２ａと第２ループ
１２ｂが近くなると、高いＱとインダクタンスを有する
インダクタ１０が得られる。
間の距離に対し制限を与えることはないが、下部レグ１
４の間の距離は、第１ループ１２ａ、第２ループ１２ｂ
の間の距離を決定する。第１ループ１２ａと第２ループ
１２ｂが近くなると、高いＱとインダクタンスを有する
インダクタ１０が得られる。
【００１８】第１サイドレグ１８ａ、第２サイドレグ１
８ｂはそれぞれ、隣接し接続された第１ループ１２ａ、
第２ループ１２ｂの間に形成される。第１サイドレグ１
８ａは、第１ループ１２ａの下部レグ１４の第１先端部
２０からのび、第２サイドレグ１８ｂは、第２ループ１
２ｂの下部レグ１４の第２先端部２２からのびる。第１
サイドレグ１８ａ、第２サイドレグ１８ｂはそれぞれ、
下部レグ１４からいかなる方向にのびてもよいが、第１
サイドレグ１８ａ、第２サイドレグ１８ｂは、下部レグ
１４に直交する方向にのびるのがよい。第１サイドレグ
１８ａ、第２サイドレグ１８ｂが下部レグ１４に対し直
交させることにより製造が容易となり、インダクタンス
とクイシン（quiescence）のインダクタの良好な特性を
提供できる。
８ｂはそれぞれ、隣接し接続された第１ループ１２ａ、
第２ループ１２ｂの間に形成される。第１サイドレグ１
８ａは、第１ループ１２ａの下部レグ１４の第１先端部
２０からのび、第２サイドレグ１８ｂは、第２ループ１
２ｂの下部レグ１４の第２先端部２２からのびる。第１
サイドレグ１８ａ、第２サイドレグ１８ｂはそれぞれ、
下部レグ１４からいかなる方向にのびてもよいが、第１
サイドレグ１８ａ、第２サイドレグ１８ｂは、下部レグ
１４に直交する方向にのびるのがよい。第１サイドレグ
１８ａ、第２サイドレグ１８ｂが下部レグ１４に対し直
交させることにより製造が容易となり、インダクタンス
とクイシン（quiescence）のインダクタの良好な特性を
提供できる。
【００１９】サイドレグ１８は、特定の長さに限定され
ないが、サイドレグ１８は下部レグ１４とほぼ同一の長
さが好ましい。四角形のループを形成することにより、
その特性が容易にモデル化できるような構造体を与える
ことができる。
ないが、サイドレグ１８は下部レグ１４とほぼ同一の長
さが好ましい。四角形のループを形成することにより、
その特性が容易にモデル化できるような構造体を与える
ことができる。
【００２０】上部レグ１６は、隣接し接続された第１ル
ープ１２ａ、第２ループ１２ｂの第１サイドレグ１８ａ
と第２サイドレグ１８ｂの間にのびる。インダクタ１０
の上部レグ１６は互いにいかなる角度の方向を向いてい
てもよいが、インダクタ１０の上部レグ１６は互いに平
行で、かつ共通面に沿ってのびるのが好ましい。上部レ
グ１６を互いに平行にし、共通面に沿って配置すること
により製造が容易となる。上部レグ１６の長さは、互い
に異なってもよいが、上部レグ１６が同じ長さを有する
ことにより製造が容易となる。
ープ１２ａ、第２ループ１２ｂの第１サイドレグ１８ａ
と第２サイドレグ１８ｂの間にのびる。インダクタ１０
の上部レグ１６は互いにいかなる角度の方向を向いてい
てもよいが、インダクタ１０の上部レグ１６は互いに平
行で、かつ共通面に沿ってのびるのが好ましい。上部レ
グ１６を互いに平行にし、共通面に沿って配置すること
により製造が容易となる。上部レグ１６の長さは、互い
に異なってもよいが、上部レグ１６が同じ長さを有する
ことにより製造が容易となる。
【００２１】一実施例においては上部レグ１６は、平行
かつ共通面に沿ってのび、下部レグ１４もまた平行かつ
共通面に沿ってのびる。このような実施例においては、
上部レグ１６は、下部レグ１４に対しいかなる方向に向
いてもよい、しかし、さらに好ましい実施例の場合に
は、上部レグ１６を含む面は、下部レグ１４を含む面に
平行、かつ離れているのがよい。このような方向が好ま
しいのは、このような構造体は容易にモデル化できるか
らである。また構造の処理も容易に制御できるからであ
る。
かつ共通面に沿ってのび、下部レグ１４もまた平行かつ
共通面に沿ってのびる。このような実施例においては、
上部レグ１６は、下部レグ１４に対しいかなる方向に向
いてもよい、しかし、さらに好ましい実施例の場合に
は、上部レグ１６を含む面は、下部レグ１４を含む面に
平行、かつ離れているのがよい。このような方向が好ま
しいのは、このような構造体は容易にモデル化できるか
らである。また構造の処理も容易に制御できるからであ
る。
【００２２】インダクタ１０は通常、半導体デバイス内
の他の特徴物に接続されている。インダクタ１０とこの
他の特徴物との間のいかなる接続手段は、本発明と共に
使用可能である。また本発明は接続の場所には限定され
ない。例えば接続は、上部レグ１６、下部レグ１４、あ
るいは第１サイドレグ１８ａ、第２サイドレグ１８ｂの
いずれの場所でも行うことができる。
の他の特徴物に接続されている。インダクタ１０とこの
他の特徴物との間のいかなる接続手段は、本発明と共に
使用可能である。また本発明は接続の場所には限定され
ない。例えば接続は、上部レグ１６、下部レグ１４、あ
るいは第１サイドレグ１８ａ、第２サイドレグ１８ｂの
いずれの場所でも行うことができる。
【００２３】本発明の第２実施例において、図１に示さ
れた横方向インダクタを半導体デバイス内に製造する方
法を説明する。図２において、下部レグ１４を誘電体性
の基板３０の上に最初に形成する。誘電体性の基板３０
の種類は、当業者に公知であり、本発明は特定の誘電体
性の基板３０に限定されるものではない。
れた横方向インダクタを半導体デバイス内に製造する方
法を説明する。図２において、下部レグ１４を誘電体性
の基板３０の上に最初に形成する。誘電体性の基板３０
の種類は、当業者に公知であり、本発明は特定の誘電体
性の基板３０に限定されるものではない。
【００２４】下部レグ１４は、例えばＡｌ合金、Ｃｕ、
Ｗ、ドープした多結晶シリコン、窒化タングステン等の
導電材料から形成される。下部レグ１４を基板上に形成
する半導体の製造方法の多くのプロセスは公知であり、
本発明は特定のプロセスに限定されるものではない。こ
のようなプロセスの一例は、電気メッキ、堆積、光リソ
グラフパターン化によるエッチバック、食刻プロセス等
が含まれる。しかし、下部レグ１４を形成する現在のと
ころ好ましい方法は、堆積し、その後、光リソグラフパ
ターンプロセスでもってエッチバックすることである。
このプロセスは、半導体の製造に通常使われるものであ
り、最小の特徴サイズで容易にその特性を制御できる。
Ｗ、ドープした多結晶シリコン、窒化タングステン等の
導電材料から形成される。下部レグ１４を基板上に形成
する半導体の製造方法の多くのプロセスは公知であり、
本発明は特定のプロセスに限定されるものではない。こ
のようなプロセスの一例は、電気メッキ、堆積、光リソ
グラフパターン化によるエッチバック、食刻プロセス等
が含まれる。しかし、下部レグ１４を形成する現在のと
ころ好ましい方法は、堆積し、その後、光リソグラフパ
ターンプロセスでもってエッチバックすることである。
このプロセスは、半導体の製造に通常使われるものであ
り、最小の特徴サイズで容易にその特性を制御できる。
【００２５】図３に示すように、下部レグ１４が形成さ
れた後、負荷基板層３２を基板３０の上に形成する。基
板３０は、様々な材料、例えば窒化シリコン、酸化シリ
コン、五酸化タンタル等の公知材料製である。現在のと
ころ好ましい基板は、酸化シリコンで形成したものであ
る。基板の厚さは、半導体デバイスの設計基準により変
化する。しかし基板の通常の厚さは、８０００Å〜１０
０００Åである。この範囲は単なる一実施例である。
れた後、負荷基板層３２を基板３０の上に形成する。基
板３０は、様々な材料、例えば窒化シリコン、酸化シリ
コン、五酸化タンタル等の公知材料製である。現在のと
ころ好ましい基板は、酸化シリコンで形成したものであ
る。基板の厚さは、半導体デバイスの設計基準により変
化する。しかし基板の通常の厚さは、８０００Å〜１０
０００Åである。この範囲は単なる一実施例である。
【００２６】基板３０を形成する方法は、プラズマ強化
基層製堆積（plasma enhanced chemical vapor deposit
ion ：ＰＥＣＶＤ）と、高密度プラズマ堆積（high-den
sityplasma deposition：ＨＤＰ）と、有機金属ＣＶＤ
（metalorganic CVD：ＭＯＣＶＤ）と、分子ビームエキ
タキシ（molecular beam epitaxy：ＭＢＥ）と、物理相
堆積（physical vapor deposition ：ＰＶＤ）と、スパ
ッタリング堆積と、基層堆積（chemical vapor deposit
ion：ＣＶＤ）を含む。ＨＤＰを用いた酸化シリコンを
堆積するのが好ましいが、その理由は、このプロセス
は、ＣＶＤプロセスに比較して動作温度が低いためであ
る。また、ＨＤＰにより形成された酸化シリコンは、Ｃ
ＶＤによる酸化シリコンに比較してギャップをより完全
に充填する特性を示す。
基層製堆積（plasma enhanced chemical vapor deposit
ion ：ＰＥＣＶＤ）と、高密度プラズマ堆積（high-den
sityplasma deposition：ＨＤＰ）と、有機金属ＣＶＤ
（metalorganic CVD：ＭＯＣＶＤ）と、分子ビームエキ
タキシ（molecular beam epitaxy：ＭＢＥ）と、物理相
堆積（physical vapor deposition ：ＰＶＤ）と、スパ
ッタリング堆積と、基層堆積（chemical vapor deposit
ion：ＣＶＤ）を含む。ＨＤＰを用いた酸化シリコンを
堆積するのが好ましいが、その理由は、このプロセス
は、ＣＶＤプロセスに比較して動作温度が低いためであ
る。また、ＨＤＰにより形成された酸化シリコンは、Ｃ
ＶＤによる酸化シリコンに比較してギャップをより完全
に充填する特性を示す。
【００２７】別報として基板は、ホウ素リンシリケイト
ガラス（borophosphosilicate glass：ＢＰＳＧ）、リ
ンシリケイトガラス（phosphosilicate glass：ＰＳ
Ｇ）から形成したガラスおよび／または、ボロンをドー
プしたテトラエチルオルソシリケイト（tetraethyl ort
hosilicate：ＴＥＯＳ）、スピンオンガラス、あるいは
他の低誘電率のフィルム（ポリマ、微細孔ガラス、水
素、silsesquioxaneを含む）から形成される。
ガラス（borophosphosilicate glass：ＢＰＳＧ）、リ
ンシリケイトガラス（phosphosilicate glass：ＰＳ
Ｇ）から形成したガラスおよび／または、ボロンをドー
プしたテトラエチルオルソシリケイト（tetraethyl ort
hosilicate：ＴＥＯＳ）、スピンオンガラス、あるいは
他の低誘電率のフィルム（ポリマ、微細孔ガラス、水
素、silsesquioxaneを含む）から形成される。
【００２８】負荷基板層３２の厚さは、下部レグ１４と
上部レグ１６との間の所望の直交する距離の厚さでなけ
ればならない。負荷基板層３２の厚さが、この所望の直
交する距離よりも大きい場合には、負荷基板層３２は所
望の距離まで、その後エッチバックして薄くする必要が
ある。
上部レグ１６との間の所望の直交する距離の厚さでなけ
ればならない。負荷基板層３２の厚さが、この所望の直
交する距離よりも大きい場合には、負荷基板層３２は所
望の距離まで、その後エッチバックして薄くする必要が
ある。
【００２９】図４に示すように、第１サイドレグ１８
ａ、第２サイドレグ１８ｂ用の貫通孔３６が、負荷基板
層３２内に形成される。貫通孔を基板内にエッチングで
形成する多くのプロセスは公知であり、本発明は特定の
プロセスに限定されるものではない。このようなプロセ
スの一例は、化学機械研磨、プラズマエッチング、科学
エッチング等がある。
ａ、第２サイドレグ１８ｂ用の貫通孔３６が、負荷基板
層３２内に形成される。貫通孔を基板内にエッチングで
形成する多くのプロセスは公知であり、本発明は特定の
プロセスに限定されるものではない。このようなプロセ
スの一例は、化学機械研磨、プラズマエッチング、科学
エッチング等がある。
【００３０】負荷基板層３２内に貫通孔３６を形成した
後、負荷基板層３２の厚さが下部レグ１４と上部レグ１
６の間の所望の直交方向の距離よりも大きい場合には、
負荷基板層３２の厚さを低減しなければならない。負荷
基板層３２の厚さを低減する様々なプロセスは公知であ
り、本発明は特定のプロセスに限定されるものではな
い。このようなプロセスの例は、化学機械研磨、プラズ
マエッチング、科学エッチング等がある。
後、負荷基板層３２の厚さが下部レグ１４と上部レグ１
６の間の所望の直交方向の距離よりも大きい場合には、
負荷基板層３２の厚さを低減しなければならない。負荷
基板層３２の厚さを低減する様々なプロセスは公知であ
り、本発明は特定のプロセスに限定されるものではな
い。このようなプロセスの例は、化学機械研磨、プラズ
マエッチング、科学エッチング等がある。
【００３１】しかしこの厚さを減らす際に、貫通孔３６
は、残留材料でもって充填してはならない。図５、６
は、負荷基板層３２の厚さを低減する方法を示す。最初
にフォトレジスト３８が、貫通孔３６を含む厚さを減ら
してはならない領域のすべてをカバーする。フォトレジ
スト３８を形成した後、負荷基板層３２の厚さを選択的
エッチングプロセスでもって負荷基板層３２を異方性エ
ッチングすることにより、所望の厚さまで減らす。異方
性エッチングは、極めて高い方向性を有する。異方性エ
ッチングは、エッチングイオン、周囲ガス、ＲＦパワー
レベル、周波数、結晶方向等のファクタにより高い選択
性を有する。重要なことは、このプロセスは、垂直方向
にのみエッチングするために、ガスプラズマソースを用
いることができる点である。エッチングが完了すると、
フォトレジスト３８を除去する。
は、残留材料でもって充填してはならない。図５、６
は、負荷基板層３２の厚さを低減する方法を示す。最初
にフォトレジスト３８が、貫通孔３６を含む厚さを減ら
してはならない領域のすべてをカバーする。フォトレジ
スト３８を形成した後、負荷基板層３２の厚さを選択的
エッチングプロセスでもって負荷基板層３２を異方性エ
ッチングすることにより、所望の厚さまで減らす。異方
性エッチングは、極めて高い方向性を有する。異方性エ
ッチングは、エッチングイオン、周囲ガス、ＲＦパワー
レベル、周波数、結晶方向等のファクタにより高い選択
性を有する。重要なことは、このプロセスは、垂直方向
にのみエッチングするために、ガスプラズマソースを用
いることができる点である。エッチングが完了すると、
フォトレジスト３８を除去する。
【００３２】負荷基板層３２が所望の厚さになった後、
第１サイドレグ１８ａ、第２サイドレグ１８ｂと上部レ
グ１６を、貫通孔３６の中と負荷基板層３２の上部に導
電材料４２を堆積することにより形成する。第１サイド
レグ１８ａ、第２サイドレグ１８ｂと上部レグ１６は、
いかなる導体、例えば、Ａｌ合金、Ｃｕ、Ｗ、ドープし
た多結晶シリコン、窒化タングステン等から形成でき
る。導電体を貫通孔内と基板層の上に堆積する多くの方
法が公知であるが、本発明は特定の方法に限定されるも
のではない。このようなプロセスの一例は、スパッタリ
ングによる金属スラブ堆積、物理相堆積、基層堆積、直
接電気メッキ等が含まれる。
第１サイドレグ１８ａ、第２サイドレグ１８ｂと上部レ
グ１６を、貫通孔３６の中と負荷基板層３２の上部に導
電材料４２を堆積することにより形成する。第１サイド
レグ１８ａ、第２サイドレグ１８ｂと上部レグ１６は、
いかなる導体、例えば、Ａｌ合金、Ｃｕ、Ｗ、ドープし
た多結晶シリコン、窒化タングステン等から形成でき
る。導電体を貫通孔内と基板層の上に堆積する多くの方
法が公知であるが、本発明は特定の方法に限定されるも
のではない。このようなプロセスの一例は、スパッタリ
ングによる金属スラブ堆積、物理相堆積、基層堆積、直
接電気メッキ等が含まれる。
【００３３】本発明の一実施例においては、第１サイド
レグ１８ａ、第２サイドレグ１８ｂと上部レグ１６は、
食刻プロセスを用いて銅から形成される。図７、８は、
第１サイドレグ１８ａ、第２サイドレグ１８ｂと上部レ
グ１６を形成する好ましいプロセスを示す。銅が使用さ
れる場合には、バリア層４０を負荷基板層３２と貫通孔
３６の露出した表面に形成して、銅が基板３０、負荷基
板層３２内にマイグレーション（移動）するのを阻止し
なければならない。
レグ１８ａ、第２サイドレグ１８ｂと上部レグ１６は、
食刻プロセスを用いて銅から形成される。図７、８は、
第１サイドレグ１８ａ、第２サイドレグ１８ｂと上部レ
グ１６を形成する好ましいプロセスを示す。銅が使用さ
れる場合には、バリア層４０を負荷基板層３２と貫通孔
３６の露出した表面に形成して、銅が基板３０、負荷基
板層３２内にマイグレーション（移動）するのを阻止し
なければならない。
【００３４】多くの材料が、銅がバリアを介して移動す
るのを阻止するために、銅と基板との間にバリア層とし
て機能できる。本発明は、このような機能を有する特定
の材料に限定されるものではない。しかし、バリア層の
好ましい材料としては、ＴａとＴａＮとの組合せであ
る。ＴａＮから形成される場合には、バリア層は、Ｔａ
Ｎ化合物内の窒素の特定の含有量に限定されるものでは
ない。バリア層内のＴａＮ化合物内の窒素の含有量を傾
斜させることもできる。
るのを阻止するために、銅と基板との間にバリア層とし
て機能できる。本発明は、このような機能を有する特定
の材料に限定されるものではない。しかし、バリア層の
好ましい材料としては、ＴａとＴａＮとの組合せであ
る。ＴａＮから形成される場合には、バリア層は、Ｔａ
Ｎ化合物内の窒素の特定の含有量に限定されるものでは
ない。バリア層内のＴａＮ化合物内の窒素の含有量を傾
斜させることもできる。
【００３５】ＴａまたはＴａＮ層を基板上に堆積する方
法は公知であり、本発明は特定の堆積方法に限定される
ものではない。例えば、スパッタリング、あるいはＣＶ
Ｄのようなプロセスが、基板上に材料層を堆積するのに
用いられる。しかしこのような方法は、本発明の仕様に
も用いることができる。
法は公知であり、本発明は特定の堆積方法に限定される
ものではない。例えば、スパッタリング、あるいはＣＶ
Ｄのようなプロセスが、基板上に材料層を堆積するのに
用いられる。しかしこのような方法は、本発明の仕様に
も用いることができる。
【００３６】バリア層４０が形成された後、第１サイド
レグ１８ａ、第２サイドレグ１８ｂと上部レグ１６とを
形成するために、食刻プロセスを用いて銅を形成する。
食刻プロセスは、電気メッキプロセスを開始するための
シード層を用いることが特徴的である。このシード層が
形成されると、基板を電気メッキ浴内に配置し、薄いフ
ィルムをシード層から形成する。
レグ１８ａ、第２サイドレグ１８ｂと上部レグ１６とを
形成するために、食刻プロセスを用いて銅を形成する。
食刻プロセスは、電気メッキプロセスを開始するための
シード層を用いることが特徴的である。このシード層が
形成されると、基板を電気メッキ浴内に配置し、薄いフ
ィルムをシード層から形成する。
【００３７】図９に示すように、第１サイドレグ１８
ａ、第２サイドレグ１８ｂと上部レグ１６用に導電性材
料を形成した後、この材料を除去するステップを実行し
て、過剰な導電性材料を負荷基板層３２と上部レグ１６
から除去する。一般的な材料の除去を行う半導体の製造
方法の多くのプロセスが公知であるが、本発明は特定の
プロセスに限定されるものではない。過剰な材料を除去
する現在のところ好ましい方法は、化学機械研磨法であ
る。
ａ、第２サイドレグ１８ｂと上部レグ１６用に導電性材
料を形成した後、この材料を除去するステップを実行し
て、過剰な導電性材料を負荷基板層３２と上部レグ１６
から除去する。一般的な材料の除去を行う半導体の製造
方法の多くのプロセスが公知であるが、本発明は特定の
プロセスに限定されるものではない。過剰な材料を除去
する現在のところ好ましい方法は、化学機械研磨法であ
る。
【図１】本発明により半導体デバイス内に配置されたイ
ンダクタの斜視図。
ンダクタの斜視図。
【図２】下部レグが基板上に配置された後、線２−２に
沿った図１のインダクタの断面図。
沿った図１のインダクタの断面図。
【図３】下部レグが基板上に配置され、さらに追加基板
層が第１基板の上に形成された後の線３−３に沿った図
２のインダクタの断面図。
層が第１基板の上に形成された後の線３−３に沿った図
２のインダクタの断面図。
【図４】サイドレグ用の貫通孔が、追加基板層に形成さ
れた後の図３のインダクタの断面図。
れた後の図３のインダクタの断面図。
【図５】厚さが減少していない状態の追加基板層の領域
の上に、フォトレジスト層が堆積された後の図４のイン
ダクタの断面図。
の上に、フォトレジスト層が堆積された後の図４のイン
ダクタの断面図。
【図６】追加基板層の厚さが低減した後の図５のインダ
クタの断面図。
クタの断面図。
【図７】フォトレジスト層が除去され、バリア層が追加
基板層の上に堆積された後の図６のインダクタの断面
図。
基板層の上に堆積された後の図６のインダクタの断面
図。
【図８】金属層を堆積した後の図７のインダクタの断面
図。
図。
【図９】余剰の金属を除去した後の図８のインダクタの
断面図。
断面図。
１０ インダクタ １２ａ 第１ループ １２ｂ 第２ループ １４ 下部レグ １６ 上部レグ １８ａ 第１サイドレグ １８ｂ 第２サイドレグ ２０ 第１先端部 ２２ 第２先端部 ３０ 基板 ３２ 付加基板層 ３６ 貫通孔 ３８ フォトレジスト ４０ バリア層 ４２ 導電材料
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ジェロム ツーロン チュ アメリカ合衆国、32835 フロリダ、オー ランド、サウス ヒアワッシー ＃58 1786
Claims (12)
- 【請求項１】 直列に接続された複数のループを有し、 前記複数のループは、半導体デバイスの横軸方向に沿っ
て形成されることを特徴とする半導体デバイス用インダ
クタ。 - 【請求項２】 前記ループは、下部レグと上部レグと一
対のサイドレグとを有することを特徴とする請求項１記
載のインダクタ。 - 【請求項３】 隣接する第１ループと第２ループの間
で、前記第１ループの第２サイドレグが、第２ループの
下部レグに接続されることを特徴とする請求項２記載の
インダクタ。 - 【請求項４】 前記下部レグは、共通面に沿って平行で
あることを特徴とする請求項２記載のインダクタ。 - 【請求項５】 前記上部レグは、第１面に沿って平行で
あることを特徴とする請求項２記載のインダクタ。 - 【請求項６】 前記下部レグは、第２面に沿って平行で
あり、 前記第２面は、前記第１面とは平行で、かつ離れている
ことを特徴とする請求項５記載のインダクタ。 - 【請求項７】 前記第１面と第２面は、前記横方向軸に
平行であることを特徴とする請求項６記載のインダク
タ。 - 【請求項８】 前記サイドレグは、前記第１面と第２面
に直交することを特徴とする請求項６記載のインダク
タ。 - 【請求項９】 バリア層をさらに有し、 前記バリア層は、前記上部レグと、前記上部レグに隣接
する基板層の間に形成され、 前記バリア層は、前記サイドレグと下部レグと基板層の
間に形成されることを特徴とする請求項２記載のインダ
クタ。 - 【請求項１０】 前記上部レグとサイドレグは、銅から
形成されることを特徴とする請求項９記載のインダク
タ。 - 【請求項１１】 前記バリア層は、窒化タンタルから形
成されることを特徴とする請求項１０記載のインダク
タ。 - 【請求項１２】 直列に接続された複数のループを有
し、 前記複数のループは、半導体デバイスの横軸方向に沿っ
て形成され、 前記ループは、下部レグと上部レグと一対のサイドレグ
とを有し、 前記下部レグは、第１面に沿って平行であり、 前記上部レグは、第２面に沿って平行であり、 前記第２面は、前記第１面とは平行で、かつ離れてお
り、 前記第１面と第２面は、前記横方向軸に平行であり、 前記サイドレグは、前記第１面と第２面に直交する
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/416348 | 1999-10-12 | ||
| US09/416,348 US6292086B1 (en) | 1999-10-12 | 1999-10-12 | Lateral high-Q inductor for semiconductor devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001185420A true JP2001185420A (ja) | 2001-07-06 |
Family
ID=23649594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000311493A Pending JP2001185420A (ja) | 1999-10-12 | 2000-10-12 | 半導体デバイス用インダクタ |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6292086B1 (ja) |
| EP (1) | EP1093164A1 (ja) |
| JP (1) | JP2001185420A (ja) |
| KR (1) | KR20010050953A (ja) |
| TW (1) | TW478135B (ja) |
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|---|---|---|---|---|
| US7364941B2 (en) | 2002-12-04 | 2008-04-29 | Sanyo Electric Co., Ltd. | Circuit device manufacturing method |
| US9148106B2 (en) | 2012-06-04 | 2015-09-29 | Taiyo Yuden Co., Ltd. | Acoustic wave device |
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| US6856007B2 (en) * | 2001-08-28 | 2005-02-15 | Tessera, Inc. | High-frequency chip packages |
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| US8143095B2 (en) | 2005-03-22 | 2012-03-27 | Tessera, Inc. | Sequential fabrication of vertical conductive interconnects in capped chips |
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-
1999
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2001
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