JP2007110129A - 集積インダクター - Google Patents

Abstract

【課題】 製作プロセスの簡単な低コスト・高品質の集積インダクターを提供する。
【解決手段】 インダクターは、金属層パターンと、金属層パターンの上層として形成される再配置層パターンと、金属層パターンと再配置層パターンの間に形成され、金属層パターンと再配置層パターンに導電的に接続されるビア層パターンとを含む。
【選択図】 図１

Description

本発明は集積回路技術に関し、特に集積インダクター構造に関する。

インダクターは変圧器、電力変換器、ＲＦ（無線周波数）回路、マイクロ波回路など各種の電気回路に幅広く利用されている素子である。現在、集積回路（ＩＣ）設計の領域では、多種の素子をなるべく集積回路に集積し、製作コストを最小限に抑えることが主流であり、インダクターもその例外ではない。つまり、インダクターとその他の素子を集積回路に集積した集積インダクターの製作が望ましい。集積インダクターはロジックベースラインプロセス、またはＲＦベースラインプロセスなどの特殊プロセスで製作するのが一般であり、いずれの方法もそれなりの特長と欠点を有する。

ロジックベースラインプロセスの場合、集積インダクターはその他の素子と同一のプロセスで製作するので、コストが格安である。しかし、インダクターにつかうコイルパターンの金属導線は厚さが限られている（０．１３μｍのＣＭＯＳロジックプロセスでは、最上層の金属厚さは８−１０ｋÅのみ）ので、抵抗値が大きいうえ、寄生容量が抑えにくい欠点がある。それで製作したインダクターは品質係数（Ｑ値）が低下しており、特に高速動作を必要とするＲＦ応用の場合では問題となる。それに反し、ＲＦベースラインプロセスの場合、インダクターにつかうコイルパターンの金属導線が厚い（０．１３μｍのＣＭＯＳロジックプロセスでは、最上層の金属厚さは２０ｋÅないし３０ｋÅに達する）ので、抵抗値の十分に抑えられた品質の良好なインダクターを製作できる。もっとも、このような特殊プロセスは複雑で多数のマスクを要するので、コスト抑制には好ましくない。

本発明は前述の問題を解決するため、製作プロセスの簡単な低コスト・高品質の集積インダクターを提供することを課題とする。

本発明は集積回路の中に形成されるインダクターを提供する。該インダクターは、金属層パターンと、金属層パターンの上層として形成される再配置層パターンと、金属層パターンと再配置層パターンの間に形成され、金属層パターンと再配置層パターンに導電的に接続されるビア層パターンとを含む。

本発明は、集積回路の中に形成される別のインダクターを提供する。該インダクターは、基板と、基板の上に形成される第一金属材料パターンと、第一金属材料パターンの上層として形成され、第一金属材料パターンと導電的に接続される第二金属材料パターンとを含む。第一金属材料パターンと第二金属材料パターンからなるインダクターは相当なインダクタンスを提供し、第一金属材料パターンと第二金属材料パターンは別々の金属材料でつくられる。

本発明による集積インダクターは、金属層パターン、ビア層パターン及び再配置層パターンを堆積して作成したものであり、ロジックベースラインプロセスで製作可能で、低抵抗、高品質、低コストなどの特長を有する。

かかる装置の特徴を詳述するために、具体的な実施例を挙げ、図を参照にして以下に説明する。

図１を参照する。図１は本発明の実施例１による集積インダクター１０を表す説明図で、上方の平面図と、下方のＡＡ’線に沿った断面図を含む。図１の平面図に示すように、集積インダクター１０は、集積回路のレイアウトパターンでつくられた２．５ターンの方形コイルパターンである。コイルの両端には回路の別の部分と接続する二つの端子２０、２２が設けられ、そのうちコイルの内側に設けられる端子２０はビアまたは別の金属層を介し、回路の別の部分と接続するのが一般である。また、図１の断面図に示すように、集積インダクター１０のコイル部分は、所用の製作プロセスの最上部金属層（top metal layer）１４、ビア層１６、及び再配置層（ＲＤＬ）１８を順次堆積して製作したものであり、端子２０はビア２４と下部金属層（ここでは最上層に次ぐ層２６である）を介して外部と接続する。上記最上部金属層１４、ビア層１６、再配置層１８ないし下部金属層２６はいずれも基板１２の上に形成されている。

当業者に周知されているとおり、前記集積インダクター１０は方形コールパターンに限らず、螺旋コイルパターンないしその他既知もしくは既知ではないパターンを利用することが、いずれも可能である。

以下はＵＭＣ社の０．１３μｍロジックベースラインプロセスを例にして説明する。図１に示す最上部金属層（Ｍｔｏｐ）１４は銅製で厚さ８ｋÅの層であり、その幅−厚さの比は１０：１である（もっともそれに限らない）。ビア層１６はアルミニウム製で厚さ１１ｋÅの層であり、再配置層１８アルミニウム製で厚さ１２ｋÅの層である。注意すべきは、一般のプロセスでは、再配置層１８は、金属層の銅材料を露出させないように導電の媒介としてボンドパッドの上に形成するものである。しかし、実施例１は従来、ボンドパッドにしか用いない再配置層１８を集積インダクターの一部とする。また、集積回路レイアウトの一般デザインルールでは、ビア層１６のパターンに関する制限がある。例えば、ビアの大きさは一定範囲を超えてはならず、一定範囲を超えないとは例えば、特定の大きさをもつ正方形金属アイランド構造より大きくてはならないことである。また、アイランド間に一定の間隔を持たせなければデザインルールの違反となる。しかし、実施例１によるビア層１６はこのような一般のデザインルールを無視する。というのは、集積インダクター１０において最上部金属層１４と再配置層１８をつなげるビア層１６を、最上部金属層１４と再配置層１８と同様なコイルパターンのようにつくることである。

したがって、前記方法で形成された集積インダクター１０は、厚さ８ｋÅの銅金属層１４と、厚さ１１ｋÅのアルミニウム金属層１６と、厚さ１２ｋÅのアルミニウム金属層１８を堆積して製作したものであり、導電に供する金属層が厚い（８ｋÅ＋１１ｋÅ＋１２ｋÅ）ので、集積インダクター１０の導電面積が増大し、寄生抵抗も大幅に低減している。言い換えれば、本発明は３層の寄生抵抗を並列接続した構造で、全体の等価抵抗を大幅に減少させるものとみてよい。そのため、集積インダクターの製作に前記方法を利用すれば、高コストの特殊プロセス（例えばＲＦベースラインプロセス）でなく一般のロジックベースラインプロセスで製作しても、集積インダクター１０の寄生抵抗を最低限に抑えることができる。それに加えて、集積インダクター１０は最上部金属層１４とその上に形成された上部金属層からなるものであり、集積インダクター１０と基板１２間の距離は望む通りに増大することができるので、集積インダクター１０の寄生容量を最低限に抑え、品質係数Ｑを最大限に向上させることができる。

注意すべきは、前記実施例は一般のデザインルールを無視して、最上部金属層１４と再配置層１８と同じようなコイルパターンでビア層１６を形成することを内容とするが、本発明はそれに限らない。つまり、一般のデザインルールに沿って、最上部金属層１４と再配置層１８に複数の金属アイランドを分散して製作し、これをビア層１６とすることも可能である。もっともそうすれば、寄生抵抗の抑制効果は前記実施例に及ばない。なお、前記実施例はＵＭＣ社の０．１３μｍロジックベースラインプロセスを例にするが、本発明はそれに限らず、他社（ＴＳＭＣ、ＳＭＩＣなど）のプロセスを利用しても同様の効果が得られる。一般的には、０．１３μｍロジックベースラインプロセスにおいて最上部金属層の厚さは８ｋÅ〜１０ｋÅであり、再配置層（または最上部金属層の上に設けられるその他の金属材料）の厚さは１１ｋÅ〜１３ｋÅであり、両者間のビア層の厚さは１０ｋÅ〜１２ｋÅである。しかし、本発明は０．１３μｍロジックベースラインプロセスにも限らず、０．１３μｍより微細度が高いまたは低いプロセスにも適する。プロセスの微細化（９０ｎｍ、６５ｎｍ、４５ｎｍないしはそれ以下）につれてインダクターの品質に対する要求が高くなっても、本発明はそれを十分に満足させることができる。

図２を参照する。図２は本発明の実施例２による集積インダクター５０を表す説明図で、上方の平面図と、下方のＢＢ’線に沿った断面図を含む。実施例２は実施例１に類似しているので、前記実施例１に掲げる同様の素子と動作に関する説明はここで省略とする。ただし、実施例２は図１に示すように集積インダクター５０に再配置層を設けず、銅製の最上部金属層５４とアルミニウム製のビア層５６からなるコイルパターンを集積インダクター５０の一部とする。ビア層５６を製作するとき、実施例１と同じく一般のデザインルールを無視し、最上部金属層５４と同様のコイルパターンでビア層５６を形成する。そのため、集積インダクター５０は別々の金属材料でつくられたコイルパターンを堆積して製作したものと見てよく、その回路効果は２個の抵抗を並列接続したものと同等であるので、寄生抵抗を抑制する効果がある。

注意すべきは、説明を簡素化するため、前記集積インダクターの金属層パターン、ビア層パターン及び再配置層パターンの間の誘電層は非表示とする。また、前記集積インダクターのコイル幅、コイルのターン数、コイルパターンの形状及び両端子の位置はいずれも前述に限らず、実際の要求に応じて調整することができる。

以上は本発明に好ましい実施例であって、本発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、本発明の精神の下においてなされ、本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。

本発明による集積インダクターは従来のロジックベースラインプロセスで製作することができる。

本発明の実施例１による集積インダクターを表す説明図である。 本発明の実施例２による集積インダクターを表す説明図である。

符号の説明

１０、５０ 集積インダクター
１２、５２ 基板
１４、５４ 最上部金属層
１６、５６ ビア層
１８ 再配置層
２０、２２、６０、６２ 端子
２４、６４ ビア
２６、６６ 下部金属層

Claims (20)

1. 集積回路の中に形成されるインダクターであって、
   金属層パターンと、
   金属層パターンのより上の層に形成される再配置層パターンと、
   金属層パターンと再配置層パターンの間に形成され、金属層パターンと再配置層パターンに導電的に接続されるビア層パターンとを含むことを特徴とするインダクター。
2. 前記金属層パターンは最上部金属層であることを特徴とする請求項１記載のインダクター。
3. 前記金属層パターンと再配置層パターンはコイルパターンであり、両者が実質的に重なり合っていることを特徴とする請求項１記載のインダクター。
4. 前記ビア層パターンは、金属層パターンと再配置パターンの間に散布している複数の金属アイランドからなることを特徴とする請求項３記載のインダクター。
5. 前記ビア層パターンはコイルパターンであり、ビア層パターンは金属層パターン及び再配置パターンと実質的に重なり合っていることを特徴とする請求項３記載のインダクター。
6. 前記金属層パターンは銅を材料とすることを特徴とする請求項５記載のインダクター。
7. 前記再配置層パターンとビア層パターンはアルミニウムを材料とすることを特徴とする請求項６記載のインダクター。
8. 前記金属層パターン、再配置層パターン、ビア層パターンからなるインダクターは相当なインダクタンスを提供することを特徴とする請求項１記載のインダクター。
9. 前記インダクターは０．１３μｍプロセスまたはそれより微細化が進んだプロセスで製作されることを特徴とする請求項１記載のインダクター。
10. 前記金属層パターンの厚さはおよそ１０ｋÅ以下であり、前記再配置層パターンの厚さはおよそ１３ｋÅ以下であり、前記ビア層パターンの厚さはおよそ１２ｋÅ以下であることを特徴とする請求項９記載のインダクター。
11. 集積回路の中に形成されるインダクターであって、
    基板と、
    基板の上に形成される第一金属材料パターンと、
    第一金属材料パターンのより上の層に形成され、第一金属材料パターンと導電的に接続される第二金属材料パターンとを含み、第一金属材料パターンと第二金属材料パターンからなるインダクターは相当なインダクタンスを提供し、そのうち第一金属材料パターンと第二金属材料パターンは別々の金属材料でつくられることを特徴とするインダクター。
12. 前記第一金属材料パターンは銅でつくられることを特徴とする請求項１１記載のインダクター。
13. 前記第二金属材料パターンはアルミニウムでつくられることを特徴とする請求項１２記載のインダクター。
14. 前記第一金属材料パターンと第二金属材料パターンはコイルパターンであり、両者が実質的に重なり合っていることを特徴とする請求項１１記載のインダクター。
15. 前記インダクターはロジックベースラインプロセスで製作されることを特徴とする請求項１１記載のインダクター。
16. 前記第一金属材料パターンはロジックベースラインプロセスの最上部金属層を含むことを特徴とする請求項１５記載のインダクター。
17. 前記インダクターは０．１３μｍプロセスまたはそれより微細化が進んだプロセスで製作されることを特徴とする請求項１６記載のインダクター。
18. 前記第二金属材料パターンはビア層パターンを含むことを特徴とする請求項１１記載のインダクター。
19. 前記第二金属材料パターンは更に、再配置層パターンを含むことを特徴とする請求項１８記載のインダクター。
20. 前記第一金属材料パターンの厚さはおよそ１０ｋÅ以下であり、前記再配置層パターンの厚さはおよそ１３ｋÅ以下であり、前記ビア層パターンの厚さはおよそ１２ｋÅ以下であることを特徴とする請求項１９記載のインダクター。

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